KR980004965A - 전원 전압보다 더 높은 전압을 공급하는 회로를 구비한 반도체 회로 - Google Patents

Abstract

여기서 설명되는 반도체 회로는 소스 및 드레인 경로가 전원 전압 보다 더 높은 충전 전압을 공급하는 단자(105)와 워드라인(111) 사이에 연결되고, 백 게이트(back gate)가 백 게이트 바이어스 전압 VPB을 공급하는 단자(104)에 연결되는 「p-채널 MOS 트래지스터(110)를 포함하고, 백 게이트 바이어스 전압은」 워드라인(111)이 선택될 때 충전 전압 VPM을 워드라인 (111)에 공급하게 p-채널 MOS 트랜지스터(110)를 전류가 통하게하고, 또한 워드라인(111)이 선택되지 않을 때 전원 전압을 워드라인(111)에 공급하게 p-채널 MOS 트랜지스터(110)를 전류가 덜 통하게 하도록 p-채널 MOS 트랜지스터(110)의 벡 게이트에 인가된다.

Description

전원 전압보다 더 높은 전압을 공급하는 회로를 구비한 반도체 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 제1실시예에 따른 반도체 회로의 회로도이다.

Claims (6)

1. 전원 전압 보다 더 높은 제1전압이 인가되는 제1노드, 및 상기 제1 및 제2노드 사이에 연결되고 상기 제1전압과 다른 백 게이트 바이어스(back gate bias) 전압이 백 게이트에 인가되는 트랜지스터를 포함하는 반도체 회로에 있어서, 상기 전원 전압 보다 더 낮은 전압을 갖는논리 레벨이 게이트 단자에 인가될 때는 상기 트랜지스터에 전류가 통하게 하고 상기 전원 전압과 실질상 같은 전압을 갖는 논리 레벨이 게이트 단자에 인가될 때는 전류가 통하지 않도록 상기 트랜지스터의 동작 한계값이 상승되게 배열된 것을 특징으로 하는 반도체 회로.
2. 입력 어드레스 정보를 근거로 다수의 워드라인 중 하나를 전원 전압 보다 더 높은 전압을 갖는 선택된 레벨로 구동시키고 나머지 워드라인은 비선택 레벨로 구동시키는 디코더 회로를 갖는 반도체 회로에 있어서, 상기 디코더 회로는 각각의 소스-드레인 경로가 상기 다수의 워드라인의 대응하는 워드라인과 상기 선택된 레벨을 갖는 신호가 제공되는 각 회로점 사이에 삽입되는 다수의 제1트랜지스터를 포함하고, 상기 다수의 제1트랜지스터 각각의 동작 한계값은 상기 선택된 레벨의 전압과 다른 백 게이트 바이어스 전압을 트랜지스터의 백 게이트에 공급합으로서 상승되는 것을 특징으로 하는 반도체 회로.
3. 제2항에 있어서, 상기 디코더 회로는 상기 워드라인이 선택 또는 비선택 상태에 있는가 여부를 나타내는 제1제어 신호를 상기 제1트랜지스터의 대응하는 멤버의 게이트에 공급하는 다수의 수단을 더 포함하고, 상기 워드라인이 비선택 상태에 있을 때, 상기 제1제어 신호의 제1레벨은 상기 제1트랜지스터의 게이트 단자에 입력되고 상기 백 게이트 바이어스 전압은 상기 선택된 레벨의 값에서 상기 제1레벨의 전압을 감산하므로서 얻어진 전압값이 상기 백 게이트 아비어스 전압에 의해 조절된 동작 한계값 보다 더 작게 되도록 인가되어, 그 결과로 상기 제1트랜지스터는 전류가 덜 통하게 되는 상태로 되고, 상기 워드라인이 비선택 상태에 있을 때, 상기 제1제어 신호의 제2레벨은 상기 제1트랜지스터의 게이트 단자에 입력되고 상기 백 게이트 바이어스 전압은 상기 제1트랜지스터를 전류가 통하게 되는 상태로 만들도록 인가되는 것을 특징으로 하는 반도체 회로.
4. 제3항에 있어서, 상기 디코더 회로는 상기 제1제어 신호를 반전함으로서 얻어진 제2제어 신호를 노드에 출력하는 수단과, 상기 노드 및 상기 회로점 사이에 연결된 소스 및 드레인 경로와 상기 전원 전압이 공급되는 게이트 단자를 갖춘 제2트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 회로.
5. 제4항에 있어서, 상기 디코더 회로는상기 회로점과 상기 워드라인 사이에서 상기 제1트랜지스터와 직렬로 연결된 제3트랜지스터를 더 포함하고, 상기 백 게이트 바이어스 전압은 상기 제3트랜지스터의 백 게이트에 공급되는 것을 특징으로 하는 반도체 회로.
6. 제3항에 있어서, 상기 수단은 상기 제1제어 신호가 단자 중 하나에 입력되고 제3제어 신호가 다른 단자에 입력되는 게이트 수단과, 상기 어드레스 정보에서의 변화를 근거로 신호 입력에 응답해 지정된 시간 길이가 경과한 후 상기 제3제어 신호가 발생되는 지연 회로를 포함하고, 상기 제1제어 신호는 상기 제3제어 신호가 상기 게이트 수단이 입력될 때 상기 제1트랜지스터의 상기 게이트 단자에 인가되는 것을 특징으로 하는 반도체 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.