KR970072151A - 전자 디바이스 분리 방법 - Google Patents

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Abstract

본 발명은 본체내에서 서로 접속된 전자 디바이스(10)를 분리하는 방법에 관한 것으로서, 상기 전자 디바이스(10)로부터 이격된 본체의 측면을 박막화하는 단계, 상기 전자 디바이스(10)를 분리시키는 단계, 및 상기 본체를 박막화한 단계 후에 상기 전자 디바이스(10)의 전기적인 파라미터를 검사하는 단계를 포함한다, 상기 박막화하는 단계 전에, 각각의 전자 디바이스(10)의 접점(들)(5)을 노출시키도록 상기 전자 디바이스(10)상에 각각의 개구(7)가 형성되는 전기적 비전도성 보조층(3)으로 전자 디바이스(10)를 포함하고 있는 본체의 측면을 피복하는 단계에 의해 상기 본체의 처리 단계는 개선된다.

Description

전자 디바이스 분리 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 요면(indentation)이 전자 디바이스 사이에 형성된 후의 제2도의 본체의 일부를 나타내는 도면.

Claims (13)

  1. 본체내에 서로 접속된 전자 디바이스(10)를 분리하는 방법으로서, 상기 전자 디바이스(10)로부터 이격된 본체의 측면을 박막화하는 단계, 상기 전자 디바이스(10)를 분리시키는 단계, 및 상기 본체를 박막화한 단계 후에 상기 전자 디바이스(10)의 전기적인 파라미터를 검사하는 단계를 포함하는 방법에 있어서, 상기 전자 디바이스(10)를 포함하고 있는 본체의 측면은 상기 각 전자 디바이스(10)의 접점(5)을 노출시키도록 상기 전자 디바이스(10)상에 형성된 각각의 접점 개구(4)를 갖는 전기적으로 비전도성인 보조층(3)으로 피복되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  2. 제1항에 있어서, 각 중간 영역(6)위에서 두개의 인접한 전자디바이스 사이마다 보조층(3)의 두께 d보다는 작은 소정의 깊이 t를 가진 각각의 침하부(7)가 형성되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  3. 제1항 또는 제2항에 있어서, 상기 본체의 각 중간 영역(6)에서 상기 보조층(3)으로부터 이격된 상기 본체의 측면상에 상기보조층(3)의 방향으로 연장하는 각각의 요면(9)이 형성되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  4. 제3항에 있어서, 상기 전자 디바이스들의 전기적인 파라미터는 상기 요면의 형성 단계 후에 측정되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 보조층(3)의 물질은 상기 침하부(7)의 소정 두께 d 및 깊이 t로서 충분한 기계적 강도를 가지며, 이로서 상기 전기적인 파라미터를 검사하는 동안 상기 전자 디바이스(10)는 상기 보조층(3)에 의해 서로 연결 상태를 유지하는 것을 특징으로 하는 전자 디바이스 분리 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 보조층(3)의 물질은 풀리이미드인 것을 특징으로 하는 전자 디바이스 분리 방법.
  7. 제6항에 있어서, 상기 폴리이미드는 감광성인 것을 특징으로 하는 전자 디바이스 분리 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 보조층(3)내의 접점 개구(4) 및 점하부(7)는 부분적으로 투명한 마스크층을 이용하여 형성되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전자 디바이스(10)의 분리는 캐리어에 전자 디바이스를 부착하는 장치에서 행하는 것을 특징으로 하는 전자 디바이스 분리 방법.
  10. 제3항 내지 제9항 중 어느 한 항에 있어서, 상기 본체의 박막화된 측면은 상기 요면의 형성 후에 금속화되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  11. 제3항 내지 제9항 중 어느 한 항에 있어서, 상기 본체의 박막화된 측면은 상기 요면의 형성 전에 금속화되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  12. 제3항 내지 제10항중 어느 한 항에 있어서, 박막화 처리를 지연시키고 중간 영역에 개구를 갖도록 하는 지연층은 박막화될 본체의 영역에 형성되고, 상기 본체의 박막화 및 상기 요면의 형성은 상기 본체의 물질을 제거하므로써 동시에 수행되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 보조층(3)은 상기 전자 디바이스의 분리 후에 제거되는 것을 특징으로 하는 전자 디바이스 분리 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19618895A1 (de) * 1996-05-10 1997-11-13 Itt Ind Gmbh Deutsche Verfahren zum Bearbeiten von Seitenflächen elektronischer Elemente
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
DE19850873A1 (de) 1998-11-05 2000-05-11 Philips Corp Intellectual Pty Verfahren zum Bearbeiten eines Erzeugnisses der Halbleitertechnik
US6255124B1 (en) * 1999-02-08 2001-07-03 Advanced Micro Devices Test arrangement and method for thinned flip chip IC
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP2003234359A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体装置の製造方法
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
US20040087054A1 (en) * 2002-10-18 2004-05-06 Applied Materials, Inc. Disposable barrier technique for through wafer etching in MEMS
JP4013745B2 (ja) * 2002-11-20 2007-11-28 松下電器産業株式会社 プラズマ処理方法
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
US7001827B2 (en) * 2003-04-15 2006-02-21 International Business Machines Corporation Semiconductor wafer front side protection
US7288465B2 (en) * 2003-04-15 2007-10-30 International Business Machines Corpoartion Semiconductor wafer front side protection
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7332414B2 (en) * 2005-06-22 2008-02-19 Freescale Semiconductor, Inc. Chemical die singulation technique

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1952216A1 (de) * 1969-10-16 1971-04-29 Siemens Ag Verfahren zum Trennen von aus einem Halbleitergrundkoerper herzustellenden Halbleiterchips
FR2100997B1 (ko) * 1970-08-04 1973-12-21 Silec Semi Conducteurs
US3836446A (en) * 1971-05-10 1974-09-17 Raytheon Co Semiconductor devices manufacture
JPS57139935A (en) * 1981-02-24 1982-08-30 Matsushita Electric Ind Co Ltd Measuring method for characteristic of element, both end surface thereof has electrode
DE3335395A1 (de) * 1983-09-29 1985-04-18 Siemens AG, 1000 Berlin und 8000 München Verfahren zur verarbeitung von halbleiterbauelementen
JPS61112345A (ja) * 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
US4604161A (en) * 1985-05-02 1986-08-05 Xerox Corporation Method of fabricating image sensor arrays
DE3524301A1 (de) * 1985-07-06 1987-01-15 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterelementen
JPH01185935A (ja) * 1988-01-21 1989-07-25 Toshiba Corp 半導体装置の製造方法
FR2648274B1 (fr) * 1989-06-07 1994-07-29 Commissariat Energie Atomique Procede et dispositif de marquage et de clivage de plaquettes de materiaux semi-conducteurs monocristallins
US5272114A (en) * 1990-12-10 1993-12-21 Amoco Corporation Method for cleaving a semiconductor crystal body
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5440241A (en) * 1992-03-06 1995-08-08 Micron Technology, Inc. Method for testing, burning-in, and manufacturing wafer scale integrated circuits and a packaged wafer assembly produced thereby
DE4317721C1 (de) * 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JP2718901B2 (ja) * 1994-10-31 1998-02-25 ローム株式会社 半導体装置の製造方法

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Publication number Publication date
DE59704917D1 (de) 2001-11-22
DE19613561C2 (de) 2002-04-11
EP0800205A1 (de) 1997-10-08
JPH1050781A (ja) 1998-02-20
EP0800205B1 (de) 2001-10-17
DE19613561A1 (de) 1997-10-09
JP3987155B2 (ja) 2007-10-03
US5888882A (en) 1999-03-30
KR100445854B1 (ko) 2004-11-12

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