KR890011038A - 반도체 장치의 금속 상호접속부 상에 도전성 필라를 형성하기 위한 자기-정합 방법 및 이에 의한 제품 - Google Patents

반도체 장치의 금속 상호접속부 상에 도전성 필라를 형성하기 위한 자기-정합 방법 및 이에 의한 제품 Download PDF

Info

Publication number
KR890011038A
KR890011038A KR1019880016495A KR880016495A KR890011038A KR 890011038 A KR890011038 A KR 890011038A KR 1019880016495 A KR1019880016495 A KR 1019880016495A KR 880016495 A KR880016495 A KR 880016495A KR 890011038 A KR890011038 A KR 890011038A
Authority
KR
South Korea
Prior art keywords
mask
interconnect
layer
forming
comprised
Prior art date
Application number
KR1019880016495A
Other languages
English (en)
Other versions
KR970009610B1 (en
Inventor
이. 브라이튼 제프리
에이. 로안 보비
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR890011038A publication Critical patent/KR890011038A/ko
Application granted granted Critical
Publication of KR970009610B1 publication Critical patent/KR970009610B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/7685Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용 없음

Description

반도체 장치의 금속 상호접속부 상에 도전성 필라를 형성하기 위한 자기-정합 방법 및 이에 의한 제품
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 반도체 영역을 갖고 있고 본 발명의 실시예에 따라 상호접속부 및 도전성 필라가 위에 제조된 장치의 평면도.
제2도는 시이드층, 제1마스크 및 상호접속부가 장치상에 형성된 제1도 장치의 제조 단계를 설명하기 위해 선 2-2를 따라 절취하여 도시한 제1도 장치의 측단면도.
제3도는 제2마스크 및 도전성 필라가 장치 상에 형성된 본 발명의 실시예의 부수적인 단계를 설명하기 위한 제2도 실시예의 측단면도.
제4도는 제3도에 도시한 단계를 통한 제조 도중의 한 지점에서의 제1도 장치의 평면도.
제5도는 제1 및 제2마스크가 벗겨지고 상호접속부 빛 도전성 필라가 내화금속으로 피복된 후의 본 발명의 실시예의 부수적인 단계들을 설명하기 위해 선 5-5를 따라 절취하여 도시한 제4도 장치의 측단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 장치 12,14 : 상호접속부
16,18 : 도전성 필라 22 : 시이드층
24 : 제1포토레지스트층 26 : 제2포토레지스트층
28,30 : 개구 40 : 피복층

Claims (39)

  1. 반도체 표면을 갖고 있는 본체 상의 금속 상호접속부 상에 자기-정합 도전성 필라를 형성하는 방법에 있어서, 본체 상에 상호접속부를 형성하기 위해 역패턴을 정하는 제1마스크를 본체 상에 형성하고, 제1마스크에 의해 정해진 패턴으로 본체 상에 금속 상호접속부를 형성하며, 제1마스크의 최소한 일부분을 덮고 또한 금속 상호접속부의 일부분을 덮으며, 자기-정합 도전성 필라를 형성하기 위해 금속 상호접속부의 일부분 바로 위에 공간을 제공하고, 자기-정합 도전성 필라의 최소한 한측면을 형성하기 위해 역패턴을 정하는, 제2마스크를 본체 상에 형성하고, 금속 상호 접속부의 일부분 바로 위의 제2마스크의 공간 내에 자기-정합 도전성 필라를 형성하는 단계들을 포함하고, 제1마스크의 역패턴이 형성될 도전성 필라의 최소한 한 측면을 정하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 도전성 필라가 필라의 최소한 한 측면을 정하는 제1마스크의 벽의 상호접속부 위의 높이보다 높지 않은 상호접속부 위의 높이로 형성되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상호접속부 및 도전성 필라가 구리로 구성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 도전성 필라의 최소한 한 측면이 상호접속부와 자기-정합되고, 도전성 필라의 최소한 한 측면이 도전성 필라 하부에 있는 상호접속부의 측면들을 정하는 제1마스크의 동일 측벽에 의해 정해지는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 도전성 필라가 리프트 오프(lift-off) 프로세스에 의해 형성되는 것을 특징으로 하는 방법.
  6. 제2항에 있어서, 제1마스크 및 상호접속부가 본체 상의 시이드층 상에 형성되고, 시이드층이 도전성 금속으로 구성되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 금속 상호접속부의 일부분 위에 형성된 도전성 필라가 이 도전성 필라에 인접한 제1마스크의 측벽의 수직 높이보다 낮은 본체의 표면 위의 수직 높이를 갖고 있는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 금속 상호접속부 및 도전성 필라가 구리로 구성되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 금속 상호접속부가 금으로 구성되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상호접속부 및 도전성 필라가 전기도금 프로세스에 의해 본체 상에 각각 형성되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 제1 및 제2마스크가 포토레지스트로 구성되는 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 제1마스크 및 상호접속부가 본체 상의 시이드층 상에 형성되고, 시이드층이 도전성 금속으로 구성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 도전성 필라 형성 단계 후에 제1 및 제2마스크를 제거하고, 상호접속부에 의해 덮히지 않은 시이드층의 부분들을 제거하며, 분리 물질 층의 표면에서 노출된 도전성 필라의 최소한 일부분과 함께 상호접속부를 덮는 격리 물질 층을 본체 상에 형성하고, 분리물질 층 위에 형성되고 또한 도전성 필라가 최소한 일부분과 전기적 접촉을 하게 하는 제2상호접속부를 본체 상에 형성하는 단계들을 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 분리물질 층이 유전 물질로 구성되는 것을 특징으로 하는 방법.
  15. 제6항에 있어서, 도전성 필라 형성 단계 후에 제1 및 제2마스크를 제거하고, 상호접속부에 의해 덮히지 않은 시이드층의 부분을 제거하며, 분리 물질층의 표면에서 노출된 도전성 필라의 최소한 일부분과 함께 상호접속부를 덮는 분리 물질 층을 본체 상에 형성하고, 분리물질 층 위에 형성되고 또한 도전성 필라의 최소한 일부분과 전기적 접촉을 하게하는 제2상호접속부를 본체 상에 형성하는 단계들을 포함하는 것을 특징으로 하는 방법.
  16. 반도체 표면을 갖고 있는 본체 상의 금속 상호접속부 상에 도전성 필라를 형성하는 방법에 있어서, 본체의 표면상에 시이드 층을 형성하고, 시이드층 상에 제1마스크 형성하며, 시이드층 상의 제1마스크에 의해 정해진 영역 내의 금속 상호접속부를 형성하고, 상호접속부의 일부분 및 제1마스크의 일부분을 덮고, 상호접속부 위에 있는 도전성 필라의 제1측면을 정하는 제2마스크를 본체 상에 형성하며, 도전성 필라를 형성하고, 제2마스크 및 제1마스크를 제거하며, 제1마스크의 제거 후에 노출된 시이드층의 일부분을 에칭하고, 본체 위를 포함하나 도전성 필라의 최소한 일부분이 분리층의 표면에서 노출될 수 있는 분리층을 본체위에 형성하는 단계들을 포함하고, 제1마스크가 형성될 상호접속부를 정하고 또한 형성될 도전성 필라의 제2측면을 정하는 측면을 갖고 있고 이 측벽이 상호접속부 위의 필라의 제2측면을 정하기에 충분한 필라의 제2측면과 상호접속부 형성 위치에서의 높이를 갖고 있는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 시이드층이 내화 금속층 및 구리층으로 구성되는 것을 특징으로 하는 방법.
  18. 제16항에 있어서, 상호접속부가 구리고 구성되고 도전성 필라가 구리로 구성되는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상호접속부 및 도전성 필라가 내화금속으로 구성된 피복물을 포함하는 것을 특징으로 하는 방법.
  20. 제17항에 있어서, 내화 금속층이 몰리브덴으로 구성되는 것을 특징으로 하는 방법.
  21. 제16항에 있어서, 제1마스크가 포토레지스트로 구성되는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 제2마스크가 포토레지스트로 구성되는 것을 특징으로 하는 방법.
  23. 제16항에 있어서, 도전성 필라와 제2상호접속부 사이에 전기적 접촉을 제2상호접속부를 분리층 위에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제16항에 있어서, 상호접속부 및 도전성 필라가 전기도금 프로세스에 의해 형성되는 것을 특징으로 하는 방법.
  25. 제19항에 있어서, 내화 금속이 텅스텐으로 구성되는 것을 특징으로 하는 방법.
  26. 제16항에 있어서, 시이드층이 니켈 층으로 구성되고 상호접속부가 금으로 구성되는 것을 특징으로 하는 방법.
  27. 제16항에 있어서, 도전성 필라의 제2측면이 상호접속부의 한 측면과 정합되는 것을 특징으로 하는 방법.
  28. 제16항에 있어서, 시이드층 위의 도전성 필라의 높이가 도전성 필라의 한 측면을 정하는 제1마스크의 측벽의 높이보다 낮은 것을 특징으로 하는 방법.
  29. 제1항의 방법에 따라 제조된 방법.
  30. 제2항의 방법에 따라 제조된 방법.
  31. 제4항의 방법에 따라 제조된 방법.
  32. 제8항의 방법에 따라 제조된 방법.
  33. 제15항의 방법에 따라 제조된 방법.
  34. 제16항의 방법에 따라 제조된 방법.
  35. 제19항의 방법에 따라 제조된 방법.
  36. 제23항의 방법에 따라 제조된 방법.
  37. 제24항의 방법에 따라 제조된 방법.
  38. 제27항의 방법에 따라 제조된 방법.
  39. 제28항의 방법에 따라 제조된 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR88016495A 1987-12-11 1988-12-10 Method for and products having self-aligned conductive pillars on interconnects KR970009610B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/131,969 US4866008A (en) 1987-12-11 1987-12-11 Methods for forming self-aligned conductive pillars on interconnects
US131,969 1987-12-11

Publications (2)

Publication Number Publication Date
KR890011038A true KR890011038A (ko) 1989-08-12
KR970009610B1 KR970009610B1 (en) 1997-06-14

Family

ID=22451822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR88016495A KR970009610B1 (en) 1987-12-11 1988-12-10 Method for and products having self-aligned conductive pillars on interconnects

Country Status (3)

Country Link
US (1) US4866008A (ko)
JP (1) JPH01196144A (ko)
KR (1) KR970009610B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358902A (en) * 1989-06-26 1994-10-25 U.S. Philips Corporation Method of producing conductive pillars in semiconductor device
US5171713A (en) * 1990-01-10 1992-12-15 Micrunity Systems Eng Process for forming planarized, air-bridge interconnects on a semiconductor substrate
US5141897A (en) * 1990-03-23 1992-08-25 At&T Bell Laboratories Method of making integrated circuit interconnection
US5149671A (en) * 1990-12-03 1992-09-22 Grumman Aerospace Corporation Method for forming multilayer indium bump contact
US5243222A (en) * 1991-04-05 1993-09-07 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
JPH05315332A (ja) * 1992-04-02 1993-11-26 Nec Corp 半導体装置およびその製造方法
US5275973A (en) * 1993-03-01 1994-01-04 Motorola, Inc. Method for forming metallization in an integrated circuit
JP2701730B2 (ja) * 1994-02-24 1998-01-21 日本電気株式会社 半導体装置およびその製造方法
US5707893A (en) * 1995-12-01 1998-01-13 International Business Machines Corporation Method of making a circuitized substrate using two different metallization processes
US6004874A (en) * 1996-06-26 1999-12-21 Cypress Semiconductor Corporation Method for forming an interconnect
US5830804A (en) * 1996-06-28 1998-11-03 Cypress Semiconductor Corp. Encapsulated dielectric and method of fabrication
EP0971403A1 (en) 1998-07-07 2000-01-12 Interuniversitair Microelektronica Centrum Vzw Method for forming copper-containing metal studs
EP0971409A1 (en) * 1998-07-07 2000-01-12 Interuniversitair Micro-Elektronica Centrum Vzw Method for forming copper-containing metal studs
US6265301B1 (en) 1999-05-12 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of forming metal interconnect structures and metal via structures using photolithographic and electroplating or electro-less plating procedures
US6433436B1 (en) * 1999-05-26 2002-08-13 International Business Machines Corporation Dual-RIE structure for via/line interconnections
US6420258B1 (en) 1999-11-12 2002-07-16 Taiwan Semiconductor Manufacturing Company Selective growth of copper for advanced metallization
US6383401B1 (en) * 2000-06-30 2002-05-07 International Flex Technologies, Inc. Method of producing flex circuit with selectively plated gold
US6537912B1 (en) 2000-08-25 2003-03-25 Micron Technology Inc. Method of forming an encapsulated conductive pillar
US7358116B2 (en) * 2002-04-29 2008-04-15 Intel Corporation Substrate conductive post formation
US7378225B2 (en) * 2004-04-06 2008-05-27 Kyle Baldwin Method of forming a metal pattern on a substrate
CN107484330A (zh) * 2016-06-07 2017-12-15 鹏鼎控股(深圳)股份有限公司 高频铜银混合导电线路结构及其制作方法
CN108738240A (zh) * 2017-04-19 2018-11-02 鹏鼎控股(深圳)股份有限公司 柔性电路板及其制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56116656A (en) * 1980-02-19 1981-09-12 Nec Corp Manufacturing of high-density wiring pattern
FR2476913B1 (fr) * 1980-02-25 1985-09-13 Nippon Electric Co Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit
US4652336A (en) * 1984-09-20 1987-03-24 Siemens Aktiengesellschaft Method of producing copper platforms for integrated circuits

Also Published As

Publication number Publication date
JPH01196144A (ja) 1989-08-07
KR970009610B1 (en) 1997-06-14
US4866008A (en) 1989-09-12

Similar Documents

Publication Publication Date Title
KR890011038A (ko) 반도체 장치의 금속 상호접속부 상에 도전성 필라를 형성하기 위한 자기-정합 방법 및 이에 의한 제품
US5132775A (en) Methods for and products having self-aligned conductive pillars on interconnects
US4507853A (en) Metallization process for integrated circuits
KR900017172A (ko) 집적회로의 상호 접속배치 제조방법
US3456335A (en) Contacting arrangement for solidstate components
KR870006642A (ko) 로듐피복금 ic 금속처리방법
US4996133A (en) Self-aligned tungsten-filled via process and via formed thereby
JPH05267478A (ja) 内部接続導体の形成方法
EP0583877A1 (en) Improved semiconductor bond pad structure and method
US4816616A (en) Structure and method for isolated voltage referenced transmission lines of substrates with isolated reference planes
CN107872929B (zh) 线路板与其制作方法
KR970060427A (ko) 리드프레임의 제조방법
JP2613018B2 (ja) 半導体素子のコンタクトホール形成方法
KR900005574A (ko) 보호층내에 배선을 매설한 반도체 직접회로의 제조방법
KR890011035A (ko) 집적회로 제조방법 및 전기접속 형성방법
US4702000A (en) Technique for elimination of polysilicon stringers in direct moat field oxide structure
KR930020641A (ko) 다층배선 형성방법
KR910003783A (ko) 반도체장치 및 그 제조방법
US4842991A (en) Self-aligned nonnested sloped via
KR940001358A (ko) 반도체장치 제조방법
US4931144A (en) Self-aligned nonnested sloped via
US5622890A (en) Method of making contact regions for narrow trenches in semiconductor devices
EP0928024A2 (en) Improvements in or relating to interconnect conducting paths
US6420252B1 (en) Methods of forming robust metal contacts on compound semiconductors
US5212352A (en) Self-aligned tungsten-filled via

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20011012

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee