KR100445854B1 - 전자디바이스분리프로세스 - Google Patents

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Abstract

본 발명은 본체 내에서 서로 접속된 전자 디바이스(10)를 분리하는 프로세스에 관한 것으로서, 상기 전자 디바이스(10)로부터 이격된 본체의 측면을 박막화하는 단계, 상기 전자 디바이스(10)를 분리시키는 단계 및 상기 본체를 박막화한 후에 상기 전자 디바이스(10)의 전기적인 파라미터를 검사하는 단계를 포함한다. 상기 박막화 단계 전에, 전기적 비전도성 보조층(3)으로 전자 디바이스(10)를 포함하고 있는 본체의 측면에 증착함으로써 본체의 취급(handling)이 개선되며, 전자 디바이스(10) 각각의 접점(들)(5)을 노출시키기 위해 상기 전자 디바이스(10) 상에 각각의 접점 개구(7)가 형성된다.

Description

전자 디바이스 분리 프로세스{PROCESS FOR SEPARATING ELECTRONIC DEVICES}
본 발명은 전자 디바이스로부터 이격된 본체의 측면을 박막화하는 단계, 전자 디바이스를 분리시키는 단계 및 본체를 박막화한 단계 후에 전자 디바이스의 전기적인 파라미터를 검사하는 단계를 포함하여 본체내에서 서로 접속된 전자 디바이스를 분리하는 프로세스에 관한 것이다.
이러한 프로세스는 예컨대, 반도체 기술에서 사용된다. 전자 디바이스는 반도체 웨이퍼에 형성되며, 이 디바이스는 실질적으로 반도체 웨이퍼보다 작은 두께를 갖는다. 그러므로, 반도체 웨이퍼는 먼저 전자 디바이스의 소정의 최종 두께로 박막화되어야 한다. 이러한 반도체 웨이퍼의 박막화는 반도체 웨이퍼의 기계적인 제거 또는 에칭에 의해 수행될 수 있다. 그후, 전자 디바이스는 일반적으로 절삭(sawing)에 의해 분리된다. 양호한 전자 디바이스 또는 소정의 전기적 특성을 가진 디바이스만을 선택하여 그 다음의 처리를 수행해야 하기 때문에, 전자 디바이스의 전기적인 파라미터는 디바이스가 선택되어 후속 장치에 공급되기 전에 검사되어야 한다. 이 후속 장치는 대개 전자 디바이스가 캐리어에 부착되는 접합체(bonder)이다. 이와 같이, 전기적인 파라미터는 박막화된 웨이퍼 내에서 서로 접속된 전자 디바이스 또는 분리된 디바이스 상에서 검사되어야 한다.
전자 디바이스의 분리와 검사를 모두 수행하는 것은 실제로 상당한 어려움을 수반한다. 먼저, 분리된 전자 디바이스들은 다루기가 어렵다. 또한, 분리된 전자 디바이스들은 테잎에 부착되기 때문에 그 후면은 측정하기가 쉽지 않다. 전자 디바이스가 기계적으로 분리되기 전에 전자 디바이스의 파라미터를 측정하게 되면, 전자 디바이스의 기계적 특성 및 전기적 특성이 절삭 등과 같은 분리 작업에 의하여 영향을 받기 때문에 그 측정치가 상대적으로 부정확해진다는 문제가 발생한다. 이러한 측정에 있어서, 박막화된 웨이퍼는 예컨대, 운송되고 고착되는 등 기계적인 처리를 거쳐야 한다. 두께가 얇은 박막화된 웨이퍼를 다루기 어렵기 때문에 문제가 발생한다. 특히 전원 장치에 사용되는 전자 디바이스의 두께가 가능한 한 얇은 것을 요구하는 추세로 인해 박막화된 웨이퍼내의 전자 디바이스를 처리하는 것은 갈수록 어려워지고 있다. 그러므로, 반도체 웨이퍼내의 전자 디바이스를 측정하는 것은 대부분의 경우에 문제가 된다.
본 발명의 목적은 전자 디바이스가 본체의 박막화 후의 검사의 신뢰도를 높이는 프로세스를 제공하는 것이다.
도 1 은 보조층을 증착한 후의 전자 디바이스들이 있는 본체의 일부분의 단면도.
도 2 는 본체가 박막화된 후의 도 1의 본체의 일부분을 나타내는 도면.
도 3 은 전자 디바이스 사이에 요면(indentation)이 형성된 후의 도 2의 본체의 일부분을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 웨이퍼
3 : 보조층
4 : 접점 개구
5 : 접점
6 : 중간 영역
7 : 침하부
8 : 금속층
9 : 요면
10 : 전자 디바이스
11 : 보조층의 접속부
d : 보조층의 두께
t : 침하부의 깊이
상기 목적은, 각각의 전자 디바이스의 접점(들)을 노출시키도록 전자 디바이스 상에 각각의 접점 개구가 형성되는 전기적으로 비전도성인 보조층을, 전자 디바이스를 포함하는 본체의 측면에 증착하는 프로세스에 의해 달성된다. 본 발명에 따른 보조층을 통해, 박막화된 본체의 강도가 증대된다. 보조층의 접점 개구는 전자디바이스의 접점에 대한 접근을 허용하고, 전자 디바이스의 전기적 파라미터가 검사될 수 있다. 몇몇 접점 개구는 각각의 디바이스상에 형성될 수 있다. 이것은 전자 디바이스가 넓은 영역에 걸친 접점 및 공간 이격된 접점을 갖는 경우에 이로울 수 있다. 본체의 강도가 더 커졌기 때문에, 본체가 박막화된 상태에서 전자 디바이스의 검사가 가능해진다. 보조층은 본체의 박막화 전에 증착되는 것이 바람직하다.
본 발명의 바람직한 실시예에서, 보조층의 두께 d 보다는 작은 소정 깊이 t 의 침하부는 모든 2 개의 인접한 전자 디바이스 사이의 각 중간 영역 상에 형성된다. 침하부는 전자 디바이스의 분리에 대한 표시로서 사용될 수 있다.
보조층과 이격된 측면 상에서 보조층 쪽으로 연장하는 각 요면(indentation)이 본체의 중간 영역에 형성되는 것이 보다 유리하다. 이 요면에 의해 전자 디바이스들은 서로 전기적으로 분리된다. 보조층이 전자 디바이스들을 서로 연결하므로 이 전자 디바이스들은 동일 상태에서 처리될 수 있다. 그러므로, 동일 상태에서 각각의 전자 디바이스의 전기적인 파라미터를 검사할 수 있다. 이 전기적인 파라미터들은 다른 전자 디바이스, 본체, 또는 분리 프로세스에 의해 영향을 받지 않는다. 보조층을 구성하는 재료 및 두께는 보조층의 기계적인 강도, 표면 보호 특성 등의 요건들에 따라 선택될 수 있다. 요면은 기본적으로 보조층까지 연장된다. 중요한 것은 요면의 깊이 T가 전자 디바이스 사이에 충분한 전기적 분리가 제공되도록 되어야한다는 점이다. 이러한 사실은 본체의 박막부가 보조층 밑에 남아있는 경우에 유리하게 될 수 있다. 예컨대, 이 박막부를 통해, 분리된 전자 디바이스의 모양이 영향을 받을 수 있다. 이러한 사실은 또한 요면이 보조층으로 연장되는 경우에도유리하게 될 수 있다. 이러한 연장은 중간 영역 상에 남아있는 보조층의 두께에 영향을 줄 수 있다. 그러므로 중간 영역에 남아있는 재료의 두께는 본체 내에서는 요면의 깊이 T에 의해 결정되고 보조층에서는 침하부의 깊이 t에 의해 결정된다.
유리하게는, 보조층이 소정의 두께 d 를 갖고 침하부들이 소정의 깊이 t를 갖는 경우, 보조층의 재료는 충분한 기계적 강도가 달성되도록 선택되고, 이로써 전기적인 파라미터들을 검사하는 동안 전자 디바이스들은 보조층에 의해 상호 결합되어 남아있을 것이다. 보조층 내의 침하부의 영역에서 (d-t)의 나머지 두께는 이러한 목적을 달성하기 위한 방법을 이용하여, 전자 디바이스들이 분리될 수 있도록 선택되어야한다. 보조층으로 유리한 재료로는 바람직하게는 감광성(photosensitive)인 폴리이미드(polyimide)가 있다. 보조층의 접점 개구 및 침하부는 적절한 마스크층을 사용하여 사진 석판(포토리소그래피)(photholithographic) 기법에 의해 형성될 수 있다. 보조층에 접점 개구 및 침하부를 형성하기 위해 부분적으로 투명한 마스크층이 사용되는 것이 바람직하다. 접점 개구 및 침하부는 하나의 마스크층만을 사용하여 동시에 형성될 수 있다.
본 발명의 또 다른 양호한 실시예에서, 본체의 박막화된 측면은 요면이 형성되기 전에 금속화된다. 이것은 예컨대, 접점을 형성하기 위해 금속화된 후면을 필요로 하는 모든 전자 디바이스의 경우에 유리하다. 본 발명의 추가의 실시예에서, 요면이 형성된 후 금속화가 일어난다면 전자 디바이스들의 측벽은 전자 디바이스들의 후면과 동시에 금속화될 수 있다.
본 발명의 추가의 실시예에서, 박막화하는 단계를 지연시키고 중간 영역에 개구를 갖도록 하기 위한 지연층은 박막화되는 본체의 영역에서 형성되고, 본체의 박막화 및 요면의 형성은 본체의 재료를 제거함으로써 동시에 수행된다. 지연층의 효과는 중간 영역의 재료를 본체의 다른 영역의 재료보다 빨리 제거시키는 데 있다. 이것에 의해 요면을 형성하기 위해 박막화된 본체를 기계적으로 처리해야 할 필요성이 배제된다. 상기 재료는 에칭, 특히 플라스마 에칭에 의해 바람직하게 제거된다.
디바이스 분리 단계 후, 전자 디바이스들이 더 이상 함께 처리될 필요가 없을 경우, 디바이스의 다음 사용을 위하여 보조층이 필요없거나 불량 특성을 가질 때 보조층이 제거될 수 있다.
보조층에 접속된 전자 디바이스들의 기계적인 분리는 캐리어상에 전자 디바이스들을 설치하기 위해 디바이스에서 발생할 수 있다. 보조층은 2 개의 각각의 전자 디바이스간의 연결을 나타내는 부분의 영역에서 분리된다. 이러한 분리는 예컨대, 레이저를 사용한 열 처리, 플라스마 절단 등에 의해 기계적으로 수행될 수 있다.
본 발명은 이하에서 첨부된 도면을 참조하여 더욱 자세히 설명될 것이다.
본 발명에 따른 전자 디바이스 분리 프로세스에 대해서 반도체 웨이퍼내의 전자 디바이스의 분리에 적용하여 설명하기로 한다. 도 1 은 전자 디바이스(10)가 서로 접속되어 있는 반도체 웨이퍼(1)의 일부를 나타낸 것이다. 2 개의 전자 디바이스(10)가 상기 도면에 도시되어 있다. 도시하고 있는 디바이스는 다이오드를 나타내지만, 본 발명의 범위가 이것에만 제한되는 것으로 이해되어서는 안된다. 그 도전형이 반도체 웨이퍼(1)의 도전형과 반대인 영역(12)이 반도체 웨이퍼(1)의 표면에 형성되어 각각의 인터페이스에 pn 접합이 생성된다. 반도체 웨이퍼(1)는 보조층(3)으로 증착된다. 각각의 보조층(3)은 각각의 전자 디바이스(10)의 접점(5)을 노출시키는 접점 개구(4)를 갖는다. 도시된 실시예에서, 접점(5)은 대개 금속인 전도층이며, 웨이퍼 표면에서 각 영역(12)을 증착한다. 보조층(3)에서, 깊이 t의 침하부(7)는 반도체 웨이퍼(1)의 2 개의 전자 디바이스(10) 사이의 중간 영역(6) 상에 형성된다. 보조층(3)은 폴리이미드로 제조된다. 이러한 폴리이미드층은 전기적으로 비전도성이고 온도에 안정하며, 상기 프로세스에 적합한 기계적 강도를 갖는다.
다음에, 반도체 웨이퍼(1)는 박막화되고, 이 박막화된 측면은 금속층(8)에 형성된다. 금속층(8)에 형성된 박막화된 반도체 웨이퍼(1)를 도 2 에 나타내었다. 이어서, 도 3 에 도시된 바와 같이, 요면(9)이 모든 2 개의 전자 디바이스(10) 사이에 형성된다. 이로써, 반도체 웨이퍼(1)의 중간 영역(6)이 제거된다. 이러한 제거 처리는 예컨대, 에칭에 의해 수행될 수 있다. 이 상태에서, 전자 디바이스(10)는 서로 전기적으로 분리된다. 전자 디바이스는 침하부(7) 하부의 보조층(3)의 접속부(11)에 의해 기계적으로는 여전히 연결된 상태이다. 보조층(3)의 기계적인 강도 때문에, 전자 디바이스(10)는 그 전기적인 파라미터가 접점(5)을 통해 측정될 수 있도록 결합된다. 전자 디바이스(10)가 서로 전기적으로 절연되기 때문에, 그 파라미터는 다른 전자 디바이스(10)에 의해 영향을 받지 않고 측정될 수 있다. 모든 2 개의 전자 디바이스(10) 사이의 각각의 중간 영역(6)이 이미 제거되었기 때문에, 전자 디바이스(10)의 전기적인 특성은 분리 프로세스에 의해 더 이상 변화되지 않는다. 도시된 실시예에서, 요면(9)은 보조층(3)까지 연장된다. 또한, 상기 요면은 보조층(3)내로, 또는 전면 단부로 연장될 수 있다.
전자 디바이스(10)의 전기적인 파라미터가 검사된 후, 사용될 디바이스가 선택되고 추가의 처리를 위한 장치에 공급된다(도시 안함). 이 장치에서 보조층(3)의 접속부(11)는 제거될 것이므로 전자 디바이스(10)도 기계적으로 분리된다. 이는 레이저 장비를 갖춘 다이싱 장치 등의 분리 장치 또는 후속의 처리 단계를 위한 장치, 일반적으로 접합 장치 내에서 수행될 수 있다. 상기 전자 디바이스는 당업자에 친숙한 기술을 이용하여 종래의 방식으로 추가 처리된다.
전자 디바이스 본체의 박막화에 기인하여 기계적 특성 및 전기적 특성에 관련된 여러 가지 문제점들을 본 발명의 상술한 방법으로 해결할 수 있다.

Claims (10)

  1. 본체 내에 서로 접속된 전자 디바이스(10)들을 분리하는 방법으로서,
    상기 전자 디바이스(10)들을 포함하는 상기 본체의 측면에 전기적으로 비전도성인 보조층(3)을 증착하고 상기 전자 디바이스(10) 각각의 접점(5)을 노출시키도록 접점 개구(4)를 상기 전자 디바이스(10) 각각에 형성하는 단계와,
    상기 전자 디바이스로부터 이격된 본체의 측면을 박막화하는 단계와,
    모든 2개의 인접하는 전자 디바이스(10) 사이의 중간 영역(6)의 상기 보조층(3)으로부터 떨어진 측면에 상기 보조층(3) 방향으로 연장하는 요면(9)을 각각 형성하여 상기 전자 디바이스(10)들을 서로 전기적으로 분리하는 단계와,
    상기 전자 디바이스(10)들의 전기적 파라미터를 검사하는 단계
    를 포함하며,
    상기 보조층(3)은 전기적 파라미터의 검사 중에 전자 디바이스(10)들이 상기 보조층(3)에 의해 서로 접속되도록 충분한 기계적인 안정성을 갖는 것인 전자 디바이스 분리 방법.
  2. 제1항에 있어서, 상기 모든 2개의 인접 전자 디바이스(10)들 사이의 중간 영역 위에는 상기 보조층(3)에서 상기 보조층(3)의 두께 d 보다 작은 소정의 깊이 t의 침하부(7)들이 형성되어 있는 것을 특징으로 하는 전자 디바이스 분리 방법.
  3. 제1항 또는 제2항에 있어서, 상기 보조층(3)의 재료는 폴리이미드인 것을 특징으로 하는 전자 디바이스 분리 방법.
  4. 제3항에 있어서, 상기 폴리이미드는 감광성 폴리이미드인 것을 특징으로 하는 전자 디바이스 분리 방법.
  5. 제1항 또는 제2항에 있어서, 상기 보조층(3)내의 접점 개구(4) 및 침하부(7)는 부분적으로 투명한 마스크층을 이용하여 형성되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  6. 제1항 또는 제2항에 있어서, 상기 전자 디바이스(10)들의 분리는 캐리어에 전자 디바이스를 부착하는 장치에서 발생되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  7. 제1항 또는 제2항에 있어서, 상기 본체의 박막화된 측면은 상기 요면의 형성 후에 금속화되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  8. 제1항 또는 제2항에 있어서, 상기 본체의 박막화된 측면은 상기 요면의 형성 전에 금속화되는 것을 특징으로 하는 전자 디바이스 분리 방법.
  9. 제1항 또는 제2항에 있어서, 상기 박막화 단계를 지연시키고 중간 영역에 개구를 갖도록 하는 지연층을 박막화될 본체의 영역에 형성하고, 상기 본체의 재료를 제거함으로써 상기 본체의 박막화 및 상기 요면의 형성을 동시에 수행하는 것을 특징으로 하는 전자 디바이스 분리 방법.
  10. 제1항 또는 제2항에 있어서, 상기 보조층(3)은 상기 전자 디바이스의 기계적인 분리 후에 제거되는 것을 특징으로 하는 전자 디바이스 분리 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19618895A1 (de) * 1996-05-10 1997-11-13 Itt Ind Gmbh Deutsche Verfahren zum Bearbeiten von Seitenflächen elektronischer Elemente
EP2270845A3 (en) 1996-10-29 2013-04-03 Invensas Corporation Integrated circuits and methods for their fabrication
US6882030B2 (en) * 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US6498074B2 (en) 1996-10-29 2002-12-24 Tru-Si Technologies, Inc. Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners
DE19850873A1 (de) 1998-11-05 2000-05-11 Philips Corp Intellectual Pty Verfahren zum Bearbeiten eines Erzeugnisses der Halbleitertechnik
US6255124B1 (en) * 1999-02-08 2001-07-03 Advanced Micro Devices Test arrangement and method for thinned flip chip IC
JP4708577B2 (ja) * 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
US6717254B2 (en) 2001-02-22 2004-04-06 Tru-Si Technologies, Inc. Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
JP2003234359A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体装置の製造方法
US6905891B2 (en) * 2002-02-28 2005-06-14 Frrescale Semiconductor, Inc. Method for processing multiple semiconductor devices for test
US20040087054A1 (en) * 2002-10-18 2004-05-06 Applied Materials, Inc. Disposable barrier technique for through wafer etching in MEMS
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP4013745B2 (ja) * 2002-11-20 2007-11-28 松下電器産業株式会社 プラズマ処理方法
US7001827B2 (en) * 2003-04-15 2006-02-21 International Business Machines Corporation Semiconductor wafer front side protection
US7288465B2 (en) * 2003-04-15 2007-10-30 International Business Machines Corpoartion Semiconductor wafer front side protection
US7507638B2 (en) * 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP2006278610A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7332414B2 (en) * 2005-06-22 2008-02-19 Freescale Semiconductor, Inc. Chemical die singulation technique

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1952216A1 (de) * 1969-10-16 1971-04-29 Siemens Ag Verfahren zum Trennen von aus einem Halbleitergrundkoerper herzustellenden Halbleiterchips
FR2100997B1 (ko) * 1970-08-04 1973-12-21 Silec Semi Conducteurs
US3836446A (en) * 1971-05-10 1974-09-17 Raytheon Co Semiconductor devices manufacture
JPS57139935A (en) * 1981-02-24 1982-08-30 Matsushita Electric Ind Co Ltd Measuring method for characteristic of element, both end surface thereof has electrode
DE3335395A1 (de) * 1983-09-29 1985-04-18 Siemens AG, 1000 Berlin und 8000 München Verfahren zur verarbeitung von halbleiterbauelementen
JPS61112345A (ja) * 1984-11-07 1986-05-30 Toshiba Corp 半導体装置の製造方法
US4604161A (en) * 1985-05-02 1986-08-05 Xerox Corporation Method of fabricating image sensor arrays
DE3524301A1 (de) * 1985-07-06 1987-01-15 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterelementen
JPH01185935A (ja) * 1988-01-21 1989-07-25 Toshiba Corp 半導体装置の製造方法
FR2648274B1 (fr) * 1989-06-07 1994-07-29 Commissariat Energie Atomique Procede et dispositif de marquage et de clivage de plaquettes de materiaux semi-conducteurs monocristallins
US5272114A (en) * 1990-12-10 1993-12-21 Amoco Corporation Method for cleaving a semiconductor crystal body
US5270261A (en) * 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5440241A (en) * 1992-03-06 1995-08-08 Micron Technology, Inc. Method for testing, burning-in, and manufacturing wafer scale integrated circuits and a packaged wafer assembly produced thereby
DE4317721C1 (de) * 1993-05-27 1994-07-21 Siemens Ag Verfahren zur Vereinzelung von Chips aus einem Wafer
JP2792532B2 (ja) * 1994-09-30 1998-09-03 日本電気株式会社 半導体装置の製造方法及び半導体ウエハー
JP2718901B2 (ja) * 1994-10-31 1998-02-25 ローム株式会社 半導体装置の製造方法

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