JPH09321109A - 半導体チップの検査方法 - Google Patents
半導体チップの検査方法Info
- Publication number
- JPH09321109A JPH09321109A JP13322996A JP13322996A JPH09321109A JP H09321109 A JPH09321109 A JP H09321109A JP 13322996 A JP13322996 A JP 13322996A JP 13322996 A JP13322996 A JP 13322996A JP H09321109 A JPH09321109 A JP H09321109A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrodes
- wiring electrodes
- wiring
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 全数に対して良否判定の検査を迅速に行うこ
とのできる半導体チップの検査方法を提供する。 【解決手段】 基板１上に段差を有した絶縁膜２を形成
し、絶縁膜２上に配線電極３を形成してなる半導体チッ
プの検査方法において、半導体チップ製造の最終工程に
て、配線電極３ａ、３ｂを低速度でエッチングできる液
体に浸し、配線電極３ａ、３ｂの微小表面をエッチング
除去するようにし、その後に電気的特性の検査を行うよ
うにした。
とのできる半導体チップの検査方法を提供する。 【解決手段】 基板１上に段差を有した絶縁膜２を形成
し、絶縁膜２上に配線電極３を形成してなる半導体チッ
プの検査方法において、半導体チップ製造の最終工程に
て、配線電極３ａ、３ｂを低速度でエッチングできる液
体に浸し、配線電極３ａ、３ｂの微小表面をエッチング
除去するようにし、その後に電気的特性の検査を行うよ
うにした。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に段差を有
した絶縁膜を形成し、該絶縁膜上に配線電極を形成して
なる半導体チップの検査方法に関するものである。
した絶縁膜を形成し、該絶縁膜上に配線電極を形成して
なる半導体チップの検査方法に関するものである。
【０００２】
【従来の技術】通常、半導体チップは、図２に示すよう
に、シリコン等の基板１と、基板１の表面に形成される
シリコン酸化膜等の酸化膜２と、半導体チップ上に形成
する素子と半導体チップを包み込むパッケージのリード
配線とを電気的に接続するための配線電極３を有してな
る。半導体チップ上に素子を形成するために、酸化膜２
に局部的なエッチングを行うと、酸化膜２には段差が生
じる。従って、配線電極３は段差形状の酸化膜２の上に
形成される。酸化膜２の段差形状が図２（ａ）に示すよ
うに滑らかになっている場合には、この酸化膜２の上に
形成される配線電極３の形状も滑らかになり、断線する
ことはない。
に、シリコン等の基板１と、基板１の表面に形成される
シリコン酸化膜等の酸化膜２と、半導体チップ上に形成
する素子と半導体チップを包み込むパッケージのリード
配線とを電気的に接続するための配線電極３を有してな
る。半導体チップ上に素子を形成するために、酸化膜２
に局部的なエッチングを行うと、酸化膜２には段差が生
じる。従って、配線電極３は段差形状の酸化膜２の上に
形成される。酸化膜２の段差形状が図２（ａ）に示すよ
うに滑らかになっている場合には、この酸化膜２の上に
形成される配線電極３の形状も滑らかになり、断線する
ことはない。
【０００３】ところが、酸化膜２の段差形状が図２
（ｂ）に示すように、逆テーパ上の段差部２ａを有して
いるような場合には、配線電極３が段差部２ａの両側
で、配線電極３ａ、３ｂというように２分されてしまう
ように形成され、しかも、配線電極３ａ、３ｂは、完全
には断線せずに、互いに部分的に接触した状態で導通し
ているのである。一般に、半導体チップの良否を検査す
るには、その電気的特性の測定を行う。上述の図２
（ｂ）のような場合には、電気的特性としては正常とな
り良品と判断されるが、その後の熱ストレスにより２分
された配線電極３ａ、３ｂの接触がなくなり、良否の検
査から時間が経過した後に不良になってしまうという問
題があった。
（ｂ）に示すように、逆テーパ上の段差部２ａを有して
いるような場合には、配線電極３が段差部２ａの両側
で、配線電極３ａ、３ｂというように２分されてしまう
ように形成され、しかも、配線電極３ａ、３ｂは、完全
には断線せずに、互いに部分的に接触した状態で導通し
ているのである。一般に、半導体チップの良否を検査す
るには、その電気的特性の測定を行う。上述の図２
（ｂ）のような場合には、電気的特性としては正常とな
り良品と判断されるが、その後の熱ストレスにより２分
された配線電極３ａ、３ｂの接触がなくなり、良否の検
査から時間が経過した後に不良になってしまうという問
題があった。
【０００４】このような点を改善するために、プロセス
の設計や半導体チップ構造を決めるマスク設計で防止策
を施すが、量産を実施した場合に全品検査することがで
きない。従って、半導体チップを抜き取り、断面研磨し
て断面形状を調べるか、最近では、図３（ａ）に示すよ
うに、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）方
式で、半導体チップの配線電極の段差のある部分７をエ
ッチングで彫り込み、図３（ｂ）に示すように、その側
面をみることにより、段差部の配線電極が断線している
か否かを確認するような方法がある。
の設計や半導体チップ構造を決めるマスク設計で防止策
を施すが、量産を実施した場合に全品検査することがで
きない。従って、半導体チップを抜き取り、断面研磨し
て断面形状を調べるか、最近では、図３（ａ）に示すよ
うに、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ）方
式で、半導体チップの配線電極の段差のある部分７をエ
ッチングで彫り込み、図３（ｂ）に示すように、その側
面をみることにより、段差部の配線電極が断線している
か否かを確認するような方法がある。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような検査方法では、抜き取り検査であるので全品に対
する検査ができないし、この検査自体が破壊検査となる
ので、全品の検査は不可能であるという問題があった。
ような検査方法では、抜き取り検査であるので全品に対
する検査ができないし、この検査自体が破壊検査となる
ので、全品の検査は不可能であるという問題があった。
【０００６】本発明は、上記の点に鑑みてなしたもので
あり、その目的とするところは、全数に対して良否判定
の検査を迅速に行うことのできる半導体チップの検査方
法を提供することにある。
あり、その目的とするところは、全数に対して良否判定
の検査を迅速に行うことのできる半導体チップの検査方
法を提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
基板上に段差を有した絶縁膜を形成し、該絶縁膜上に配
線電極を形成してなる半導体チップの検査方法におい
て、半導体チップ製造の最終工程にて、前記配線電極を
低速度でエッチングできる液体に浸し、前記配線電極の
微小表面をエッチング除去するようにし、その後に電気
的特性の検査を行うようにしたことを特徴とするもので
ある。
基板上に段差を有した絶縁膜を形成し、該絶縁膜上に配
線電極を形成してなる半導体チップの検査方法におい
て、半導体チップ製造の最終工程にて、前記配線電極を
低速度でエッチングできる液体に浸し、前記配線電極の
微小表面をエッチング除去するようにし、その後に電気
的特性の検査を行うようにしたことを特徴とするもので
ある。
【０００８】請求項２記載の発明は、請求項１記載の発
明において、前記配線電極上にパシベーション膜を形成
したことを特徴とするものである。
明において、前記配線電極上にパシベーション膜を形成
したことを特徴とするものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体チップを示す模式図である。図１
（ａ）に示すように、半導体チップは、シリコン等の基
板１と、基板１の表面に形成されるシリコン酸化膜等の
酸化膜２と、半導体チップ上に形成する素子と半導体チ
ップを包み込むパッケージのリード配線とを電気的に接
続するためのＡｌ電極等の配線電極３を有してなる。半
導体チップ上に素子を形成するために、酸化膜２に局部
的をエッチングを施していくと、酸化膜２には段差部
（オーバーハング）２ａが生じる。従って、配線電極３
は段差形状の酸化膜２の上に形成されることになり、配
線電極３が段差部２ａの両側で、配線電極３ａ、３ｂと
いうように、接触部３ｃでのみ接触された状態で２分さ
れてしまうように形成される。さらに、配線電極３ａ、
３ｂ上に保護用のパシベーション膜４を形成する。パシ
ベーション膜４は２分された配線電極３ａ、３ｂ上に形
成されるので、クラックが発生し配線電極３ａ、３ｂと
同様に２分されパシベーション膜４ａ、４ｂとなる。
を図面に基づき説明する。図１は、本発明の実施の形態
の一例に係る半導体チップを示す模式図である。図１
（ａ）に示すように、半導体チップは、シリコン等の基
板１と、基板１の表面に形成されるシリコン酸化膜等の
酸化膜２と、半導体チップ上に形成する素子と半導体チ
ップを包み込むパッケージのリード配線とを電気的に接
続するためのＡｌ電極等の配線電極３を有してなる。半
導体チップ上に素子を形成するために、酸化膜２に局部
的をエッチングを施していくと、酸化膜２には段差部
（オーバーハング）２ａが生じる。従って、配線電極３
は段差形状の酸化膜２の上に形成されることになり、配
線電極３が段差部２ａの両側で、配線電極３ａ、３ｂと
いうように、接触部３ｃでのみ接触された状態で２分さ
れてしまうように形成される。さらに、配線電極３ａ、
３ｂ上に保護用のパシベーション膜４を形成する。パシ
ベーション膜４は２分された配線電極３ａ、３ｂ上に形
成されるので、クラックが発生し配線電極３ａ、３ｂと
同様に２分されパシベーション膜４ａ、４ｂとなる。
【００１０】ここで、この半導体チップを４０℃前後の
温度のりん酸溶液（エッチング液）に数十秒浸した後す
ぐに洗浄する。配線電極３ａ、３ｂのうち、パシベーシ
ョン膜４ａ、４ｂに覆われている部分は反応しないが、
パシベーション膜４ａ、４ｂの隙間５の下の配線電極３
の接触部３ｃはりん酸溶液にさらされ薄くエッチングさ
れる。従って、配線電極３ａ、３ｂは接触部３ｃが除去
されることにより、完全に分離され、配線電極３ａ、３
ｂに隙間６ができる。配線電極３ａ、３ｂ間の隙間６に
より、配線電極３ａ、３ｂ間は完全な断線状態となり、
両者間の電気的特性を測定することにより、不良と判定
することができる。
温度のりん酸溶液（エッチング液）に数十秒浸した後す
ぐに洗浄する。配線電極３ａ、３ｂのうち、パシベーシ
ョン膜４ａ、４ｂに覆われている部分は反応しないが、
パシベーション膜４ａ、４ｂの隙間５の下の配線電極３
の接触部３ｃはりん酸溶液にさらされ薄くエッチングさ
れる。従って、配線電極３ａ、３ｂは接触部３ｃが除去
されることにより、完全に分離され、配線電極３ａ、３
ｂに隙間６ができる。配線電極３ａ、３ｂ間の隙間６に
より、配線電極３ａ、３ｂ間は完全な断線状態となり、
両者間の電気的特性を測定することにより、不良と判定
することができる。
【００１１】本実施形態によれば、従来の工程にりん酸
溶液によるエッチングの１工程を加えるだけで、不完全
な導通状態となっている配線電極３ａ、３ｂを完全な断
線状態にすることができるので、出来上がった半導体チ
ップの電気的特性検査により確実に不良と判断されるよ
うになる。
溶液によるエッチングの１工程を加えるだけで、不完全
な導通状態となっている配線電極３ａ、３ｂを完全な断
線状態にすることができるので、出来上がった半導体チ
ップの電気的特性検査により確実に不良と判断されるよ
うになる。
【００１２】
【発明の効果】以上のように、請求項１記載の発明によ
れば、基板上に段差を有した絶縁膜を形成し、該絶縁膜
上に配線電極を形成してなる半導体チップの検査方法に
おいて、半導体チップ製造の最終工程にて、前記配線電
極を低速度でエッチングできる液体に浸し、前記配線電
極の微小表面をエッチング除去するようにし、その後に
電気的特性の検査を行うようにしたので、全数に対して
良否判定の検査を迅速に行うことのできる半導体チップ
の検査方法が提供できた。
れば、基板上に段差を有した絶縁膜を形成し、該絶縁膜
上に配線電極を形成してなる半導体チップの検査方法に
おいて、半導体チップ製造の最終工程にて、前記配線電
極を低速度でエッチングできる液体に浸し、前記配線電
極の微小表面をエッチング除去するようにし、その後に
電気的特性の検査を行うようにしたので、全数に対して
良否判定の検査を迅速に行うことのできる半導体チップ
の検査方法が提供できた。
【００１３】請求項２記載の発明によれば、請求項１記
載の発明において、前記配線電極上にパシベーション膜
を形成した場合でも、全数に対して良否判定の検査を迅
速に行うことができるのである。
載の発明において、前記配線電極上にパシベーション膜
を形成した場合でも、全数に対して良否判定の検査を迅
速に行うことができるのである。
【図１】本発明の実施の形態の一例に係る半導体チップ
の断面状態を示す模式図である。
の断面状態を示す模式図である。
【図２】従来の半導体チップの断面状態を示す模式図で
ある。
ある。
【図３】従来の半導体チップの特性検査方法を示す模式
図である。
図である。
１ 基板 ２ 酸化膜 ２ａ 段差部 ３、３ａ、３ｂ 配線電極 ４、４ａ、４ｂ パシベーション膜 ５ 隙間 ６ 隙間
Claims (2)
- 【請求項１】 基板上に段差を有した絶縁膜を形成し、
該絶縁膜上に配線電極を形成してなる半導体チップの検
査方法において、半導体チップ製造の最終工程にて、前
記配線電極を低速度でエッチングできる液体に浸し、前
記配線電極の微小表面をエッチング除去するようにし、
その後に電気的特性の検査を行うようにしたことを特徴
とする半導体チップの検査方法。 - 【請求項２】 前記配線電極上にパシベーション膜を形
成したことを特徴とする請求項１記載の半導体チップの
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13322996A JPH09321109A (ja) | 1996-05-28 | 1996-05-28 | 半導体チップの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13322996A JPH09321109A (ja) | 1996-05-28 | 1996-05-28 | 半導体チップの検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321109A true JPH09321109A (ja) | 1997-12-12 |
Family
ID=15099752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13322996A Pending JPH09321109A (ja) | 1996-05-28 | 1996-05-28 | 半導体チップの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321109A (ja) |
-
1996
- 1996-05-28 JP JP13322996A patent/JPH09321109A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6649986B1 (en) | Semiconductor device with structure for die or dice crack detection | |
| KR100445854B1 (ko) | 전자디바이스분리프로세스 | |
| CN116298810B (zh) | 一种高阶芯片的失效分析方法 | |
| US8106476B2 (en) | Semiconductor die with fuse window and a monitoring window over a structure which indicates fuse integrity | |
| JPH07193108A (ja) | 半導体チップ及びそのクラック検出方法 | |
| JPH09321109A (ja) | 半導体チップの検査方法 | |
| US20090212794A1 (en) | Test key for semiconductor structure | |
| US6040706A (en) | Contactor and semiconductor device inspecting method | |
| JPH1012687A (ja) | 半導体チップの検査方法 | |
| JPH09321110A (ja) | 半導体チップの検査方法 | |
| JPS62261139A (ja) | 半導体装置 | |
| JPH09321112A (ja) | 半導体チップの検査方法 | |
| KR100595137B1 (ko) | Ｆｉｂ 장치를 이용한 반도체 소자의 전기적 특성 검사 방법 | |
| KR101185181B1 (ko) | 반도체 패키지의 검사방법 | |
| JPH1012688A (ja) | 半導体チップの検査方法 | |
| JPS6057225B2 (ja) | 半導体装置の試験方法 | |
| JP3070543B2 (ja) | 半導体装置の製造方法 | |
| JP2585556B2 (ja) | 半導体集積回路装置 | |
| JP4087289B2 (ja) | 半導体装置およびその検査方法 | |
| KR100676612B1 (ko) | 반도체 소자의 패드 | |
| KR100430419B1 (ko) | 반도체 소자의 전기적 특성 검사방법 | |
| JPS59175738A (ja) | 半導体装置 | |
| JPS61253847A (ja) | 高信頼度を有する半導体装置 | |
| JPS6167238A (ja) | 半導体装置 | |
| JPS5933866A (ja) | 半導体装置 |