JPH1050781A - 電子装置の分離方法 - Google Patents
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Abstract
の本体を薄くしてから電子装置を分離する方法におい
て、本体を薄くした後の電子装置の電気的パラメータを
確実に試験することのできる分離方法を得ることを目的
とする。 【解決手段】 本体1 の電子装置10を含んでいる側が電
気的に非導電性の補助層3 で覆われ、各電子装置10のコ
ンタクト5 を露出させるために電子装置10の上方の補助
層3 にコンタクト開口部4 がそれぞれ形成されることを
特徴とする。本体はこの状態で下側が水平の破線の位置
まで除去されて薄くされ、中間領域6 がエッチング等で
除去された後に試験される。したがって個々の電子装置
10に分離する前に電子装置の試験を行うことができる。
その後補助層3 を中間領域6 の上方の表面に設けた凹部
7 を目印にして切断して個々の電子装置10に分割する。
Description
に接続された電子装置を分離するために、電子装置から
遠方の本体の側を薄くし、電子装置を分離し、本体を薄
くした後に電子装置の電気的パラメータを試験するステ
ップを含んでいる電子装置の分離方法に関する。
おいて使用される。そこでは、半導体ウエハよりも実質
的に厚さの薄い電子装置が半導体ウエハに形成される。
それ故に、半導体ウエハは最初に電子装置の所望された
最終的な厚さまで薄くされなければならない。これは、
材料を機械的に除去するか、あるいはエッチングするこ
とによって行われる。その後、電子装置は、一般的にの
こ引きによって分離される。予め定められた電気的特性
を有する良好な電子装置だけが選択されてさらに処理さ
れるので、電子装置の電気的パラメータは、装置が選択
され、次の処理装置に供給される前に試験されなければ
ならない。これは通常、電子装置がキャリヤに取付けら
れるボンダである。従って、電気的パラメータは、薄く
されたウエハにおいて互いに接続された電子装置上ある
いは分離された装置上で試験されなければならない。
している。分離した電子装置は取扱いが困難である。さ
らに、それらの背面は、それらがテープに取付けられて
いるので、測定のためにアクセスすることができない。
電子装置が機械的に分離される前に測定された場合、測
定結果が比較的不正確であるという問題が生じ、それ
は、例えばのこ引き等で行われた分離によって電子装置
の機械的および電気的特性の両方が順次影響を受けるか
らである。測定のために、薄くされたウエハは、例えば
移動および固定等のように機械的に取扱われなければな
らない。薄くされたウエハの厚さは薄く、取扱いが困難
であるので、これによって問題が生じる。できる限り厚
さの小さい電子装置が要求される傾向にあり、それは特
に電力装置に対して要求されているので、薄くされたウ
エハにおいて電子装置を取扱うことは益々困難になって
きている。従って、半導体ウエハにおける電子装置の測
定は、多くの場合において問題をはらんでいる。
を薄くした後でも電子装置がより確実に試験されること
を可能にする上述のようなプロセスを提供することであ
る。
のコンタクトを露出させるためのコンタクト開口部が電
子装置の上方でそれぞれ形成されている非導電性の補助
層で、電子装置を含んでいる本体の側を覆う工程を含む
上述のようなプロセスによって達成される。本発明によ
る補助層を通して、大きい剛性を有する薄くされた本体
が達成される。補助層におけるコンタクト開口部によっ
て電子装置のコンタクトにアクセスすることができ、そ
れによって装置の電気的パラメータを試験することがで
きる。幾つかのコンタクト開口部が各装置の上方の補助
層に設けられる。これは、電子装置の面積が大きく、コ
ンタクト間の間隔が大きい場合に有効である。本体の剛
性は大きいので、薄くされた状態の本体においても電子
装置の試験が可能となる。補助層は本体を薄くする前に
付着されることが好ましい。
に並んでいる複数の電子装置の隣接した2個の間の中間
領域の上方において、補助層の厚さdより小さい予め定
められた深さtの凹部が形成される。凹部は電子装置の
分離のためのマーカとして使用されることができる。
中間領域において補助層と反対側に形成されると都合が
よい。この切込みによって、電子装置は電気的に互いに
分離される。補助層はそれらの電子装置を一緒に保持し
ているので、電子装置は互いに緊密に結び付いた状態で
扱われることができる。従って、個々の電子装置の電気
的パラメータの試験を緊密に結び付いた状態で行うこと
ができる。電気的パラメータが他の電子装置、本体、あ
るいは分離プロセスによって影響を受けることはない。
補助層の材料および厚さは、補助層の機械的強度および
表面に対する保護特性等に関して課せられた要求に従っ
て選択されることができる。切込みは基本的に補助層ま
で延びている。切込みの深さTが電気装置間に十分な電
子分離を提供するものであることが重要である。本体の
薄い部分が補助層の下方に留まることが好ましい。この
部分を通して、例えば分離された電子装置の形状に影響
を与えることができる。また、切込みが補助層まで延び
ると都合がよい。これによって中間領域の上方に残って
いる補助層の厚さに影響を及ぼすことが可能となる。従
って、中間領域に残っている材料の厚さは、本体中の切
込みの深さTと、補助層における凹部の深さtとによっ
て決定される。
部が予め定められた深さtを有している場合、十分な機
械的強度が達成されるように補助層の材料が選択される
ことが好ましく、それによって、電子装置は補助層によ
って電気的パラメータの試験中に相互接続されたままで
ある。その後、補助層の凹部の領域における残りの厚さ
(d−t)は、この目的のために意図された方法を使用
して電子装置を分離することができるように選択されな
ければならない。補助層として有効な材料はポリイミド
であり、それは感光性であることが好ましい。補助層に
おけるコンタクト開口部および凹部は、適切なマスク層
を使用してフォトリソグラフィ技術によって形成される
ことができる。コンタクト開口部および凹部を補助層に
形成するために部分的に透明なマスク層を使用すること
が好ましい。その後、コンタクト開口部および凹部は、
マスク層を1つだけ使用して同時に形成されることがで
きる。
本体の薄くされた側は、切込みを形成する前に金属被覆
される。これは、例えば背面にコンタクトを作る等のた
めに背面を金属被覆する必要のある全ての電子装置に対
して有効である。本発明のさらに別の実施形態におい
て、金属被覆が切込みの形成の後に行われる場合、電子
装置の背面と同時に電子装置の側壁を金属被覆すること
ができる。
くする処理を遅延させ、中間領域に開口部を有するため
の遅延層が本体の薄くされる領域に形成され、本体を薄
くする処理および切込みの形成は、本体の材料を取除く
ことによって同時に行われる。遅延層の効果は、中間領
域における材料が本体の別の領域よりも速く取除かれる
ことである。これによって、切込みを形成するために薄
くされた本体を機械的に処理する必要が除去される。材
料はエッチング、特にプラズマエッチングによって取除
かれることが好ましい。
や一緒に扱われる必要がなくなったとき、補助層は、そ
の必要がなくなった場合あるいは続いて装置を使用する
のに不所望な特性を有している場合には取除かれる。
は、電子装置をキャリヤ上に設置するための装置におい
て行われる。補助層は、2つの分離した電子装置の間の
結合を表す部分の領域において分離される。これは、例
えばレーザ等の加熱処理あるいはプラズマ切断等によっ
て機械的に行われる。
細に説明される。
ウエハにおける電子装置の分離に適用されるものとして
説明される。図1において、電子装置10が互いに接続さ
れた半導体ウエハ1 の一部分が示されている。電子装置
10のうちの2つが図示されている。図示された装置はダ
イオードであるが、これは本発明の技術的範囲に対する
制限であると考えてはならない。半導体ウエハ1 のもの
とは逆の導電型である領域12が半導体ウエハ1 の表面に
設けられ、それによって、pn接合がそれぞれの境界に
生成される。半導体ウエハ1 は補助層3 によって覆われ
ている。補助層3 は、各電子装置10のコンタクト5 をそ
れぞれ露出させるコンタクト開口部4 を有している。図
示された実施形態において、コンタクト5 は典型的に金
属の導電体層であり、ウエハ表面においてそれぞれの領
域12を覆っている。補助層3 において、深さtの凹部7
が半導体ウエハ1 の中間領域6 の上方で2個の電子装置
間に設けられている。補助層3 はポリイミドで作られて
いる。そのようなポリイミド層は、電気的に非導電性で
あり、温度が安定しており、目的に好ましい機械的強度
を有している。
れた側には金属層8 が設けられる。金属層8 を有する薄
くされた半導体ウエハ1 が図2に示されている。その
後、図3に示されているように、切込み9 が複数の電子
装置10の隣接した2個の間に形成される。最後に、半導
体ウエハ1 の中間領域6 が取除かれる。これは例えばエ
ッチングによって行われる。この状態において、電子装
置10は互いから電気的に分離されている。機械的には、
それらは依然として凹部7 の下方で補助層3 の接続部分
11によって結合されている。補助層3 の機械的強度のた
めに電子装置10は一緒に保持されており、それによっ
て、それらの電気的パラメータはコンタクト5 を介して
測定されることができる。電子装置10は電気的に互いか
ら分離されているので、それらのパラメータは、その測
定結果がその他の電子装置10によって影響を受けること
なく測定されることができる。複数の電子装置10の隣接
した2個の間に形成されたそれぞれの中間領域6 は既に
取除かれているので、電子装置10の電気的特性はもはや
分離の処理によって変化されることはない。図示された
実施形態において、切込み9 は補助層3 まで延びてい
る。それらはまた、補助層3 内に延びてもよく、あるい
はその前で止まってもよい。
た後、使用される装置が選択され、さらに処理するため
の装置(図示されていない)へ供給される。この装置に
おいて、補助層3 の接続部分11は取除かれなければなら
ず、それによって電子装置10は機械的にも分離される。
これは、レーザを有するダイシングステーション等の分
離装置、あるいは通常接合装置である次の処理ステップ
のための装置のいずれかにおいて行われる。その後、電
子装置は、当業者によって熟知されている技術を使用し
て通常の方法でさらに処理される。
一部分の断面図。
図。
体の部分の断面図。
Claims (13)
- 【請求項1】 本体において互いに接続された電子装置
を分離するために、電子装置と反対側の本体の側を薄く
し、電子装置を分離し、本体を薄くした後に電子装置の
電気的パラメータを試験するステップを含んでいる電子
装置の分離方法において、 本体の電子装置を含んでいる側が電気的に非導電性の補
助層で覆われ、各電子装置のコンタクトを露出させるた
めに電子装置の上方の前記補助層にコンタクト開口部が
それぞれ形成されることを特徴とする電子装置の分離方
法。 - 【請求項2】 各中間領域の上方において、補助層の厚
さdよりも小さい予め定められた深さtの凹部が、並列
して並んでいる複数の電子装置の隣接した2個の間に形
成されることを特徴とする請求項1記載の電子装置の分
離方法。 - 【請求項3】 本体の各中間領域において、補助層に向
かって伸びる切込みが補助層と反対側の本体の側におい
てそれぞれ形成されることを特徴とする請求項1あるい
は2記載の電子装置の分離方法。 - 【請求項4】 電子装置の電気的パラメータは、切込み
の形成の後に測定されることを特徴とする請求項3記載
の電子装置の分離方法。 - 【請求項5】 補助層の材料は、その厚さが予め定めら
れた厚さdであり、その凹部が深さtを有している場合
にも十分な機械的強度を有しており、電気的パラメータ
の試験中に電子装置は補助層によって互いに接続された
状態を保持していることを特徴とする請求項1乃至4の
いずれか1項記載の電子装置の分離方法。 - 【請求項6】 補助層の材料はポリイミドであることを
特徴とする請求項1乃至5のいずれか1項記載の電子装
置の分離方法。 - 【請求項7】 ポリイミドは感光性であることを特徴と
する請求項6記載の電子装置の分離方法。 - 【請求項8】 補助層におけるコンタクト開口部および
凹部は部分的に透明なマスク層を使用して形成されるこ
とを特徴とする請求項1乃至7のいずれか1項記載の電
子装置の分離方法。 - 【請求項9】 電子装置の分離は電子装置をキャリヤに
取付けるための装置において行われる請求項1乃至8の
いずれか1項記載の電子装置の分離方法。 - 【請求項10】 本体の薄くされた側は切込みの形成の
後に金属被覆されることを特徴とする請求項3乃至9の
いずれか1項記載の電子装置の分離方法。 - 【請求項11】 本体の薄くされた側は切込みの形成の
前に金属被覆されることを特徴とする請求項3乃至9の
いずれか1項記載の電子装置の分離方法。 - 【請求項12】 本体を薄くする処理を遅延させ、中間
領域に開口部を有するための遅延層が本体の薄くされる
領域に形成され、また、本体を薄くする処理および切込
みの形成は本体の材料を取除くことによって同時に行わ
れることを特徴とする請求項3乃至10のいずれか1項
記載の電子装置の分離方法。 - 【請求項13】 補助層は電子装置の分離の後に取除か
れることを特徴とする請求項1乃至12のいずれか1項
記載の電子装置の分離方法。
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19618895A1 (de) * | 1996-05-10 | 1997-11-13 | Itt Ind Gmbh Deutsche | Verfahren zum Bearbeiten von Seitenflächen elektronischer Elemente |
EP2270845A3 (en) | 1996-10-29 | 2013-04-03 | Invensas Corporation | Integrated circuits and methods for their fabrication |
US6882030B2 (en) * | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
US6498074B2 (en) | 1996-10-29 | 2002-12-24 | Tru-Si Technologies, Inc. | Thinning and dicing of semiconductor wafers using dry etch, and obtaining semiconductor chips with rounded bottom edges and corners |
DE19850873A1 (de) | 1998-11-05 | 2000-05-11 | Philips Corp Intellectual Pty | Verfahren zum Bearbeiten eines Erzeugnisses der Halbleitertechnik |
US6255124B1 (en) * | 1999-02-08 | 2001-07-03 | Advanced Micro Devices | Test arrangement and method for thinned flip chip IC |
JP4708577B2 (ja) * | 2001-01-31 | 2011-06-22 | キヤノン株式会社 | 薄膜半導体装置の製造方法 |
JP4803884B2 (ja) * | 2001-01-31 | 2011-10-26 | キヤノン株式会社 | 薄膜半導体装置の製造方法 |
US6717254B2 (en) | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
US6787916B2 (en) | 2001-09-13 | 2004-09-07 | Tru-Si Technologies, Inc. | Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity |
JP2003234359A (ja) * | 2002-02-08 | 2003-08-22 | Hitachi Ltd | 半導体装置の製造方法 |
US6905891B2 (en) * | 2002-02-28 | 2005-06-14 | Frrescale Semiconductor, Inc. | Method for processing multiple semiconductor devices for test |
US20040087054A1 (en) * | 2002-10-18 | 2004-05-06 | Applied Materials, Inc. | Disposable barrier technique for through wafer etching in MEMS |
US6897128B2 (en) * | 2002-11-20 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method |
JP4013745B2 (ja) * | 2002-11-20 | 2007-11-28 | 松下電器産業株式会社 | プラズマ処理方法 |
US7001827B2 (en) * | 2003-04-15 | 2006-02-21 | International Business Machines Corporation | Semiconductor wafer front side protection |
US7288465B2 (en) * | 2003-04-15 | 2007-10-30 | International Business Machines Corpoartion | Semiconductor wafer front side protection |
US7507638B2 (en) * | 2004-06-30 | 2009-03-24 | Freescale Semiconductor, Inc. | Ultra-thin die and method of fabricating same |
JP2006278610A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
US7332414B2 (en) * | 2005-06-22 | 2008-02-19 | Freescale Semiconductor, Inc. | Chemical die singulation technique |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1952216A1 (de) * | 1969-10-16 | 1971-04-29 | Siemens Ag | Verfahren zum Trennen von aus einem Halbleitergrundkoerper herzustellenden Halbleiterchips |
FR2100997B1 (ja) * | 1970-08-04 | 1973-12-21 | Silec Semi Conducteurs | |
US3836446A (en) * | 1971-05-10 | 1974-09-17 | Raytheon Co | Semiconductor devices manufacture |
JPS57139935A (en) * | 1981-02-24 | 1982-08-30 | Matsushita Electric Ind Co Ltd | Measuring method for characteristic of element, both end surface thereof has electrode |
DE3335395A1 (de) * | 1983-09-29 | 1985-04-18 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur verarbeitung von halbleiterbauelementen |
JPS61112345A (ja) * | 1984-11-07 | 1986-05-30 | Toshiba Corp | 半導体装置の製造方法 |
US4604161A (en) * | 1985-05-02 | 1986-08-05 | Xerox Corporation | Method of fabricating image sensor arrays |
DE3524301A1 (de) * | 1985-07-06 | 1987-01-15 | Semikron Gleichrichterbau | Verfahren zum herstellen von halbleiterelementen |
JPH01185935A (ja) * | 1988-01-21 | 1989-07-25 | Toshiba Corp | 半導体装置の製造方法 |
FR2648274B1 (fr) * | 1989-06-07 | 1994-07-29 | Commissariat Energie Atomique | Procede et dispositif de marquage et de clivage de plaquettes de materiaux semi-conducteurs monocristallins |
US5272114A (en) * | 1990-12-10 | 1993-12-21 | Amoco Corporation | Method for cleaving a semiconductor crystal body |
US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
US5440241A (en) * | 1992-03-06 | 1995-08-08 | Micron Technology, Inc. | Method for testing, burning-in, and manufacturing wafer scale integrated circuits and a packaged wafer assembly produced thereby |
DE4317721C1 (de) * | 1993-05-27 | 1994-07-21 | Siemens Ag | Verfahren zur Vereinzelung von Chips aus einem Wafer |
JP2792532B2 (ja) * | 1994-09-30 | 1998-09-03 | 日本電気株式会社 | 半導体装置の製造方法及び半導体ウエハー |
JP2718901B2 (ja) * | 1994-10-31 | 1998-02-25 | ローム株式会社 | 半導体装置の製造方法 |
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