KR970052324A - 반도체 소자의 콘택 저항 감소 방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 소자의 제조 방법.

2. 발명이 해결하려고 하는 기술적 과제

티타늄 질화막의 증착 수행시에 형성되는 보이드를 통하여 반도체 기판의 실리콘(Si)이 확산하게 되고, 상기 실리콘이 확산된 자리에 알루미늄이 채워지게 되어 반도체 기판의 접합부에 스파이킹 현상이 발생하여 접합부의 콘택 면적이 작아져 콘택 홀의 콘택 저항이 증가하는 문제점이 발생함.

3. 발명의 해결방법의 요지

소정의 콘택홀을 형성한 후 아르곤 이온 주입을 실시하여 반도체 기판의 접합부의 일부를 비정질화 시킨 후 면저항(Ω/□)이 낮은 규산화 티타늄(TiSi₂)을 형성시켜 반도체 기판의 실리콘이 알루미늄으로 침투하는 것을 방지하여 콘택 저항을 감소시키고자 함.

4. 발명의 주용한 용도

반도체 소자의 제조, 특히 반도체 소자의 콘택 저항 감소에 이용됨.

Description

반도체 소자의 콘택 저항 감소 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2D도는 본 발명의 반도체 소자의 콘택 저항 감소 방법에 따른 제조 공정도.

Claims (5)

1. 반도체 소자의 콘택 저항 감소 방법에 있어서, 접합부가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 소정의 마스크 및 식각 공정을 수행하여 콘택홀을 형성하고, 상기 콘택홀에 소정의 도우즈량과 소정의 이온 주입 에너지로 소정의 이온을 주입하여 상기 접합부의 일부를 비정질화시키는 단계와, 소정 비율의 플루오르화 암모늄, 불산 및 순수의 혼합액인 완충용 산화막 식각 용액을 사용하여 린스를 실시하는 단계와, 물리 기상 증착법을 이용하여 소정의 두께로 티타늄을 증착하는 단계와, 소정의 공정 조건하에서 급속 열처리 공정을 실시하여 상기 접합부에 규산화 티타늄을 형성하는 단계와, 전체 구조 상에 티타늄 질화막과 소정의 금속층을 차례로 증착하는 단계를 포함해서 이루어진 반도체 소자의 콘택 저항 감소 방법.
2. 제1항에 있어서, 상기 접합부의 일부를 비정질화 시키는 단계는, 약 5×10E15 이온/㎠의 도우즈량과 약25KeV의 이온 주입 에너지로 아르곤 이온을 주입하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 저항 감소 방법.
3. 제1항에 있어서, 상기 완충용 산화막 식각 용액의 비율은 10:1:1인 것을 특징으로 하는 반도체 소자의 콘택 저항 감소 방법.
4. 제1항에 있어서, 상기 티타늄의 증착 두께는 약 70nm인 것을 특징으로 하는 반도체 소자의 콘택 저항 감소 방법.
5. 제1항에 있어서, 상기 규산화 티타늄을 형성하기 위한 급속 열처리 공정은 약 625℃의 온도에서 약 120초 동안 실시하는 것을 특징으로 하는 반도체 소자의 콘택 저항 감소 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.