KR970024014A - 반도체장치의 전기적 연결방법 - Google Patents

Abstract

본 발명은 반도체장치의 전기적 연결방법에 관해 개시한다. 본 발명의 전기적 연결방법은 반도체기판 상에 N 및 P웰 각각에 필드산화막을 형성하여 활성영역을 한정하는 단계, 상기 활성영역 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 게이트를 형성하는 단계, 상기 게이트를 포함하는 결과물전면에 제1 절연막 및 제1 도전막을 순차적으로 형성하는 단계, 상기 P웰의 게이트에 측벽을 형성하는 단계, 상기 P웰에 소오스 및 드레인을 형성하는 단계, 상기 P웰 전면을 보호한 다음 상기 N웰에 게이트측벽을 형성하는 단계, 상기 N웰에 소오스 및 드레인을 형성하는 단계, 상기 N 및 P웰 전면에 제2 절연막을 형성하는 단계, 상기 제1 및 제2 절연막을 부분식각하여 상기 활성영역과 필드 산화막 상에 형성된 게이트를 연결하는 수단을 형성하는 단계를 포함한다.

본 발명에 의하면, 게이트 전면에 형성된 절연막과 그 측벽에 형성된 도전성 스페이서 및 이들의 일부를 포함하는 도전막으로 인해 인접소자와 전기적 연결을 위한 자유도를 증가시킬 수 있다. 또한 본 발명은 종래와 같은 소자간이 연결을 위한 다층의 전도막이 필요 없으므로 반도체장치의 고집적화를 달성할 수 있다.

Description

반도체장치의 전기적 연결방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도 내지 제12도는 본 발명에 의한 반도체장치의 전기적 연결방법을 단계적으로 나타낸 도면들이다.

Claims (11)

1. 반도체기판 상에 N 및 P웰 각각에 필드산화막을 형성하여 활성영역을 한정하는 단계; 상기 활성영역 상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 결과물전면에 제1 절연막 및 제1 도전막을 순차적으로 형성하는 단계; 상기 P웰의 게이트에 측벽을 형성하는 단계; 상기 P웰에 소오스 및 드레인을 형성하는 단계; 상기 P웰 전면을 보호한 다음, 상기 N웰에 게이트측벽을 형성하는 단계; 상기 N웰에 소오스 및 드레인을 형성하는 단계; 상기 N 및 P웰 전면에 제2 절연막을 형성하는 단계; 및 상기 제1 및 제2 절연막을 부분식각하여 상기 활성영역과 필드산화막 상에 형성된 게이트를 연결하는 수단을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
2. 제1항에 있어서, 상기 제1 절연막을 질화막으로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
3. 제1항에 있어서, 상기 제1 절연막은 200-700Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
4. 제1항에 있어서, 상기 제1 도전막은 1,000Å-5,000Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
5. 제1항에 있어서, 상기 제1 도전막은 인 시츄(in-situ)방법으로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
6. 제1항에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
7. 제1항에 있어서, 상기 수단은 제2 도전막으로 형성하는 것을 특징으로 하는 반도체장치 전기적 연결방법.
8. 제7항에 있어서, 상기 제2 도전막은 도핑된 폴리실리콘막 또는 폴리사이드막중 선택된 어느 한 막으로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
9. 제8항에 있어서, 상기 폴리사이드막은 도핑된 폴리실리콘막과 텅스텐 실리사이드막으로 형성되는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
10. 제8항 및 제9항에 있어서, 상기 도핑된 폴리실리콘막과 텅스텐 실리사이드막은 각각 300-4,000Å, 1,000-3,000Å의 두께로 형성하는 것을 특징으로 하는 반도체장치의 전기적 연결방법.
11. 제10항에 있어서, 상기 도핑된 폴리실리콘막은 인 시츄(in-situ) 방법으로 형성되는 것을 특징으로 하는 반도체장치의 전기적 연결방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.