KR970018058A - 반도체장치의 자기정렬 컨택 형성방법 - Google Patents

반도체장치의 자기정렬 컨택 형성방법 Download PDF

Info

Publication number
KR970018058A
KR970018058A KR1019950032068A KR19950032068A KR970018058A KR 970018058 A KR970018058 A KR 970018058A KR 1019950032068 A KR1019950032068 A KR 1019950032068A KR 19950032068 A KR19950032068 A KR 19950032068A KR 970018058 A KR970018058 A KR 970018058A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
spacer
interlayer insulating
forming
Prior art date
Application number
KR1019950032068A
Other languages
English (en)
Other versions
KR0164497B1 (ko
Inventor
최창원
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950032068A priority Critical patent/KR0164497B1/ko
Publication of KR970018058A publication Critical patent/KR970018058A/ko
Application granted granted Critical
Publication of KR0164497B1 publication Critical patent/KR0164497B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 기가 비트 이상 급 디램의 매립 컨택의 형성에 있어서 높은 신뢰도로 자기정렬 컨택을 형성할 수 있도록 하기 위한 것으로; 기판 상에 소정의 폭으로 형성되는 도전층(10)과, 이 도전층의 상부에 절연물질로 형성되는 캡핑 층과, 도전층(10)의 양측면에 절연물질로 형성되는 스페이서(40)와, 도전층과 상기 캡핑 층 및 상기 스페이서를 덮는 층간절연막(50)을 포함하는 반도체장치에서; 상기 캡핑 층으로서, 상기 도전층 위에 차례로 제1의 절연층과, 상기 층간절연막에 비해 매우 작은 식각선택비를 갖는 제2절연층(폴리실리콘 층)을 형성하여, 상기 층간절연막을 플라즈마 식각함으로써, 이 시각공정에서 스페이서(40)의 손실이 발생되지 않아 소자의 성능이 개선된다.

Description

반도체장치의 자기정렬 컨택 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 자기정렬 컨택 형성방법을 설명하기 위한 도면.

Claims (5)

  1. 반도체기판상에 형성된 제1절연층과, 이 제1절연층상에 소정의 폭으로 형성되는 도전층과, 이 도전층의 상부에 절연물질로 형성되는 캡핑 층과, 상기 도전층의 양 측면에 상기 절연물질로 형성되는 스페이서와, 상기 도전층과 상기 캡핑 층 및 상기 스페이서를 덮는 층간절연막을 포함하는 반도체장치에서 매립 컨택을 자기정렬로 형성하는 방법에 있어서; 상기 캡핑 층으로서, 상기 도전층 위에 차례로 상기 제1의 절연층 및 상기 층간절연막에 대해 고선택비를 갖는 제2절연층을 형성하는 공정과, 상기 도전층의 상기 양측면에 상기 스페이서를 형성하고 상기 층간절연막을 덮는 공정과, 상기 캡핑 층과 상기 스페이서를 마스크로서 사용하여 컨택 영역으로서 정의된 영역의 상기 층간절연막 및 상기 제1절연층을 플라즈마 식각하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  2. 제1항에 있어서, 상기 제2절연층은 비정질실리콘으로 구성되거나 산질화막과 비정질 실리콘이 적층된 구조로 구성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 도전층은 텅스텐(W) 또는 공융점금속 폴리사이드로 구성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  4. 제3항에 있어서, 상기 산질화막은 상기 도전층의 산화를 억제하기 위해 플라즈마증착법으로 형성되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
  5. 제1항에 있어서, 상기 플라즈마 식각의 소오스로서, C2F6, C3F8, C4F8, C2HF5등과 같은 CxFy계의 개스가 사용되는 것을 특징으로 하는 반도체장치의 자기정렬 컨택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950032068A 1995-09-27 1995-09-27 반도체장치의 자기정렬 컨택 형성방법 KR0164497B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950032068A KR0164497B1 (ko) 1995-09-27 1995-09-27 반도체장치의 자기정렬 컨택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950032068A KR0164497B1 (ko) 1995-09-27 1995-09-27 반도체장치의 자기정렬 컨택 형성방법

Publications (2)

Publication Number Publication Date
KR970018058A true KR970018058A (ko) 1997-04-30
KR0164497B1 KR0164497B1 (ko) 1999-02-01

Family

ID=19427976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950032068A KR0164497B1 (ko) 1995-09-27 1995-09-27 반도체장치의 자기정렬 컨택 형성방법

Country Status (1)

Country Link
KR (1) KR0164497B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477839B1 (ko) * 1997-12-23 2005-07-07 주식회사 하이닉스반도체 자기정렬방식의전하저장전극콘택홀형성방법
KR100480583B1 (ko) * 1998-03-20 2005-05-16 삼성전자주식회사 비콘택패턴과자기정렬적방법을이용한반도체장치의콘택형성방법

Also Published As

Publication number Publication date
KR0164497B1 (ko) 1999-02-01

Similar Documents

Publication Publication Date Title
KR970018564A (ko) 고집적 dram 셀의 제조방법
KR920003461A (ko) 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법
KR900019155A (ko) 식각 베리어를 사용한 콘택 형성 방법
KR950001901A (ko) 콘택홀 제조방법
KR970018058A (ko) 반도체장치의 자기정렬 컨택 형성방법
KR920017236A (ko) 폴리실리콘층을 이용한 자기정렬콘택 제조방법
KR980005626A (ko) 반도체 소자의 콘택 형성방법
KR940012572A (ko) 반도체 장치에서의 콘택트 형성방법
KR960002568A (ko) 반도체 소자의 콘택홀 형성방법
KR960002563A (ko) 반도체소자의 콘택홀 형성방법
KR950034409A (ko) 반도체 소자의 접속장치 형성방법
KR960005799A (ko) 반도체 소자의 자기정렬 콘택 형성 방법
KR980005514A (ko) 반도체 소자의 미세 콘택홀 형성방법
KR960030327A (ko) 반도체 소자의 콘택홀 형성방법
KR980005474A (ko) 반도체 소자 제조방법
KR980005614A (ko) 반도체 소자의 제조방법 및 콘택홀 형성방법
KR970018096A (ko) 반도체 장치의 콘택플러 그 형성 방법
KR970053569A (ko) 반도체 소자의 전기적 연결방법
KR970003981A (ko) 반도체 소자의 캐패시터 제조방법
KR950030240A (ko) 반도체소자 및 그 제조방법
KR920008971A (ko) 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법
KR930003366A (ko) 반도체 장치의 소자 분리방법
KR970023755A (ko) 반도체 소자의 도전층간 절연 방법
KR970003520A (ko) 미세 반도체 소자의 콘택홀 형성방법
KR960032675A (ko) 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060830

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee