KR970018635A - 다결정 실리콘층의 형성방법, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 포함하는 액정표시장치. - Google Patents

다결정 실리콘층의 형성방법, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 포함하는 액정표시장치. Download PDF

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Abstract

본 발명은 다결정 실리콘층의 형성방법과, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 포함하는 액정표시장치에 관한 것으로서, 박막 트랜지스터는 기판위에 형성되는 비결정성 실리콘층과, 이 비결정성 실리콘층위에 형성되는 게이트 절연막과, 이 게이트 절연막위에 형성되는 게이트전극과, 게이트전극의 양측에 있어서 비결정성 실리콘층내에 형성되는 다결정 실리콘의 소스 접촉영역 및 드레인 접촉영역과, 이들 소스 접촉 영역 및 드레인 접촉영역에 접촉하여 형성되는 소스 및 드레인 전극을 구비하고, 게이트절연막은 비결정성 실리콘층의 광반사율을 저감하는 반사율 저감막으로서 비결정성 실리콘층을 덮는 제1절연막을 포함하며, 소스 및 드레인 접촉 영역은 레이저광선을 덮는 제1절연막을 통하여 비결정성 실리콘층에 조사하는 어닐링처리에 의해 형성되는 것으로 한다.

Description

다결정 실리콘층의 형성방법, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 박막 트랜지스터를 포함하는 액정표시장치.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (30)

  1. 비단결정 실리콘층을 형성하는 공정에 상기 비단결정 실리콘층의 관반사율을 저감하는 반사율 저감막을 상기 비단결정 실리콘층위에 형성하는 공정에 레이저 광선을 상기 반사율 저감막을 통하여 상기 비단결정 실리콘층에 조사하는 어닐링 처리에 의해 상기 비단결정 실리콘층을 다결정화하는 공정을 포함하는 것을 특징으로하는 다결정 실리콘층의 형성방법
  2. 제1항에 있어서, 상기 반사율 저감막의 광학농도는 상기 레이저광선에 대해 0.1 이하의 값을 가지는 것을 특징으로하는 다결정 실리콘층의 형성방법
  3. 제1항에 있어서, 상기 막 형성공정은 상기 반사율 저감막으로서 산화실리콘막을 형성하는 공정을 포함하는 것을 특징으로하는 다결정 실리콘층의 형성방법
  4. 제1항에 있어서, 상기 막 형성공정은 상기 반사율 저감막으로서 질화실리콘막을 형성하는 공정을 포함하는 것을 특징으로하는 다결정 실리콘층의 형성방법
  5. 제1항에 있어서, 상기 막형성공정은 상기 반사율저감막으로서 산화실리콘막과 질화실리콘막의 적층막을 형성하는 공정을 포함하는 것을 특징으로하는 다결정 실리콘층의 형성방법
  6. 제5항에 있어서, 상기 질화실리콘막의 두께는 상기 산화실리콘막의 두께를 초과하지 않는 것을 특징으로하는 다결정 실리콘층의 형성방법
  7. 제1항에 있어서, 상기 질화실리콘막의 두께와 상기 산화실리콘막의 두께의 합계는 40nm을 초과하지 않는 것을 특징으로하는 다결정 실리콘층의 형성방법
  8. 제1항에 있어서, 상기 레이저광선은 단속 펄스로서 발생되는 것을 특징으로하는 다결정 실리콘층의 형성방법
  9. 절연성기판위에 형성된 비단결정 실리콘층에 이 비단결정 실리콘층위에 형성되는 게이트절연막; 이 게이트절연막위에 형성되는 게이트전극; 상기 게이트전극의 양측에 있어서 상기 비단결정 실리콘층내에 형성되는 다결정 실리콘의 소스 및 드레인 접촉 영역; 상기 소스 접촉 영역 및 상기 드레인 접촉 영역에 접촉하여 형성되는 소스 및 드레인전극을 구비하며, 상기 게이트절연막은 적어도 상기 소스 접촉영역 및 상기 드레인 접촉영역을 덮는 제1절연막을 포함하는 것을 특징으로 하는 박막 트랜지스터
  10. 제9항에 있어서, 상기 제1절연막은 산화실리콘막인 것을 특징으로 하는 박막 트랜지스터
  11. 제9항에 있어서, 상기 제1절연막은 질화실리콘막인 것을 특징으로 하는 박막 트랜지스터
  12. 제9항에 있어서, 상기 제1절연막은 산화실리콘막과 질화실리콘막과의 적층막인 것을 특징으로 하는 박막 트랜지스터
  13. 제12항에 있어서, 상기 질화실리콘막의 두께는 상기 산화실리콘막의 두께를 초과하지 않는 것을 특징으로 하는 박막 트랜지스터
  14. 제13항에 있어서, 상기 산화실리콘막의 두께와 질화실리콘막의 두께의 합계는 40nm을 초과하지 않는 것을 특징으로 하는 박막 트랜지스터
  15. 제9항에 있어서, 상기 게이트절연막은 상기 소스접촉영역 및 상기 드레인 접촉영역 사이에 상기 게이트전극의 위치에 대응하여 상기 제1절연막위에 형성되어 상기 제1절연막과 다른 에칭속도를 가지는 제2절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터
  16. 제15항에 있어서, 상기 제2절연막은 질화실리콘막인 것을 특징으로 하는 박막 트랜지스터
  17. 제16항에 있어서, 상기 제1절연막은 상기 소스 접촉 영역, 상기 드레인 접촉영역 및 이 소스 및 드레인 접촉영역 사이에 위치하는 비단결정 실리콘층의 일부분을 덮는 질화실리콘막과 이 질화실리콘막을 전체적으로 덮는 산화실리콘막을 포함하는 것을 특징으로 하는 박막 트랜지스터
  18. 제17항에 있어서, 상기 제1절연막은 질화실리콘막의 두께는 20nm을 초과하지 않고, 상기 제1절연막의 질화실리콘막의 두께와 산화실리콘막의 두께의 합계는 50nm을 초과하지 않는 것을 특징으로 하는 박막 트랜지스터
  19. 제16항에 있어서, 상기 제1절연막은 상기 소스접촉영역, 상기 드레인 접촉영역 및 이 소스 및 드레인 접촉 영역사이에 위치하는 비단결정 실리콘층의 일부분을 덮는 질화실리콘막과, 이 질화실리콘막을 덮는 산질화실리콘막을 포함하는 것을 특징으로 하는 박막 트랜지스터
  20. 제19항에 있어서, 상기 제1절연막의 질화실리콘막의 두께는 20nm을 초과하지 않고, 상기 제1절연막의 질화실리콘막의 두께와 산질화실리콘막의 두께의 합계는 50nm을 초과하지 않는 것을 특징으로 하는 박막 트랜지스터
  21. 기판위에 비단결정 실리콘층을 형성하는 공정; 상기 비단결정 실리콘층위에 게이트절연막을 형성하는 공정; 이 게이트절연막위에 게이트전극을 형성하는 공정; 다결정실리콘의 소스 접촉영역 및 드레인 접촉영역을 상기 게이트전극의 양측에 있어서 상기 단결정 실리콘층위에 형성하는 공정; 상기 소스접촉 영역 및 상기 드레인 접촉영역에 접촉한 소스 및 드레인 전극을 형성하는 공정을 구비하며, 상기 게이트절연막의 형성공정은 상기 비단결정 실리콘층의 광반사율을 저감하는 반사율저감막으로서 상기 비단결정 실리콘층을 덮는 제1절연막을 형성하는 공정을 포함하며, 상기 접촉영역의 형성공정은 레이저광선을 상기 제1절연막을 통하여 상기 비단결정 실리콘층에 조사하는 어닐링처리에 의해 상기 비단결정 실리콘층을 상기 소스 접촉영역 및 상기 드레인 접촉 영역으로서 다결정화하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  22. 제21항에 있어서, 상기 어닐링처리는 상기 게이트전극을 마스크로서 이용하여 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  23. 제21항에 있어서, 상기 접촉영역의 형성공정은 상기 어닐링처리에 앞서 상기 제1절연막을 통하여 비단결정 실리콘층에 불순물 이온을 도핑하는 이온도핑처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  24. 제23항에 있어서, 상기 이온도핑처리는 상기 게이트전극을 마스크로서 이용하여 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  25. 제21항에 있어서, 상기 게이트절연막의 형성공정은 상기 소스 접촉영역 및 상기 드레인 접촉 영역사이에 있어서 적어도 상기 게이트전극의 위치에 대응하여 상기 제1절연막위에 에칭속도가 다른 제2절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  26. 제25항에 있어서, 상기 게이트절연막의 형성공정은 상기 게이트전극을 마스크로서 상기 제2절연막을 선택적으로 에칭하여 상기 게이트전극의 양측에 있어서 제1절연막을 노출시키는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  27. 제25항에 있어서, 상기 제1절연막은 질화실리콘막과 산화실리콘막의 적층막인 것을 특징으로 하는 박막 트랜지스터의 제조방법
  28. 제26항에 있어서, 상기 제2절연막의 에칭공정은 불소계의 드라이에칭처리에 의해 실시되는 것을 특징으로 하는 박막 트랜지스터의 제조방법
  29. 박막 트랜지스터가 형성된 어레이기판; 이 어레이기판에 대향하는 대향기판; 상기 어레이기판 및 상기 대향기판 사이에 유지되는 액정층을 구비하며, 상기 박막 트랜지스터는 절연성기판위에 형성되는 비단결정 실리콘층; 이 비단결정 실리콘층위에 형성되는 게이트절연막; 이 게이트절연막위에 형성되는 게이트전극;상기 게이트전극의 양측에 있어서 상기 비단결정 실리콘층내에 형성되는 다결정 실리콘의 소스 및 드레인 접촉영역; 상기 소스 접촉 영역 및 상기 드레인 접촉영역에 접촉하여 형성되는 소스 및 드레인전극을 구비하며, 상기 게이트절연막은 저거도 상기 소스 접촉영역 및 상기 드레인 접촉영역을 덮는 제1절연막을 포함하는 것을 특징으로 하는 액정표시 장치
  30. 제29항에 있어서, 상기 게이트절연막은 상기 소스 접촉영역 및 상기 드레인 접촉영역 사이에 있어서 상기 게이트전극의 위치에 대응하여 상기 제1절연막위에 형성되어 상기 제1절연막과 다른 에칭속도를 가지는 제2절연막을 더 포함하는 것을 특징으로 하는 액정표시장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6746905B1 (en) 1996-06-20 2004-06-08 Kabushiki Kaisha Toshiba Thin film transistor and manufacturing process therefor
JP3641342B2 (ja) * 1997-03-07 2005-04-20 Tdk株式会社 半導体装置及び有機elディスプレイ装置
KR100269520B1 (ko) * 1997-07-29 2000-10-16 구본준 박막트랜지스터, 액정표시장치와 그 제조방법
TW441112B (en) * 1999-03-16 2001-06-16 Sanyo Electric Co Method for making a thin film transistor
TW464915B (en) * 1999-07-19 2001-11-21 United Microelectronics Corp Structure of multilayer thin-film coating passivation layer and the manufacturing method thereof
GB9927287D0 (en) 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
GB0000292D0 (en) * 2000-01-07 2000-03-01 Koninkl Philips Electronics Nv Top gate thin-film transistor and method of producing the same
US6635588B1 (en) * 2000-06-12 2003-10-21 Ultratech Stepper, Inc. Method for laser thermal processing using thermally induced reflectivity switch
GB0014961D0 (en) * 2000-06-20 2000-08-09 Koninkl Philips Electronics Nv Light-emitting matrix array display devices with light sensing elements
FR2840731B3 (fr) * 2002-06-11 2004-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees
US8507361B2 (en) 2000-11-27 2013-08-13 Soitec Fabrication of substrates with a useful layer of monocrystalline semiconductor material
TW461118B (en) * 2000-12-15 2001-10-21 Ind Tech Res Inst Thin film transistor with increased device reliability and production process thereof
JP2004354553A (ja) * 2003-05-28 2004-12-16 Hitachi Displays Ltd 液晶表示装置
KR100539623B1 (ko) * 2003-06-25 2005-12-28 엘지.필립스 엘시디 주식회사 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법
GB0409439D0 (en) * 2004-04-28 2004-06-02 Koninkl Philips Electronics Nv Thin film transistor
US20060213757A1 (en) * 2005-03-23 2006-09-28 The Regents Of The University Of California Porous membrane materials as structured packing for distillation
KR101141534B1 (ko) * 2005-06-29 2012-05-04 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20080077775A (ko) * 2007-02-21 2008-08-26 삼성전자주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
KR102089200B1 (ko) * 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP6333377B2 (ja) * 2014-07-16 2018-05-30 株式会社Joled トランジスタ、表示装置および電子機器
JP6428146B2 (ja) * 2014-10-22 2018-11-28 日本電気株式会社 光導波路デバイス及びその製造方法
CN104571700B (zh) * 2014-12-30 2017-10-13 深圳市华星光电技术有限公司 触控面板
CN104966740B (zh) * 2015-07-21 2018-02-02 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
US10153302B2 (en) * 2015-08-18 2018-12-11 Chunghwa Picture Tubes, Ltd. Pixel structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5638815A (en) * 1979-09-07 1981-04-14 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4415383A (en) * 1982-05-10 1983-11-15 Northern Telecom Limited Method of fabricating semiconductor devices using laser annealing
JP3164163B2 (ja) * 1992-01-23 2001-05-08 東洋紡績株式会社 高弾性率・低収縮率ポリエステル繊維
KR960002086B1 (ko) * 1993-04-16 1996-02-10 엘지전자주식회사 박막 트랜지스터의 제조방법
US5614729A (en) * 1994-07-08 1997-03-25 Hosiden Corporation Top gate thin-film transistor

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