KR960011709A - 반도체 기억장치 - Google Patents

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Abstract

싱크로너스 DRAM에서, 분주회로와 각각 2개의 어드레스 비교회로와 1개의 출력회로를 가는 복수의 판정회로로 용장판정회로를 구성한다. 분주회로는 버스트 길이에 따른 활성화기간을 가진 내부 CAS신호의 활성시에 외부클럭신호와 같은 주기이면서 동상의 내부연속클럭신호를 분주하여 그 2배의 주기를 갖는 상보클럭신호를 발생한다. 버스트 길이에 따라서 순차 갱신되면 내부컬럼어드레스가 공급된 1조의 어드레스 비교회로는 미리 프로그램된 동일의 불량컬럼어드레스와 내부컬럼어드레스를 부주회로에서 상보클럭신호에 따라 교호로 비교하여 판정신호를 출력한다. 출력회로는 양 판정신호중 어느 한쪽이 얻어진 경우에 용장판정신호를 출력한다. 이와 같이, 외부클럭신호의 주파수가 높은 경우의 정확한 컬럼용장판정을 실현한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 과난 싱크로너스 DRAM의 전체구성을 표시하는 블럭도,
제2도는 제1도중 2개의 메모리뱅크 각각의 내부구성을 표시하는 블럭도.

Claims (18)

  1. 용장판정신호에 따라서 메모리뱅크의 국소적인 결함을 구제하면서 외부클럭신호로 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 있어서, 상기 메모리뱅크의 결함에 관한 동일의 불량어드레스가 각각 프로그램되고, 순차갱신되는 동일의 어드레스가 상기 외부클럭신호로 동기하여 각각 지정되고, n을 2이상의 정수로 할 때, 상기 외부클럭신호의 n배 주기와 서로 다른 위상을 갖는 제1~n클럭신호에 따라서 상기 프로그램된 불량어드레스와 상기 지정된 어드레스와의 비교를 순차실행하기 위한 n개의 어드레스 비교회로와, 상기 n개의 어드레스 비교회로중의 어느 것인가로 어드레스의 일치가 얻어진 경우에 상기 메모리뱅크로의 용장판정신호를 출력하기 위한 출력회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 용장판정신호에 따라서 메모리뱅크의 국소적인 결함을 구제하면서 외부클럭신호로 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 있어서, 각각 상기 외부클럭신호의 2배의 주기와 서로 상보인 위상을 갖는 제1 및 제2클럭신호를 생성하기 위한 분주회로와, 상기 메모리뱅크의 결함에 관한 불량어드레스가 프로그램되고, 상기 메모리뱅크를 액세스하기 위해 순차 갱신되는 어드레스가 상기 외부클럭신호로 동기하여 지정되고, 상기 분주회로에서의 제1클럭신호가 인가되고, 이 지정된 제1클럭신호에 의해 활성화되는 사이에 상기 프로그램된 불량어드레스와 상기 지정된 어드레스를 비교하고, 이 양 어드레스가 일치한 경우에 제1판정신호를 출력하기 위한 제1어드레스 비교회로와, 상기 제1어드레스 비교회로와 동일의 불량어드레스가 프로그램되고, 상기 제1어드레스 비교회로와 동일의 순차 갱신되는 어드레스가 상기 외부클럭신호에 동기하여 지정되고, 상기 분주회로에서 제2클럭신호가 인가되고, 이 인가된 제2클럭신호에 의해 활성화되는 사이에 상기 프로그램된 불량어드레스와 상기 지정된 어드레스를 비교하고, 이 양 어드레스가 일치한 겨웅에 제2판정신호를 출력하기 위한 제2어드레스 비교회로와, 상기 제1 및 제2판정신호중의 어느 한쪽이 얻어진 경우에 상기 용장판정신호를 출력하기 위한 출력회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 외부클럭신호의 주파수가 낮은 경우에 상기 제1 및 제2어드레스 비교회로에 서로 다른 불량어드레스를 프로그램할 수 있도록, 상기 분주회로는 인가된 용장판정모드설정신호에 따라서, 상기 외부클럭신호와 같은 주기의 제1 및 제2클럭신호를 상기 제1 및 제2어드레스 비교회로에 공급하도록 동작을 전환하고, 상기 출력회로는 상기 용장판정모드설정신호에 따라서, 상기 제1 및 제2어드레스 비교회로에서 제1 및 제2판정신호를 그대로 상기 용장판정신호로서 출력하도록 동작을 전환하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 제1어드레스 비교회로는, 상기 제1클럭신호에 의해 활성화되어 도통하도록 전원노드와 판정노드 사이에 개재한 챠치용의 트랜지스트와, 상기 프로그램해야할 불량어드레스에 따라서 절단되는 복수의 퓨즈소자와 상기 순차 갱신되는 어드레스에 따라서 도통하는 복수의 트랜지스터의 직렬회로를 가지고, 이 직렬회로는 집지노드와 상기 판정노드 사이에 개재하도록 구성된 어드레스 비교부를 구비한 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 제2어드레스 비교회로는, 상기 제2클럭신호에 의해 활성화되어 도통하도록 전원노드와 판정노드 사이에 개재한 챠치용의 트랜지스트와, 상기 프로그램해야할 불량어드레스에 따라서 절단되는 복수의 퓨즈소자와 상기 순차 갱신되는 어드레스에 따라서 도통하는 복수의 트랜지스터의 직렬회로를 가지고, 이 직렬회로는 집지노드와 상기 판정노드 사이에 개재하도록 구성된 어드레스 비교부를 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서, 데이터버스트 길이에 따라서 순차 갱신되는 내부컬럼어드레스를 상기 제1 및 제2어드레스 비교회로에 공급하기 위한 컬럼어드레스카운터를 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 용장판정신호에 따라서 복수의 메모리뱅크의 국소적인 결함을 구제하면서 외부클럭신호에 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 있어서, n을 2이상의 정수로 할 때 서로 다른 어드레스가 각각 할당된 제1~n메모리뱅크와, 상기 제1~n메모리뱅크중 대응하는 메모리뱅크의 결함이 관한 불량어드레스가 각각 프로그램되고, 순차 갱신되는 동일의 어드레스가 상기 외부클럭신호에 동기하여 각각 지정되며, 상기 제1~n메모리뱅크중 대응하는 메모리뱅크로 용장판정신호를 공급하도록 상기 외부클럭신호의 n배의 주기와 서로 다른 위상을 갖는 제1~n클럭신호에 따라서 상기 프로그램된 불량어드레스와 상기 지정된 어드레스의 비교를 순차 실행하기 위한 n개의 어드레스 비교회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  8. 용장판정신호에 따라서 복수의 메모리뱅크의 국소적인 결함을 구제하면서 외부클럭신호에 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 있어서, 기수어드레스가 할당된 제1메모리뱅크와, 우수어드레스가 할당된 제2메모리뱅크와, 각각 상기 외부클럭신호의 2배의 주기와 서로 상보인 위상을 갖는 제1 및 제2클럭신호를 생성하기 위한 분주회로와, 상기 제1메모리뱅크의 결함이 관한 기수의 불량어드레스가 프로그램되고, 상기 제1 및 제2메모리뱅크를 액세스하기 위해 순차 갱신되는 어드레스가 상기 외부클럭신호에 동기하여 지정되고, 상기 분조회로에서 제1클럭신호가 인가되고, 이 인가된 제1클럭신호에 의해 활성화되는 사이에 상기 프로그램된 기수의 불량어드레스와 상기 지정된 어드레스를 비교하고, 이 양 어드레스가 일치한 경우에 제1판정신호를 상기 제1메모리뱅크로의 용장판정신호로서 출력하기 위한 제1어드레스 비교회로와, 상기 제2메모리뱅크의 결함에 관한 우수의 불량어드레스가 프로그램되고, 상기 제1어드레스 비교회로와 동일의 순차 갱신되는 어드레스가 상기 외부클럭신호에 동기하여 지정되고, 상기 분주회로에서 제2클럭신호가 인가되고, 이 인가된 제2클럭신호에 의해 활성화되는 사이에 상기 프로그램된 우수의 불량어드레스와 상기 지정된 어드레스를 비교하고, 이 양 어드레스가 일치한 경우에 제2판정신호를 상기 제2메모리뱅크로의 용장판정신호로서 출력하기 위한 제2어드레스 비교회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제1어드레스 비교회로는, 상기 제1클럭신호에 의해 활성화되어 도통하도록 전원노드와 판정노드 사이에 재재한 챠지용의 트랜지스터와, 상기 프로그램해야할 기수의 불량어드레스에 따라서 절단되는 복수의 퓨즈소자와 상기 순차 갱신되는 어드레스에 따라서 도통하는 복수의 트랜지스터의 직렬회로를 가지고, 이 직렬회로는 접지노드와 상기 판정노드 사이에 개재하도록 구성된 어드레스 비교부를 구비한 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 제2어드레스 비교회로는, 상기 제2클럭신호에 의해 활성화되어 도통하도록 전원노드와 판정노드 사이에 재재한 챠지용의 트랜지스터와, 상기 프로그램해야할 우수의 불량어드레스에 따라서 절단되는 복수의 퓨즈소자와 상기 순차 갱신되는 어드레스에 따라서 도통하는 복수의 트랜지스터의 직렬회로를 가지고, 이 직렬회로는 접지노드와 상기 판정노드 사이에 개재하도록 구성된 어드레스 비교부를 구비한 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 데이터버스트 길이에 따라서 순차 갱신되는 내부컬럼어드레스를 상기 제1 및 제2어드레스 비교회로에 공급하기 위한 컬럼어드레스카운터를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  12. 외부클럭신호에 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 있어서, 상기 외부클럭신호에서 데이터버스트 길이와 같은 수의 펄스를 갖는 내부클럭신호를 생성하기 위한 회로수단과, 상기 생성된 내부클럭신호가 분배되는 복수의 회로블럭을 구비한 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 복수의 회로블럭은 메모리뱅크의 블럭을 포함하는 것을 특징으로 하는 반도체 기억장치.
  14. 제2항에 있어서, 상기 복수의 회로블럭은 입력버퍼의 블럭과 출력버퍼의 블럭을 포함하는 것을 특징으로 하는 반도체 기억장치.
  15. 데이터버스트 길이와 같은 수의 펄스를 갖는 내부클럭신호를 복수의 회로블럭으로 분배함으로써 외부클럭신호에 동기하여 데이터를 연속적으로 입출력하는 반도체 기억장치에 잇어서, 상기 외부클럭신호에 동기하여 인가된 내부클럭동기신호에 따라서 상기 내부클럭신호의 출력을 개시하고, 인가된 내부클럭정지신호에 따라서 상기 내부클럭신호의 출력을 정지하기 위한 클럭제어회로와, 인가된 외부신호에 따라서 상기 내부클럭 기동신호를 생성하기 위한 내부클럭 기동회로와, 메모리뱅크를 액세스하기 위한 초기어드레스를 일단 유지하고, 이 유지한 초기어드레스를 상기 내부클럭신호에 따라서 최종어드레스까지 순차 갱신하기 위한 카운터와, 상기 카운터의 최종어드레스에 다른 어드레스를 유지하기 위한 레지스터와, 상기 카운터의 유지어드레스와 상기 레지스터의 유지어드레스를 비교하고, 이양 어드레스가 특정의 자리에서 특정의 관계로 된 경우에 판정신호를 출력하기 위한 비교회로와, 상기 비교회로에서 판정신호에 따라서 상기 내부클럭정지신호를 생성하기 위한 내부클럭정지회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 내부클럭제어회로는, 출력이 상기 내부클럭 기동신호에 의해 세트되고 상기 내부클럭정지신호에 의해 리셋트되는 RS 플립플롭과, 상기 RS 플립플롭의 출력이 세트되는 사이에 상기 외부클럭신호를 상기 내부클럭신호로서 출력하기 위한 게이트 회로를 구비한 것을 특징으로 하는 반도체 기억장치.
  17. 제15항에 있어서, 상기 카운터는 데이터버스트 길이에 따라서 1씩 순차 증가되는 내부컬럼어드레스를 생성하기 위한 컬럼어드레스카운터인 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 카운터에 초기어드레스를 설정하고, 상기 카운터의 최종어드레스에 따른 어드레스를 상기 레지스터에 설정하기 위한 어드레스설정회로를 더 구비하고, 상기 비교회로는 상기 카운터의 유지어드레스와 상기 레지스터의 유지어드레스가 데이터버스트 길이로 결정되는 복수 자리에서 모두 일치한 경우에 상기 판정신호를 출력하기 위한 회로를 구비한 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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