KR950025923A - 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법 - Google Patents

도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 불순물이 도우핑된 디스포저불층을 이용하여 얕은 접합의 n형 또는 p형 모스 트랜지스터를 제조하는 방법에 관한 것으로서, 제1도전형을 갖는 실리콘기판상에 게이트 절연막을 형성하는 스텝과, 게이트 절연막상에 게이트를 형성하는 스텝과, 기판 전면에 걸쳐 제1도전형과 제2도전형의 불순물을 포함하며 제2도전형의 불순물이 상대적으로 도우핑된 디스포저블층을 CVD법으로 증착시키는 스텝과, 열처리 공정으로 BPSG막에 도우핑된 불순물을 기판으로 확산시켜 제2도전형의 불순물영역을 형성하는 스텝을 포함한다.
n형 모스 트랜지스터의 제조시에는 보론이온보다 인이온이 상대적으로 높게 도우핑된 BP+SG막을 디스포저블층으로 사용하고 p형 모스 트랜지스터의 제조시에는 보론이온이 인이온보다 상대적으로 높게 도우핑된 B+PSG막을 디스포저블층으로 사용한다.

Description

도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (A) - (C)는 본 발명의 BPSG막을 이용한 모스 트랜지스터의 제공 공정도,
제3도는 브론이온이 인이온에 비해 상대적으로 높게 도우핑된 B+PSG막의 사용시 소오스/드레인영역의 농도분포도,
제4도는 인이온이 보론이온에 비해 상대적으로 높게 도우핑된 BP+SG막의 사용시 소오스/드레인영역의 농도 분포도,
제5도 (A)와 (B)는 제4도의 조건으로 도우핑된 BP+SG막의 사용시 열처리시간에 따른 소오스/드레인영역의 농도분포도,
제6도는 BSG막. PSG막, B+SG막 및 BP+SG막을 800∼1100℃의 온도범위에서 열처리후 각각의 면저항(sheet resistance)에 대한 실험치 나타낸 그래프.

Claims (11)

  1. 제1도전형의 실리콘기판(21)상에 게이트 절연막(22)을 형성하는 스텝과, 게이트 절연막(22)상에 게이트(23)를 형성하는 스텝과, 제1도전형과 제2도전형의 불순물을 포함하고, 제2도전형의 불순물이 상대적으로 높게 도우핑된 디스포저블층(24)을 기판 전면에 걸쳐 형성하는 스텝과, 열처리 공정으로 디스포저블층(24)의 불순물을 기판(21)으로 확산시켜 제2도전형의 불순물영역(25)을 형성하는 스텝을 포함하는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  2. 제1항에 있어서, 게이트 절연막(22)은 게이트전극(23)하부의 기판(21)상에만 형성되는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  3. 제1항에 있어서, 디스포저블층(24)을 CVD방법으로 증착하는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  4. 제3항에 있어서, 디스포저블층(24)을 BPSG막을 사용하는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  5. 제4항에 있어서,n형 모스 트랜지스터의 경우 보론보다 인의 양이 상대적으로 높게 도우핑된BP+SG 막을 사용하는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  6. 제5항에 있어서, BP+SG막은 B가 1×1021ions/㎠, Prk 5×1021ions/㎝ 의 양으로 도우핑된 것을 특징으로 하는 도우핑된 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  7. 제4항에 있어서, P형 모스 트랜지스터의 경우 인보다 보론의 양이 상대적으로 높게 도우핑된 B+PSG막을 사용하는것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  8. 제7항에 있어서, B+SG막은 B가 5×1021ions/㎠, P가 1×1021ions/㎝ 의 양으로 도우핑된 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  9. 제1항에 있어서, 금속 열처리공정 또는 로를 이용하여 열처리공정을 수행하는 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  10. 제9항에 있어서, 열처리시의 온도는 900℃이하인 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
  11. 제1항에 있어서, 불순물영역(25)의 접합깊이가 0.1㎛이하인 것을 특징으로 하는 도우핑된 디스포저블층을 이용한 모스 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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DE4409875A DE4409875C2 (de) 1994-02-04 1994-03-22 Verfahren zur Herstellung eines MOS Transistors unter Verwendung einer doppelt dotierten Schicht
JP6219610A JPH07231093A (ja) 1994-02-04 1994-08-23 ドーピングされたディスポーザブル層を用いたmosトランジスタの製造方法
US08/445,580 US5591667A (en) 1994-02-04 1995-05-22 Method for fabricating MOS transistor utilizing doped disposable layer
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100234700B1 (ko) * 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US6054356A (en) * 1996-12-10 2000-04-25 Advanced Micro Devices, Inc. Transistor and process of making a transistor having an improved LDD masking material
US5937302A (en) * 1997-01-08 1999-08-10 Advanced Micro Devices, Inc. Method of forming lightly doped drain region and heavily doping a gate using a single implant step
US5908307A (en) * 1997-01-31 1999-06-01 Ultratech Stepper, Inc. Fabrication method for reduced-dimension FET devices
US5747378A (en) * 1997-05-27 1998-05-05 Mosel Vitelic Inc. Method of damage free doping for forming a dram memory cell
US5926715A (en) * 1997-06-04 1999-07-20 Mosel Vitelic Inc. Method of forming lightly-doped drain by automatic PSG doping
US6117719A (en) * 1997-12-18 2000-09-12 Advanced Micro Devices, Inc. Oxide spacers as solid sources for gallium dopant introduction
FR2781928B1 (fr) * 1998-07-28 2000-12-08 Opsis Dispositif comprenant une puce semi-conductrice a substrat originel isolant et transparent
US6274467B1 (en) 1999-06-04 2001-08-14 International Business Machines Corporation Dual work function gate conductors with self-aligned insulating cap
DE10058031B4 (de) * 2000-11-23 2007-11-22 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Bildung leicht dotierter Halogebiete und Erweiterungsgebiete in einem Halbleiterbauelement
KR100397370B1 (ko) * 2001-10-29 2003-09-13 한국전자통신연구원 얕은 접합을 갖는 집적회로의 제조 방법
DE10255849B4 (de) * 2002-11-29 2006-06-14 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
AU2003295406A1 (en) * 2002-11-29 2004-06-23 Advanced Micro Devices, Inc. Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
CN116314287B (zh) * 2022-11-25 2024-06-18 北京大学 自对准二维半导体轻掺杂漏制备方法及二维半导体晶体管

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3646665A (en) * 1970-05-22 1972-03-07 Gen Electric Complementary mis-fet devices and method of fabrication
US4151008A (en) * 1974-11-15 1979-04-24 Spire Corporation Method involving pulsed light processing of semiconductor devices
JPS5236468A (en) * 1975-09-18 1977-03-19 Fujitsu Ltd Shallow diffusion method
US4433008A (en) * 1982-05-11 1984-02-21 Rca Corporation Doped-oxide diffusion of phosphorus using borophosphosilicate glass
JPS61114523A (ja) * 1984-11-09 1986-06-02 Nec Corp 半導体装置の製造方法
JPS62132364A (ja) * 1985-12-04 1987-06-15 Sony Corp 半導体装置の製造方法
JP2538722B2 (ja) * 1991-06-20 1996-10-02 株式会社半導体プロセス研究所 半導体装置の製造方法
US5395787A (en) * 1993-12-01 1995-03-07 At&T Corp. Method of manufacturing shallow junction field effect transistor

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