KR980006469A - 모스트랜지스터 및 그 제조방법 - Google Patents

모스트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR980006469A
KR980006469A KR1019960023654A KR19960023654A KR980006469A KR 980006469 A KR980006469 A KR 980006469A KR 1019960023654 A KR1019960023654 A KR 1019960023654A KR 19960023654 A KR19960023654 A KR 19960023654A KR 980006469 A KR980006469 A KR 980006469A
Authority
KR
South Korea
Prior art keywords
conductive
insulating film
side wall
substrate
sidewall
Prior art date
Application number
KR1019960023654A
Other languages
English (en)
Other versions
KR100204014B1 (ko
Inventor
황준
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019960023654A priority Critical patent/KR100204014B1/ko
Publication of KR980006469A publication Critical patent/KR980006469A/ko
Application granted granted Critical
Publication of KR100204014B1 publication Critical patent/KR100204014B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 PMOS트랜지스터에서의 숏채널효과를 방지하기 위한 것으로, 제1도전형 기판상에 게이트절연막을 개재하여 형성된 게이트전극과, 상기 게이트전극 양측면에 절연막측벽을 개재하여 형성된 제2도전형 불순물이 함유된 물질로 이루어진 측벽, 상기 제2도전형 불순물이 함유된 물질로 이루어진 측벽 하부의 기판부위에 형성된 저농도의 제2도전형 영역, 및 상기 측벽 양단의 기판영역에 상기 저농도 제2도전형 영역에 인접하여 형성된 고농도의 제2도전형 소오스 및 드레인영역을 포함하여 이루어지는 모스트랜지스터를 제공한다.

Description

모스트랜지스터 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 PMOS트랜지스터 단면구조도이다.
제4도는 본 발명에 의한 PMOS트랜지스터의 제조방법을 도시한 공정 순서도이다.

Claims (30)

  1. 제1도전형 기판상에 게이트절연막을 개재하여 형성된 게이트전극과, 상기 게이트전극 양측면에 절연막측벽을 개재하여 형성된 제2도전형 불순물이 함유된 물질로 이루어진 측벽, 상기 제2도전형 불순물이 함유된 물질로 이루어진 측벽 하부의 기판부위에 형성된 저농도의 제2도전형 영역, 및 상기 측벽 양단이 기판영역에 상기 저농도 제2도전형 영역에 인접하여 형성된 고농도의 제2도전형 소오스 및 드레인영역을 포함하는 것을 특징으로 하는 모스트랜지스터.
  2. 제1항에 있어서, 상기 제1도전형은 n형이고, 제2도전형은 p형임을 특징으로 하는 모스트랜지스터.
  3. 제1항에 있어서, 상기 제2도전형 불순물을 함유한 물질은 BSG임을 특징으로 하는 모스트랜지터.
  4. 제1항에 있어서, 상기 제2도전형 불순물을 함유한 물질로 된 측벽으로부터 제2도전형 불순물이 확산되어 상기 저농도 제2도전형 영역이 형성됨을 특징으로 하는 모스트랜지스터.
  5. 제1항에 있어서, 상기 절연막측벽은 산화막 또는 질화막으로 이루어짐을 특징으로 하는 모스트랜지스터.
  6. 제1항에 있어서, 상기 소오스 및 드레인영역은 그 상부에 형성된 실리사이드층을 포함하여 이루어지는 것을 특징으로 하는 모스트랜지스터.
  7. 제6항에 있어서, 상기 실리사이드층은 TiSi2로 이루어진 것임을 특징으로 하는 모스트랜지스터.
  8. 제1항에 있어서, 상기 게이트전극 상부에 형성된 게이트 상부절연막이 더 포함되는 것을 특징으로 하는 모스트랜지스터.
  9. 제1도전형 기판상에 게이트산화막과 게이트전극 및 게이트 상부절연막을 차례로 형성하는 단계와, 상기 게이트전극 양측면에 절연막측벽을 형성하는 단게, 상기 절연막측벽의 양측면에 제2도전형의 불순물을 함유한 물질로 측벽을 형성하는 단계, 제2도전형의 불순물로 고농도로 이온주입하는 단계, 및 열처리를 행하는 단계를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  10. 제9항에 있어서, 상기 게이트 상부절연막은 질화막으로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  11. 제9항에 있어서, 상기 게이트 상부절연막은 200-500Å 두께로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  12. 제9항에 있어서, 상기 절연막측벽은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  13. 제9항에 있어서, 상기 절연막측벽은 200-1000Å 정도의 두께로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  14. 제9항에 있어서, 상기 제2도전형 불순물이 함유된 물질로 BSG를 사용하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  15. 제9항에 있어서, 상기 열처리는 RTP를 이용하여 행하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  16. 제9항에 있어서, 상기 열처리에 의해 상기 제2도전형 불순물을 함유한 측벽으로부터 제2도전형 불순물이 그 하부의 기판부위로 확산되어 저농도의 제2도전형 영역이 형성되는 것을 특징으로 하는 모스트랜지스터 제조방법.
  17. 제9항에 있어서, 상기 열처리에 의해 상기 고농도로 주입된 제2도전형 불순물이 활성화되어 상기 제2도전형 불순물이 함유된 측벽 양단의 기판영역에 고농도의 제2도전형 소오스 및 드레인영역이 형성되는 것을 특징으로 하는 모스트랜지스터 제조방법.
  18. 제1도전형 실리콘기판상에 게이트산화막과 게이트전극 및 게이트 상부절연막을 차례로 형성하는 단계와, 상기 게이트전극 양측면에 절연막측벽을 형성하는 단계, 상기 절연막측벽의 양측면에 제2도전형의 불순물을 함유한 물질로 측벽을 형성하는 단계, 기판 전면에 고융점금속을 증착하는 단계, 제2도전형의 불순물을 고농도로 이온주입하는 단계, 열처리를 행하는 단계, 및 상기 고융점금속과 실리콘기판을 반응시켜 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  19. 제18항에 있어서, 상기 게이트 상부절연막은 질화막으로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  20. 제18항에 있어서, 상기 게이트 상부절연막은 200-500Å 두께로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  21. 제18항에 있어서, 상기 절연막측벽은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  22. 제18항에 있어서, 상기 절연막측벽은 200-1000Å 정도의 두께로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  23. 제18항에 있어서, 상기 제2도전형 불순물이 함유된 물질로 BSG를 사용하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  24. 제18항에 있어서, 상기 열처리는 RTP를 이용하여 행하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  25. 제18항에 있어서, 상기 열처리에 의해 상기 제2도전형 불순물을 함유한 측벽으로부터 제2도전형 불순물이 그 하부의 기판부위로 확산되어 저농도의 제2도전형 영역이 형성되는 것을 특징으로 하는 모스트랜지스터 제조방법.
  26. 제18항에 있어서, 상기 열처리에 의해 상기 고농도로 주입된 제2도전형 불순물이 활성화되어 상기 제2도전형 불순물이 함유된 측벽 양단의 기판영역에 고농도의 제2도전형 소오스 및 드레인영역이 형성되는 것을 특징으로 하는 모스트랜지스터 제조방법.
  27. 제18항에 있어서, 상기 고융점금속으로 Ti를 이용하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  28. 제18항에 있어서, 상기 고융점금속은 100-300Å 두께로 형성하는 것을 특징으로 하는 모스트랜지스터 제조방법.
  29. 제18항에 있어서, 상기 실리사이드는 TiSi2임을 특징으로 하는 모스트랜지스터 제조방법.
  30. 제18항에 있어서, 상기 실리사이드를 형성한 후, 남아있는 고용점금속을 제거하는 단계가 더 포함되는 것을 특징으로 하는 모스트랜지스터 제조방법.
KR1019960023654A 1996-06-25 1996-06-25 모스트랜지스터 및 그 제조방법 KR100204014B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960023654A KR100204014B1 (ko) 1996-06-25 1996-06-25 모스트랜지스터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960023654A KR100204014B1 (ko) 1996-06-25 1996-06-25 모스트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR980006469A true KR980006469A (ko) 1998-03-30
KR100204014B1 KR100204014B1 (ko) 1999-07-01

Family

ID=19463367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960023654A KR100204014B1 (ko) 1996-06-25 1996-06-25 모스트랜지스터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100204014B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112862B2 (en) 2003-10-21 2006-09-26 Samsung Electronics Co., Ltd. Light emitting and/or detecting device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112862B2 (en) 2003-10-21 2006-09-26 Samsung Electronics Co., Ltd. Light emitting and/or detecting device and method of manufacturing the same

Also Published As

Publication number Publication date
KR100204014B1 (ko) 1999-07-01

Similar Documents

Publication Publication Date Title
KR930010124B1 (ko) 반도체 트랜지스터의 제조방법 및 그 구조
US5710450A (en) Transistor with ultra shallow tip and method of fabrication
EP0675529A3 (en) Process for manufacturing vertical MOS transistors
KR960035908A (ko) 모스 전계효과 트랜지스터의 제조방법
KR970024304A (ko) 박막 트랜지스터 제조방법
KR970053884A (ko) Mos 트랜지스터를 독립적으로 형성할 수 있는 반도체 집적 회로 디바이스를 제조하기 위한 방법
KR950021503A (ko) 병합 디바이스를 지원하기 위한 바이씨모스(BiCMOS) 및 이의 형성방법
KR980006469A (ko) 모스트랜지스터 및 그 제조방법
US6215151B1 (en) Methods of forming integrated circuitry and integrated circuitry
JPH11345963A (ja) Mosfet半導体装置およびその製造方法
KR970003934A (ko) BiCMOS 반도체장치 및 그 제조방법
JPS6344769A (ja) 電界効果型トランジスタ及びその製造方法
JP2000223711A5 (ko)
JP2807718B2 (ja) 半導体装置およびその製造方法
KR100192364B1 (ko) 모스 트랜지스터 제조방법
KR20000046959A (ko) 반도체장치의 트랜지스터 제조방법
KR100188019B1 (ko) 쉘로우접합 웰을 가진 모스 트랜지스터 제조방법
KR100216320B1 (ko) 모스 트랜지스터 제조방법
JPH11224945A (ja) 半導体装置
KR970054418A (ko) 모스 전계효과 트랜지스터의 제조방법
KR920007185A (ko) Dmos트랜지스터의 제조방법
JPH0737994A (ja) 半導体装置の製造方法
KR890016684A (ko) 바이씨모오스 반도체 장치의 제조방법
KR960019611A (ko) 반도체소자 제조방법
KR940004805A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee