KR950021029A - 미세폭의 도전라인 및 게이트전극 형성방법 - Google Patents

Abstract

본 발명은 미세한 폭의 도전라인 또는 게이트 전극의 패턴을 형성하는 방법에 관한 것으로, 현재의 노광장비가 갖는 라인 폭형성 한계를 벗어나 그보다 미세하게 게이트전극 형성방법에 관한 것으로, 반도체 기판위에 게이트 산화막, 게이츠전극 형성층, 제1절연층과 제2절연층을 차례대로 형성하는 단계; 스텝퍼 노광한계에 준한 게이트 전극패턴 크기대로 사진식각하여 상기 제1 및 제2절연층을 에칭하는 단계; 측면이 노출된 제1 절연층을 습식에칭하여 그 폭을 미세하게 조절하여 제1절연층 패턴을 형성하는 단계; 제2절연층을 에칭하여 제거하고 제1절연층 패턴을 마스크로 하여 반도체층을 에칭하므로서 미세 길이를 갖는 게이트 전극패턴을 형성하는 단계로 구성되며, 도전라인은 반도체층 대신에 도전라인 형성용 물질을 사용하여 상기 공정을 적용한다.

Description

미세폭의 도전라인 및 게이트전극 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도(a) 내지(e)는 본 발명에 따른 게이트전극 형성공정을 나타낸 공정도이다.

Claims (6)

1. 반도체 기판위에 게이트산화막, 게이트전극 형성층, 제1 절연층과 제2절연층을 차례대로 형성하는 단계; 스텝퍼 노광한계에 준한게이트 전극 패턴 크기 대로 사진식각하여 상기 제1 및 제2 절연층을 에칭하는 단계; 측면이 노출된 제1 절연층을 습식에칭하여 그 폭을 미세하게 조절하여 제1 절연층 패턴을 형성하는 단계; 제2 절연층을 에칭하여 제거하고 제1 절연층 패턴을 마스크로 하여 게이트 형성 전극층을 에칭하므로서 미세 길이를 갖는 게이트 전극패턴을 형성하는 단계로 구성됨을 특징으로 하는 게이트전극 형성방법.
2. 제1항에 있어서, 제1 절연층은 산화층이며, 제2 절연층은 질화막인 것을 특징으로 하는 게이트전극 형성방법.
3. 제1항에 있어서, 상기 게이트전극 형성층은 폴리 실리콘층인 것을 특징으로 하는 게이트 전극 형성방법.
4. 기판층위에 도전라인 형성용 도전층, 제1절연층과 제2절연층을 차례대로 형성하는 단계; 스텝퍼 노광한계에 준한 라인패턴 크기대로 사진식각하여 상기 제1 및 제2 절연층을 에칭하는 단계; 측면이 노출된 제1 절연층을 습식에칭하여 그 폭을 미세하게 조절하여 제1 절연층 패턴을 형성하는 단계; 제2 절연층을 에칭하여 제거하고 제1 절연층 패턴을 마스크로 하여 도전층을 에칭하므로서 미세 폭을 갖는 도전라인을 형성하는 단계로 구성됨을 특징으로 하는 미세폭의 도전라인 형성방법.
5. 제4항에 있어서, 제1 절연층은 산화막이며, 제2 절연층은 질화막인 것을 특징으로 하는 미세폭의 도전라인 형성방법.
6. 제4항에 있어서, 상기 도전층은 폴리 실리콘층인 것을 특징으로 하는 미세폭의 도전라인 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.