KR950012676A - 반도체장치의 소자분리방법 - Google Patents

반도체장치의 소자분리방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자분리방법에 관한 것으로, 바이폴라소자의 소자분리산화막 형성공정시의 매몰층의 업현상을 줄이기 위해 반도체기판(1)의 소자분리영역을 선택적으로 식각하는 공정과, 상기 선택적으로 식각된 반도체기판상에 불순물이 고농도로 도핑된 폴리실리콘층(10)을 형성하는 공정, 질화막(7)에 의해 소자분리영역 이외의 영역상의 상기 폴리실리콘층(10)을 마스킹하는 공정, 산화공정을 실시하여 상기 폴리실리콘층 및 기판 부위를 산화하여 소자분리영역에 소자분리산화막(9)을 형성하는 공정을 이루어지는 반도체 장치의 소자분리 방법을 제공함으로써 불순물이 고농도로 도핑된 폴리실리콘의 산화에 낮은 온도, 감소된 산화시간에 의한 소자분리산화막 형성공정이 가능하게 되므로 이에 따른 바이폴라소자의 매몰층 업현상의 감소와 이로 인한 브레이크다운 특성의 향상 효과를 얻을 수 있게 된다.

Description

반도체장치의 소자분리방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 및 제4도는 본 발명의 반도체장치의 소자분리방법을 도시한 공정순서도.

Claims (6)

  1. 반도체기판(1)의 소자분리영역을 선택적으로 식각하는 공정과, 상기 선택적으로 식각된 반도체기판상에 불순물이 고농도로 도핑된 폴리실리콘층(10)을 형성하는 공정, 질화막(7)에 의해 분리영역 이외의 영역산의 상기 폴리실리콘층(10)을 마스킹하는 공정, 산화공정을 실시하여 상기 폴리실리콘층 및 기판부위를 산화하여 소자분리영역에 소자분리산화막(9)을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  2. 소정부분에 매몰층(2)이 형성된 반도체기판(1)상부 영역에 에피택셜층(3)을 형성하는 공정과, 상기에 피택셜층(3)상에 제1산화막(4)과 제1질화막(4)을 차례로 형성하는 공정, 상기 제1질화막(4)과 제1산화 막(3)을 소정패턴으로 패터닝하는 공정, 상기 제1질화막(4) 및 제1산화막(3)패턴을 마스크로 하여 반도체기판에 형성된 상기 에피택설층을 식각하는 공정, 상기 결과물 전면에 제2산화막(6), 폴리실리콘층(10),제2질화막(7) 및 CVD산화막(8)을 차례로 형성하는 공정, 상기 CVD산화막(8)을 상기 폴리실리콘층(10) 표면이 노출될 때 까지 에치백하는 공정, 상기 남아 있는 CVD산화막(8)을 제거하는 공정, 상기 폴리실리콘층(17)에 불순물을 높은 도우즈로 이온주입하는 공정, 산화공정을 실시하여 소정영역에 소자분리산화막 (9)을 형성하는 공정 및 상기 남아 있는 제2질화막(7), 폴리실리콘층(10), 제2질화막(5) 및 제1산화막 (4)을 제거하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체장티의 소자분리 방법.
  3. 제2항에 있어서, 상기 제1질화막(4) 제1산화막(3)패턴은 상기 매몰층(2)상부에 형성됨을 특징으로 하는 반도체장치의 소자분리방법.
  4. 제2항에 있어서, 상기 에피택셜층은 전체두께의 3/4정도의 두께를 식각하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  5. 제2항에 있어서, 상기 폴리실리콘층(10)은 상기 식각되고 남은 에피택셜층 두께와 폴리실리콘층의 두께를 더했을 때 전테 에피택셜층 두께의 약 1/2이 되는 두께로 형성하는 것을 특징으로 하는 반도체장치의 소자분리 방법.
  6. 제2항에 있어서, 반도체장치는 바이폴라소자임을 특징으로 하는 반도체장치의 소자분리방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR93020623A 1993-10-06 1993-10-06 Method of isolation of the elements on the semiconductor device KR970003892B1 (en)

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