KR950007036A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

Abstract

본 발명은 게이트 전극용 폴리실리콘막(4) 상부에 질화막(6)을 형성하고 상기 질화막(6) 상부의 소정부위에 감광막 마스크 패턴(5′)을 형성하는 단계와, 상기 질화막(6)을 건식식각함으로써 소정의 제1질화막 패턴(6′)을 형성하는 단계와, 폴리실리콘막(4)을 습식식각하여 잔류 폴리실리콘막(4″)을 형성하는 단계와, 상기 습식식각되고 남은 잔류 폴리실리콘막(4″)의 상부크기와 동일하게 상기 제1질화막 패턴(6′)을 식각하므로써 제2질화막 패턴(6″)을 형성하는 단계와, 잔류 폴리실리콘막(4″)을 건식식각하므로써 게이트 전극(4′)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 기존의 노광기를 사용하여 임계치수 이하의 게이트 전극을 형성하므로써, 반도체 제조시의 제품원가를 절감할 수 있으며, 또한 지금까지의 방법으로 형성 가능한 임계치수 보다 더 작은 임계치수를 갖는 게이트 전극을 형성하여 고집적 반도체 소자의 제조를 앞당기는 효과가 있다.

Description

반도체 소자의 게이트 전극 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도 내지 제2E도는 본 발명에 따른 게이트 전극 형성 공정도.

Claims (3)

1. 반도체 소자의 게이트 전극 형성 방법에 있어서, 게이트 전극용 폴리실리콘막(4) 상부에 질화막(6)을 형성하고, 상기 질화막(6) 상부의 소정부위에 감광막 마스크 패턴(5′)을 형성하는 단계와, 상기 감광막 마스크 패턴(5′)을 이용하여 상기 질화막(6)을 건식식각하므로써 이후의 폴리실리콘막 식각시 마스크로 사용되는 소정의 제1질화막 패턴(6′)을 형성하는 단계와, 상기 제1질화막 패턴(6′)을 마스크로 하여 상기 폴리실리콘막(4)을 습식식각하여 잔류 폴리실리콘막(4″)을 형성하는 단계와, 상기 습식식각되고 남은 잔류 폴리실리콘막(4″)의 상부 크기와 동일하게 상기 제1질화막 패턴(6′)을 식각하므로써 제2질화막 패턴(6″)을 형성하는 단계와, 상기 제2질화막패턴(6″)을 마스크로 하여 잔류 폴리실리콘막(4″)을 건식식각함으로써 게이트 전극(4′)을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
2. 제1항에 있어서, 상기 폴리실리콘막(4)을 습식식각하여 잔류 폴리실리콘막(4″)을 형성하는 단계는 HF와 HNO₃의 혼합용액을 사용하여 습식식각하므로써 이루어지는 것을 특징으로 하는 반도체소자의 게이트 전극 형성방법.
3. 제1항에 있어서, 상기 제1질화막 패턴(6′)을 식각하여 제2질화막 패턴(6″)을 형성하는 단계는 170∼180℃의 H₃PO₄를 사용하여 제1질화막 패턴(6′)을 습식식삭하므로써 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.