KR950002230A - 저전압 이피롬용 개선된 출력 버퍼 회로 - Google Patents

저전압 이피롬용 개선된 출력 버퍼 회로 Download PDF

Info

Publication number
KR950002230A
KR950002230A KR1019940012859A KR19940012859A KR950002230A KR 950002230 A KR950002230 A KR 950002230A KR 1019940012859 A KR1019940012859 A KR 1019940012859A KR 19940012859 A KR19940012859 A KR 19940012859A KR 950002230 A KR950002230 A KR 950002230A
Authority
KR
South Korea
Prior art keywords
transistor
pull
buffer circuit
output buffer
strong
Prior art date
Application number
KR1019940012859A
Other languages
English (en)
Other versions
KR100345878B1 (ko
Inventor
유 제임스
후오 쿠오 티아오
Original Assignee
레이먼드 프리쯔
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 레이먼드 프리쯔, 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 레이먼드 프리쯔
Publication of KR950002230A publication Critical patent/KR950002230A/ko
Application granted granted Critical
Publication of KR100345878B1 publication Critical patent/KR100345878B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements

Abstract

출력 버퍼 회로는 저전압 응용에서 작동되지만, 고전압에서 표준 프로그래머를 사용하여 프로그램되어질 수 있다. 출력 버퍼 회로는 프로그래머로부터 프로그램 검증 논리 신호를 검출하고, 신호가 검출될 때 출력 구동 트랜지스터를 천천히 작동시키도록 제공된다. 이렇게 함에 있어서, EPROM 장치의 프로그래밍의 고전압과 관련된 잡음 문제가 제거되어지고, 동시에 정상 동작동안 요구되는 동작 레벨에서 출력 버퍼 회로가 동작되도록 한다.

Description

저전압 이피롬용 개선된 출력 버퍼 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 출력 버퍼 제어 회로의 블럭도, 제 2도는 제 1도의 출력 버퍼 제어 회로의 일실시예에 대한 개략적인 회로도.

Claims (23)

  1. 잡음을 최소화 하면서 고속 동작을 허용하는 저전압 장치용 출력 버퍼 회로로서, 구동 전압을 출력에 제공하는 풀-업 트랜지스터와, 구동 전압을 출력에 제공하는 풀-다운 트랜지스터와, 출력 버퍼 회로가 고전압에서 동작되어짐의 표시를 제공하는 논리 신호를 검출하는 검출 수단과, 상기 검출 수단 및 풀-업 및 풀-다운 트랜지스터 사이에 접속되어, 출력 버퍼 회로가 논리 신호가 존재하지 않을 때는 고속에서, 논리 신호가 존재할 때에는 보다 저속에서 동작하도록, 신호가 검출될 때 제 1 및 제2 구동 트랜지스터의 턴온 속도를 감소시키기 위한 감소 수단으로 구성되는 것을 특징으로 하는 출력 버퍼회로.
  2. 제 1 항에 있어서, 상기 감소 수단은 논리 신호 및 풀-업 트랜지스터에 접속된 제 1 강 트랜지스터와, 상기 제 1 강 트랜지스터 및 상기 풀-업 트랜지스터에 접속된 제 1약 트랜지스터와, 논리 신호에 접속된 인버터와, 인버터 및 풀-다운 트랜지스터에 접속된 제 2 강 트랜지스터와, 제 2 강 트랜지스터 및 풀-다운트랜지스터에 접속된 제 2약 트랜지스터로 구성되는 것을 특징으로 하는 풀력 버퍼 회로.
  3. 제 2 항에 있어서, 풀-업 트랜지스터, 제 1약 트랜지스터 및 제 2 강 트랜지스터는 p-채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
  4. 제 3 항에 있어서, 풀-다운 트랜지스터, 제 1 강 트랜지스터 및 제 2 약 트랜지스터는 n-채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
  5. 제 4항에 있어서, 논리 신호가 액티브일때, 상기 논리 신호는 제1 및 제 2강 트랜지스터를 디스에이블 시키는 것을 특징으로 하는 출력 버퍼 회로.
  6. 제 1 항에 있어서, 상기 논리 신호는 프로그래밍 검증 신호인 것을 특징으로 하는 출력 버퍼 회로.
  7. 제 5 항에 있어서, 상기 제 1 약 트랜지스터는 다이오드처럼 접속되어진 것을 특징으로 하는 출력 버퍼 회로.
  8. 제 6 항에 있어서, 상기 제 2 약 트랜지스터는 다이오드처럼 접속되어진 것을 특징으로 하는 출력 버퍼 회로.
  9. 제 8항에 있어서, 상기 제 1 및 제 2 약 트랜지스터는 논리 신호가 존재할때, 풀-업 및 풀-다운 트랜지스터를 천천히 약하게 턴온시키는 것을 특징으로 하는 출력 버퍼 회로.
  10. 제 1 항에 있어서, 저전압은 2.7내지 3.6볼트의 범위내에 있는 것을 특징으로 하는 출력 버퍼 회로.
  11. 제 1 항에 있어서, 프로그래밍 검증 모드일 때 고전압은 6 볼트 혹은 그 이상인 것을 특징으로 하는 출력 버퍼 회로.
  12. 결합에 있어서는 풀-업 트랜지스터 및 풀-다운 트랜지스터를 포함하고, 입력 신호에 응답하는 출력 전압을 제공하고, 저전압 범위에서 효율적으로 동작하는 출력 버퍼 회로에 있어서, 출력 버퍼 회로가 고전압에서 동작되어짐의 표시를 제공하는 논리 신호를 검출하는 검출 수단과, 상기 검출 수단에 저속되어, 논리 신호의 검출에 응답하여 풀-업 트랜지스터 및 풀-다운 트랜지스터상의 충전율의 감소에 의해 출력 버퍼 회로의 속도를 감소시키는 감소 수단으로 구성된 것을 특징으로 하는 출력 버퍼 회로.
  13. 제 12항에 있어서, 상기 감소 수단은 상기 검출 수단 및 풀-업 트랜지스터에 접속되어진 제 1강 트랜지스터와, 제 1 강 트랜지스터 및 풀-업 트랜지스터에 접속되어진 제 1 약 트랜지스터와, 논리 신호에 접속된 인버터와, 인버터 및 풀-다운 프랜지스터에 접속되어진 제 2강 프랜지스터와, 제 2강 트랜지스터 및 풀-다운 트랜지스터에 접속되어진 제 2약 트랜지스터로 구성된 것을 특징으로 하는 출력 버퍼 회로.
  14. 제13항에 있어서, 풀-업 트랜지스터, 제 1 약 트랜지스터 및 제 2강 트랜지스터는 p-채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
  15. 제 14항에 있어서, 풀-다운 트랜지스터, 제 1강 트랜지스터 및 제 2 약 트랜지스터는 n-채널 소자인 것을 특징으로 하는 출력 버퍼 회로.
  16. 제15항에 있어서, 논리 신호가 검출되었을 때, 상기 논리 신호는 제1 및 제 2강 트랜지스터를 디스에이블시키는 것을 특징으로 하는 출력 버퍼 회로.
  17. 제12항에 있어서, 논리 신호는 프로그래밍 검증 신호인 것을 특징으로 하는 출력 버퍼 회로.
  18. 제16항에 있어서, 제 1 약 트랜지스터는 다이오드처럼 접속되어지는 것을 특징으로 하는 출력 버퍼 회로.
  19. 제17항에 있어서, 제 2약 트랜지스터는 다이오드처럼 접속되어지는 것을 특징으로 하는 출력 버퍼 회로.
  20. 제19항에 있어서, 제1 및 제 2약 트랜지스터는 논리 신호가 검출되었을 때 풀-업 및 풀-다운 트랜지스터를 천천히 약하게 턴온시키는 것을 특징으로 하는 출력버퍼 회로.
  21. 제12항에 있어서, 저전압 범위는 2.7 내지 3.6볼트인 것을 특징으로 하는 출력 버퍼 회로.
  22. 제 1항에 있어서, 프로그래밍 검증 모드에서 고전압은 6볼트 혹은 그 이상인 것을 특징으로 하는 출력 버퍼 회로.
  23. 저전압 EPROM 장치용 개선된 출력 버퍼 회로로서, 출력에 구동 전압을 제공하는 p-채널 풀-업 트랜지스터와, 출력에 구동 전압을 제공하는 n-채널 풀-다운 트랜지스터와, 프로그래밍 검증 논리 신호를 검출하는 검출 수단과, 상기 검출 수단에 접속된 강 n-채널 트랜지스터 및 강 n-채널 트랜지스터와 풀-다운 트랜지스터에 접속되고 다이오드처럼 접속되어진 p-채널 약 트랜지스터를 포함하고, 상기 검출 수단 및 풀-업 트랜지스터 상에 접속되어, 액티브된 논리 신호에 응답하여 풀-업 트랜지스터를 천천히 약하게 턴온시키는 제 1수단과, 상기 검출 수단에 접속된 제 2강 p-채널 트랜지스터 및 강 p-채널 트랜지스터와 풀-다운 트랜지스터에 접속되고 다이오드처럼 접속되어진 약 n-채널 트랜지스터를 포함하고, 상기 검출 수단 및 풀-다운 트랜지스터 사이에 접속되어, 액티브된 논리 신호에 응답하여 풀-다운 트랜지스터를 천천히 약하게 턴온시키는 제 2 수단으로 구성된 것을 특징으로 하는 출력 버퍼 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940012859A 1993-06-17 1994-06-08 저전압이피롬용개선된출력버퍼회로 KR100345878B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/078711 1993-06-17
US08/078.711 1993-06-17
US08/078,711 US5367206A (en) 1993-06-17 1993-06-17 Output buffer circuit for a low voltage EPROM

Publications (2)

Publication Number Publication Date
KR950002230A true KR950002230A (ko) 1995-01-04
KR100345878B1 KR100345878B1 (ko) 2002-11-13

Family

ID=22145771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940012859A KR100345878B1 (ko) 1993-06-17 1994-06-08 저전압이피롬용개선된출력버퍼회로

Country Status (5)

Country Link
US (1) US5367206A (ko)
EP (1) EP0630111B1 (ko)
JP (1) JPH0773687A (ko)
KR (1) KR100345878B1 (ko)
DE (1) DE69412714T2 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
US5986489A (en) * 1996-04-03 1999-11-16 Cypress Semiconductor Corp. Slew rate control circuit for an integrated circuit
US7982501B2 (en) 2005-05-16 2011-07-19 Altera Corporation Low-power routing multiplexers

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900007214B1 (ko) * 1987-08-31 1990-10-05 삼성전자 주식회사 고임피던스를 이용한 스태틱램의 데이타 출력버퍼
DE3855431T2 (de) * 1987-10-14 1996-11-21 Lsi Logic Corp Zwei moden treiberschaltung
JPH01305616A (ja) * 1988-06-02 1989-12-08 Toshiba Corp 半導体集積回路の出力回路
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
US4975599A (en) * 1989-07-26 1990-12-04 International Business Machines Corporation Method and resulting devices for compensating for process variables in a CMOS device driver circuit
US4972101A (en) * 1989-09-19 1990-11-20 Digital Equipment Corporation Noise reduction in CMOS driver using capacitor discharge to generate a control voltage
US5013940A (en) * 1989-11-03 1991-05-07 Cypress Semiconductor Corporation Multi stage slew control for an IC output circuit
JP2623918B2 (ja) * 1990-06-04 1997-06-25 日本電気株式会社 出力バッファ回路
JPH04130770A (ja) * 1990-09-21 1992-05-01 Mitsubishi Electric Corp 半導体集積回路
JP2567153B2 (ja) * 1991-01-14 1996-12-25 株式会社東芝 Ｃｍｏｓ出力バッファ回路
US5248906A (en) * 1992-06-12 1993-09-28 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current

Also Published As

Publication number Publication date
KR100345878B1 (ko) 2002-11-13
US5367206A (en) 1994-11-22
DE69412714T2 (de) 1999-02-11
EP0630111A3 (en) 1996-05-08
EP0630111A2 (en) 1994-12-21
DE69412714D1 (de) 1998-10-01
JPH0773687A (ja) 1995-03-17
EP0630111B1 (en) 1998-08-26

Similar Documents

Publication Publication Date Title
KR930018856A (ko) 제어된 출력레벨을 가지는 출력 버퍼
KR950702760A (ko) 자체 디세이블용 파워-업 검출 회로(selt-disabling power-up detection circutt)
KR950020698A (ko) 동작전압의 변동에 대응 가능한 반도체집적회로의 입력버퍼회로
KR970700395A (ko) 고전압 검출을 이용한 항복 방지용 회로(breakdown protection circuit using high voltage detection)
US6242949B1 (en) Digital voltage translator and its method of operation
KR100272164B1 (ko) 모드레지스터셋회로를갖는반도체장치
KR890010906A (ko) 스태틱 ram의 출력회로
KR940004405A (ko) 프로그램가능한 출력 왜율 제어 회로
KR930015274A (ko) 전원투입 검출회로
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
JPH04167298A (ja) センス増幅器および出力遷移を速くする方法
KR970063273A (ko) 반도체 메모리의 번인 감지 회로
KR950002230A (ko) 저전압 이피롬용 개선된 출력 버퍼 회로
KR960012716A (ko) 저잡음 출력 버퍼
KR960006283A (ko) 데이타 출력버터
KR0164802B1 (ko) 범 인 테스트 모드 구동회로
KR100455736B1 (ko) 프리세트기능을 갖는 출력버퍼회로_
US7358628B2 (en) Configurable circuit and method for detecting the state of a switch
KR100278268B1 (ko) 반도체메모리소자의출력전압천이검출장치
KR980005027A (ko) 플래쉬 메모리 장치
KR970019061A (ko) 데이타 출력버퍼
KR20010063500A (ko) 파워 업 회로
KR970013802A (ko) 출력 버퍼 회로
KR970053809A (ko) 광역 전압동작 특성을 가지는 반도체 장치
KR950020750A (ko) 반도체 소자의 리던던시 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120628

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131226

Year of fee payment: 12

EXPY Expiration of term