JPH0773687A - 出力バッファ回路 - Google Patents

出力バッファ回路

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JPH0773687A
JPH0773687A JP13431094A JP13431094A JPH0773687A JP H0773687 A JPH0773687 A JP H0773687A JP 13431094 A JP13431094 A JP 13431094A JP 13431094 A JP13431094 A JP 13431094A JP H0773687 A JPH0773687 A JP H0773687A
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JP
Japan
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transistor
output buffer
buffer circuit
pull
logic signal
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JP13431094A
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English (en)
Inventor
James Yu
ジェームズ・ユウ
Tiao-Huo Kuo
ティアオ・フオ・クオ
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
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Abstract

(57)【要約】 【目的】 低い電圧を印加されて動作するが、高電圧に
おいて標準的なプログラマを用いてプログラムされ得る
出力バッファ回路を提供する。 【構成】 上記の出力バッファ回路１０は、プログラマ
からのプログラムベリファイ論理信号を検出し、その信
号が検出されると出力ドライバトランジスタを低速化す
ることができる。そうすることで、ＥＰＲＯＭ装置のプ
ログラミングにおけるより高い電圧に伴うノイズの問題
が排除されると同時に出力バッファ回路１０は通常動作
の間は要求される性能レベルで動作できる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は低電力ＥＰＲＯＭ装置におい
て用いられる出力バッファ回路に関し、より特定的には
ノイズの問題なしに、かつ通常動作の間に出力バッファ
回路の性能に悪影響を与えることなくＥＰＲＯＭ装置を
プログラミングできるようにする、出力バッファ回路の
改良に関する。
【０００２】
【発明の背景】出力バッファ回路は入力信号に応答する
出力電圧を与えるための電気的プログラミングリードオ
ンリメモリ（ＥＰＲＯＭ）において広く用いられてい
る。アドバンスト・マイクロ・ディバイシズ・インコー
ポレイテッド（Advanced Micro Devices, Incorporate
d）により製造されるＡｍ２７Ｃ０２０およびＡｍ２７
ＬＶ０２０などの新しいＥＰＲＯＭ装置は、情報を低電
圧で記憶することができる。この出願の文脈における低
電圧とは、２．７から３．６ボルトの間を意味する。
【０００３】これらの低電圧においては、スピードが出
力バッファ回路の非常に重要な要素である。したがって
これらの装置を、特に出力バッファ回路を設計するにあ
たっては、これらが低電圧において効率的に動作すると
いうことが重要である。しかしながら、低電圧ＥＰＲＯ
Ｍ回路をプログラミングする場合には問題があるという
ことが知られている。たとえば、既存のプログラマ回路
の多くは使用中の接地の状態が非常に悪く、プログラム
ベリファイモードが用いられた場合、ＥＰＲＯＭが働か
なくなるということがあり得ることが知られている。
【０００４】加えて、出力装置に対する接地バウンスま
たはリンギングが、従来のプログラミング技術を用いた
これらのタイプの回路をプログラムする際の大きな問題
となっている。典型的には、ＥＰＲＯＭが確実に適正に
プログラムされるためには６ボルトまたはそれ以上が必
要である。したがって、問題を解決する１つの方法は装
置をより低い電圧でプログラムしてリンギングを阻止す
るということである。しかしながら、より低い電圧で装
置をプログラムするには既存のプログラミング技術に対
し著しい変形が要求されるであろう。
【０００５】問題を解決する別の方法は、これらの低電
圧ＥＰＲＯＭ装置をプログラムするのに伴う接地バウン
スの問題を最小限にするであろうような回路設計を利用
することであろう。しかしそうすることで、装置の性能
特性は通常の低電圧動作の間は著しく低減されることに
なるだろう。したがって、装置はもはやスピードに関し
て最大限に活用されてはおらず、効率的に動作しないと
いうことになるだろう。したがって必要とされているの
は、低電圧ＥＰＲＯＭ装置に伴う高速の性能特性が見込
まれ、しかし同時にそのような低電圧ＥＰＲＯＭ装置を
プログラムするのに伴うノイズの問題を最小限にするで
あろう、改良された出力バッファ回路である。
【０００６】この発明は上記の必要性を満たすことに向
けられた回路を提供する。
【０００７】
【発明の概要】この発明に従う出力バッファ回路は、通
常モードの間低電圧で効率的に動作し、かつ論理信号を
検出すると回路装置のスピードが減少することによって
それに伴う接地バウンスおよびノイズの問題が制限され
る。この発明の出力バッファ回路は、駆動電位を提供す
るための第１および第２のドライブトランジスタと論理
信号を検出するための手段とを含む。論理信号は、出力
バッファ回路の入力に対しより高い電圧が与えられてい
るということを示すものである。検出手段と第１および
第２のドライブトランジスタとの間で結合されているの
は、プログラミングベリファイ信号が検出された場合に
第１および第２のドライブトランジスタがオンになる速
さを緩めるための手段である。
【０００８】したがって通常の低電圧動作の間、出力バ
ッファ回路はその通常モードにおいて、通常モードに伴
う速いスピードで動作する。一方、本発明が論理信号を
検出すると、出力バッファ回路は動作のスピードを低減
することによって、それに伴う接地バウンスまたはリン
ギングの問題を回避する。
【０００９】したがって、既存のプログラマ装置にいか
なる変形を行なうことも必要ではなく、かつ同時に高速
の低電圧ＥＰＲＯＭ装置を効率的に動作させられるよう
になる回路が提供される。
【００１０】
【好ましい実施例の詳細な説明】この発明は、ＥＰＲＯ
Ｍ装置内で用いられる出力バッファ回路における改良に
関する。以下の説明は、通常の当業者がこの発明を製造
かつ利用できるように提示されており、かつ特許出願お
よびその要求との関連で提供されている。当業者には好
ましい実施例に対するさまざまな変形が容易に明らかと
なるであろうし、ここにおける一般的な原理は他の実施
例に応用されてもよい。したがって、この発明は示され
ている実施例に限定されるものではなく、ここにおいて
説明される原理および特徴と矛盾しない最も広い範囲に
従うものであることが意図されている。
【００１１】図１はこの発明に従う出力バッファ回路１
０のブロック図である。バッファ回路１０は装置スピー
ド低減（ＲＤＳ）ブロック１１を含み、このブロック１
１は、この場合はプログラミングベリファイ（ＰＧＶ）
信号である論理信号を受取り、かつライン１５および１
７をそれぞれ経由してトランジスタ１２および１４のゲ
ートに接続される。図面では、ＰＧＶ論理信号が検出さ
れてＲＤＳブロック１１に送られる。ＰＧＶ論理信号に
応答してＲＤＳブロック１１はドライブトランジスタ１
２および１４それぞれのゲートに対する充電速度を低減
する。
【００１２】この発明はＰＧＶ論理信号を利用するもの
であって、この信号はプログラミングベリファイの間に
検出されて、プログラミングのためにＶＰＰに対し高電
圧（たとえば１１ボルトを越える電圧）が与えられるべ
きであり、ＶＣＣに対し６．０ボルトを越えるものが与
えられるべきであるということを示し、ＥＰＲＯＭをプ
ログラムベリファイする。ＥＰＲＯＭセルをプログラム
するのに用いられる典型的なプログラマはＤＡＴＡ Ｉ
／Ｏによって製造されるモデルＮｏ．Ｓ１０００であ
る。この発明では、これらの標準的なプログラマのプロ
グラミング電圧を、ＥＰＲＯＭ装置の通常読出動作に伴
なう低電圧（２．７〜３．６ボルト）に対処するために
変える必要がない。
【００１３】ゆえに、通常の読出モードでは出力バッフ
ァ回路は２０ナノセカンド未満の通常スピードで動作す
ることができる。しかしながら、スピードが重要ではな
い装置のプログラミングの際には、ＰＧＶ信号が検出さ
れ得、プログラムベリファイの間出力バッファ電流の動
作スピードは低減される。
【００１４】この発明の出力バッファ回路の一実施例の
動作をより特定的に説明するため、ここで図２を参照さ
れたい。この図面との関連で説明される改良にはしかし
ながら、広範にさまざまな変形が可能であって、それら
の変形は本発明の精神および範囲に入るであろうという
ことを理解されたい。
【００１５】図２に目を向けると、バッファ回路１０ａ
はプルアップトランジスタ１２とプルダウントランジス
タ１４とを含む。この実施例におけるトランジスタ１２
はｐチャネル素子である。この実施例におけるトランジ
スタ１４はｎチャネル素子である。トランジスタ１２の
ソースはＶCCに結合され、ドレインは出力に結合され
る。トランジスタ１４のドレインは出力に結合され、ト
ランジスタ１４のソースは接地される。
【００１６】プログラミングベリファイ（ＰＧＶ）論理
信号は、プログラムベリファイモードの検出によって強
いｎチャネルトランジスタ１６のゲートおよびインバー
タ１８の入力に与えられる。インバータ１８の出力は強
いｐチャネルトランジスタ２０のゲートに結合される。
【００１７】トランジスタ１６のドレインは接地され
る。トランジスタ１６のソースはトランジスタ１２のゲ
ートに結合され、かつより弱いｐチャネルトランジスタ
２２のソースにも結合される。トランジスタ２２は、ダ
イオードとして接続され、そのゲートおよびドレインが
接地される。この実施例では、強いトランジスタ１６の
幅対長さ（ｗ／ｌ）比は４０であり、弱いトランジスタ
２２のｗ／ｌ比は２である。この実施例では、強いトラ
ンジスタ２０のｗ／ｌ比は５０であり、弱いトランジス
タ２４の幅対長さ比は２である。しかしながら、ｗ／ｌ
比を変えたさまざまなトランジスタを用いることができ
るであろうし、それらの利用はこの発明の精神および範
囲の中に入るということを認識されたい。
【００１８】トランジスタ２０のソースはトランジスタ
１４のゲートに結合され、かつより弱いｎチャネルトラ
ンジスタ２４のソースにも結合される。トランジスタ２
２と類似のトランジスタ２４は、ダイオードとして接続
され、そのゲートおよびドレインがＶCCに結合される。
【００１９】図２の回路１０ａは以下の態様で動作す
る。通常動作の間、つまりＰＧＶ信号が活性でないとき
には、強いトランジスタと弱いトランジスタとの双方す
なわち１６および２２ならびに２０および２４が活性で
あることにより、トランジスタ１２および１４はそれぞ
れ出力を強く駆動するようになる。
【００２０】しかしながらＰＧＶ信号が活性となり、よ
り高い電圧レベルでプログラムベリファイが行なわれる
べきであるということを示すと、強いトランジスタ１６
および２０がこの変化を検出して不能化され、それによ
りトランジスタ２２および２４がそれぞれのドライブト
ランジスタ１２および１４を弱くオンにする。この動作
を介して、回路１０ａの出力は十分に低速化されて、プ
ログラミングベリファイ（ＰＧＶ）モードの間リンギン
グと振動とを最小限にする。図３は、出力が通常モード
においてプルアップされた場合（Ａ）とＰＧＶモードに
おいてプルアップされた場合（Ｂ）との、出力バッファ
回路１０ａの動作の曲線を示す。図４は、出力が通常モ
ードにおいてプルダウンされた場合（Ａ）とＰＧＶモー
ドにおいてプルダウンされた場合（Ｂ）との、出力バッ
ファ回路１０ａの動作の曲線を示す。
【００２１】まず図３を参照して、トランジスタ１６お
よび２２（図２）が双方ともオンである場合、出力はト
ランジスタ１２のゲートに対する電流放電能力のため曲
線Ａで表わされるように急速にプルアップする。しかし
ながら、ＰＧＶ論理信号によってトランジスタ１６が不
能化されたために、トランジスタ１２をオンにするのに
用いられるのがトランジスタ２２のみであった場合、
（曲線Ｂで表わされるように）電流放電能力はトランジ
スタ１２のゲートに対して低減されるので、出力はもっ
とゆっくりとプルアップするだろう。放電速度を低減す
ることによって、出力バッファ回路１０ａの出力に対す
るノイズは著しく減少し、それによって装置の動作はよ
り高いプログラミング電圧において確実になされるよう
になる。
【００２２】この回路には、トランジスタ２２が本当に
は接地されていないというさらなる利点がある。この実
施例では、トランジスタ２２がダイオードの形態をとっ
ていることによる、電圧しきい値（ＶTP）の降下があ
る。そのためトランジスタ１２は、弱いトランジスタ２
２の動作によってゆっくりとオンにされることに加え
て、このダイオードの形態のため弱くオンにされること
にもなり、さらに接地バウンスの問題が低減される。
【００２３】図４はプルダウントランジスタの動作を示
すものであって、曲線Ａは回路１０ａの通常モードにお
ける状態を示し、直線ＢはＰＧＶモードにおける状態を
示す。この動作は図３のプルアップトランジスタ１２の
動作を補償するものである。したがってトランジスタ２
０とトランジスタ２４との組合せは、図３で説明された
上述のものと同じ利点を有する。ゆえに、ＰＧＶ論理信
号が検出されるとトランジスタ２４はトランジスタ１４
をより低速でオンにし、またトランジスタ２４がダイオ
ード接続されているため、トランジスタ１４をより弱く
オンにすることにもなる。
【００２４】したがって、この改良された出力バッファ
回路により高速の低電圧装置が動作できるようになると
同時に、ＥＰＲＯＭがプログラムされる必要が生じた場
合、それに伴うノイズの問題なしでプログラムされるこ
とができる。したがってこのタイプの低電圧ＥＰＲＯＭ
装置とともに、通常のＥＰＲＯＭ製品をプログラムする
のに従来より用いられてきたプログラマを、プログラミ
ングの失敗などのいかなる心配もなしに用いることがで
きる。
【００２５】ドライバトランジスタの出力に対する充電
を低速化するための回路の特定的な実施例を説明してき
たが、この機能を行なうことができるであろう多くの他
のタイプの回路があり、それらの回路はこの発明の精神
および範囲に含まれるものであるということを認識され
たい。
【００２６】加えて、この発明の鍵となる部分は、出力
バッファ回路の動作を制御するために与えられる高電圧
を示す論理信号の利用であるということを認識された
い。したがって、接地バウンスまたはイメージング問
題、ならびに出力バッファ回路の出力に伴ういかなる他
のタイプの問題をも回避するために、論理信号が検出さ
れた後その制御はさまざまな方法で扱われ得るであろ
う。最後に、当業者はＰＧＶ信号以外にもより高い電圧
での動作を示すことができるさまざまな論理信号があり
得、それらの利用はこの発明の精神および範囲の内にあ
るということを認識するべきである。
【００２７】この発明は図面で示された実施例に従って
説明されてきたが、当業者はこれらの実施例には変形が
なされ得るものであって、これらの変形はこの発明の精
神および範囲の内に入るであろうということを認識する
であろう。したがって、この発明の精神および範囲から
逸脱することなく当業者によって多くの修正がなされて
よく、この発明の範囲は前掲の特許請求の範囲によって
のみ規定されるものである。
【図面の簡単な説明】
【図１】この発明の出力バッファ制御回路のブロック図
である。
【図２】図１の出力バッファ制御回路の一実施例の回路
の概略図である。
【図３】図２の回路におけるプルアップドライバトラン
ジスタの動作を示す曲線の図である。
【図４】図２の回路におけるプルダウンドライバトラン
ジスタの動作を示す曲線の図である。
【符号の説明】
１０ 出力バッファ回路 １１ 装置スピード低減ブロック １２ トランジスタ １４ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・ユウ アメリカ合衆国、カリフォルニア州、サ ン・ホーゼイ、バレー・クエイル・サーク ル、1134 (72)発明者 ティアオ・フオ・クオ アメリカ合衆国、カリフォルニア州、サ ン・ホーゼイ、チアラ・レーン、6843

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 高速の性能をもたらし、かつその一方で
    ノイズを最小限にする、低電圧装置のための出力バッフ
    ァ回路であって、 出力に駆動電位を与えるためのプルアップトランジスタ
    と、 出力に駆動電位を与えるためのプルダウントランジスタ
    と、 論理信号を検出するための手段とを含み、論理信号は出
    力バッファ回路が高電圧で動作させられるべきであると
    いうことを示し、さらに検出手段とプルアップトランジ
    スタおよびプルダウントランジスタとの間で結合され、
    論理信号が検出されると第１および第２のドライブトラ
    ンジスタのターンオンのスピードを低減するための手段
    を含み、それにより出力バッファ回路は論理信号が存在
    しない場合は高速で動作し、論理信号が存在する場合は
    より低速で動作する、出力バッファ回路。
  2. 【請求項２】 前記低減手段は、 論理信号およびプルアップトランジスタに結合される第
    １の強いトランジスタと、 第１の強いトランジスタおよびプルアップトランジスタ
    に結合される、第１の弱いトランジスタと、 論理信号に結合されるインバータと、 インバータおよびプルダウントランジスタに結合される
    第２の強いトランジスタと、 第２の強いトランジスタおよびプルダウントランジスタ
    に結合される第２の弱いトランジスタとを含む、請求項
    １に記載の出力バッファ回路。
  3. 【請求項３】 プルアップトランジスタ、第１の弱いト
    ランジスタ、および第２の強いトランジスタは、ｐチャ
    ネル素子である、請求項２に記載の出力バッファ回路。
  4. 【請求項４】 プルダウントランジスタ、第１の強いト
    ランジスタ、および第２の弱いトランジスタは、ｎチャ
    ネル素子である、請求項３に記載の出力バッファ回路。
  5. 【請求項５】 論理信号は、その論理信号が活性である
    場合に第１および第２の強いトランジスタを不能化す
    る、請求項４に記載の出力バッファ回路。
  6. 【請求項６】 論理信号はプログラミングベリファイ信
    号である、請求項１に記載の出力バッファ回路。
  7. 【請求項７】 第１の弱いトランジスタはダイオードと
    して接続される、請求項５に記載の出力バッファ回路。
  8. 【請求項８】 第２の弱いトランジスタはダイオードと
    して接続される、請求項６に記載の出力バッファ回路。
  9. 【請求項９】 第１および第２の弱いトランジスタは、
    論理信号が存在する場合プルアップトランジスタおよび
    プルダウントランジスタを低速にかつ弱くオンにする、
    請求項８に記載の出力バッファ回路。
  10. 【請求項１０】 低電圧は２．７ボルトから３．６ボル
    トの範囲である、請求項１に記載の出力バッファ回路。
  11. 【請求項１１】 プログラミングベリファイモードにあ
    る場合、高電圧は６ボルトまたはそれより高い、請求項
    １に記載の出力バッファ回路。
  12. 【請求項１２】 プルアップトランジスタとプルダウン
    トランジスタとを含み、入力信号に応答して出力電圧を
    与え、より低い電圧の範囲で効率的に動作する、改良さ
    れた出力バッファ回路であって、 論理信号を検出するための手段を含み、論理信号は出力
    バッファ回路が高電圧で動作させられるべきであるとい
    うことを示し、さらに検出手段に結合され、論理信号の
    検出に応答してプルアップトランジスタおよびプルダウ
    ントランジスタに対する充電速度を低減することによっ
    て出力バッファ回路のスピードを低減するための手段を
    含む、出力バッファ回路。
  13. 【請求項１３】 前記低減手段は、 検出手段およびプルアップトランジスタに結合される第
    １の強いトランジスタと、 第１の強いトランジスタおよびプルアップトランジスタ
    に結合される第１の弱いトランジスタと、 論理信号に結合されるインバータと、 インバータおよびプルダウントランジスタに結合される
    第２の強いトランジスタと、 第２の強いトランジスタおよびプルダウントランジスタ
    に結合される第２の弱いトランジスタとを含む、請求項
    １２に記載の出力バッファ回路。
  14. 【請求項１４】 プルアップトランジスタ、第１の弱い
    トランジスタ、および第２の強いトランジスタは、ｐチ
    ャネル素子である、請求項１３に記載の出力バッファ回
    路。
  15. 【請求項１５】 プルダウントランジスタ、第１の強い
    トランジスタ、および第２の弱いトランジスタは、ｎチ
    ャネル素子である、請求項１４に記載の出力バッファ回
    路。
  16. 【請求項１６】 論理信号は、検出されると第１および
    第２の強いトランジスタを不能化する、請求項１５に記
    載の出力バッファ回路。
  17. 【請求項１７】 論理信号はプログラミングベリファイ
    信号である、請求項１２に記載の出力バッファ回路。
  18. 【請求項１８】 第１の弱いトランジスタはダイオード
    として接続される、請求項１６に記載の出力バッファ回
    路。
  19. 【請求項１９】 第２の弱いトランジスタはダイオード
    として接続される、請求項１７に記載の出力バッファ回
    路。
  20. 【請求項２０】 第１および第２の弱いトランジスタ
    は、論理信号が検出されるとプルアップトランジスタお
    よびプルダウントランジスタを低速にかつ弱くオンにす
    る、請求項１９に記載の出力バッファ回路。
  21. 【請求項２１】 より低い電圧の範囲は２．７ボルトか
    ら３．６ボルトである、請求項１２に記載の出力バッフ
    ァ回路。
  22. 【請求項２２】 プログラミングベリファイモードにあ
    る場合、高電圧は６ボルトまたはそれより高い、請求項
    １２に記載の出力バッファ回路。
  23. 【請求項２３】 低電圧ＥＰＲＯＭ装置のための改良さ
    れた出力バッファ回路であって、 出力に駆動電位を与えるためのｐチャネルプルアップト
    ランジスタと、 出力に駆動電位を与えるためのｎチャネルプルダウント
    ランジスタと、 プログラミングベリファイ論理信号を検出するための手
    段と、 前記検出手段とプルアップトランジスタとの間で結合さ
    れ、論理信号が活性であることに応答してプルアップト
    ランジスタを低速にかつ弱くオンにするための第１の手
    段とを備え、第１の手段は前記検出手段に結合される強
    いｎチャネルトランジスタと強いｎチャネルトランジス
    タおよびプルアップトランジスタに結合される弱いｐチ
    ャネルトランジスタとを含み、第１の弱いトランジスタ
    はダイオードとして接続され、さらに前記検出手段とプ
    ルダウントランジスタとの間で結合され、論理信号が活
    性であることに応答してプルダウントランジスタを低速
    にかつ弱くオンにするための第２の手段を備え、第２の
    手段は前記検出手段に結合される第２の強いｐチャネル
    トランジスタと、強いｐチャネルトランジスタおよびプ
    ルダウントランジスタに結合される弱いｎチャネルトラ
    ンジスタとを含み、弱いｎチャネルトランジスタはダイ
    オードとして接続される、出力バッファ回路。
JP13431094A 1993-06-17 1994-06-16 出力バッファ回路 Pending JPH0773687A (ja)

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Application Number Priority Date Filing Date Title
US08/078,711 US5367206A (en) 1993-06-17 1993-06-17 Output buffer circuit for a low voltage EPROM
US078711 1993-06-17

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JPH0773687A true JPH0773687A (ja) 1995-03-17

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US (1) US5367206A (ja)
EP (1) EP0630111B1 (ja)
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