KR940020413A - 반도체 기억장치의 기판바이어스 발생회로(substrate bias generating circuit for a semiconductor memory device) - Google Patents

반도체 기억장치의 기판바이어스 발생회로(substrate bias generating circuit for a semiconductor memory device) Download PDF

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도오루 후루야마
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사토 후미오
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오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤(Toshiba Micro-Electronics Corporation)
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Abstract

본 발명은 지연회로의 계통을 2계통으로 구성하고, 기판바이어스레벨의 급격한 변동에도 대처할 수 있는 회로 임계치 및 전달속도를 갖게 한다.
이를 위해 본 발명에 따른 반도체 기억장치의 기판바이어스 발생회로는, P형 기판(14)을 소정의 전위로 바이어스하는 링오실레이터(12)와 챠지펌프회로(13)로 이루어진 바이어스 발생수단과, 기판바이어스레벨을 모니터하여 바이어스 발생수단을 제어하는 VBB검지회로(21) 및, 이 VBB검지회로내에 설치되며 상기 바이어스 발생수단을 제어하는 지연신호가 모니터회로(15)의 출력노드(N2)에서 검지레벨의 차이에 의해 2계통 생성, 출력제어되도록 지연회로(26, 27), NAND게이트회로(nandl)로 이루어져 있는 것을 특징으로 한다.

Description

반도체 기억장치의 기판바이어스 발생회로(SUBSTRATE BIAS GENERATING CIRCUIT FOR A SEMICONDUCTOR MEMORY DEVICE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 구성을 나타낸 회로도.

Claims (2)

  1. 반도체기판(14)을 소정의 전위로 바이어스하는 바이어스 발생수단(12, 13)과, 기판바이어스레벨을 모니터하여 상기 바이어스 발생수단(12, 13)을 제어하는 검지회로(21) 및, 이 검지회로(21)내에 설치되며 상기 바이어스 발생수단(12, 13)을 제어하는 지연신호가 검지레벨의 차이에 의해 2계통이상 생성출력되는 신호제어수단(26, 27)을 구비한 것을 특징으로 하는 반도체 기억장치의 기판바이어스 발생회로.
  2. 제1항에 있어서, 상기 신호제어수단(26, 27)중 검지레벨이 높은 쪽(27)이 신호의 전달속도가 빠른 것을 특징으로 하는 반도체 기억장치의 기판바이어스 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940003207A 1993-02-26 1994-02-23 반도체 기억장치의 기판바이어스 발생회로 KR0167878B1 (ko)

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