KR940020413A - 반도체 기억장치의 기판바이어스 발생회로(substrate bias generating circuit for a semiconductor memory device) - Google Patents

반도체 기억장치의 기판바이어스 발생회로(substrate bias generating circuit for a semiconductor memory device) Download PDF

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도오루 후루야마
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사토 후미오
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오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤(Toshiba Micro-Electronics Corporation)
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Abstract

본 발명은 지연회로의 계통을 2계통으로 구성하고, 기판바이어스레벨의 급격한 변동에도 대처할 수 있는 회로 임계치 및 전달속도를 갖게 한다.
이를 위해 본 발명에 따른 반도체 기억장치의 기판바이어스 발생회로는, P형 기판(14)을 소정의 전위로 바이어스하는 링오실레이터(12)와 챠지펌프회로(13)로 이루어진 바이어스 발생수단과, 기판바이어스레벨을 모니터하여 바이어스 발생수단을 제어하는 VBB검지회로(21) 및, 이 VBB검지회로내에 설치되며 상기 바이어스 발생수단을 제어하는 지연신호가 모니터회로(15)의 출력노드(N2)에서 검지레벨의 차이에 의해 2계통 생성, 출력제어되도록 지연회로(26, 27), NAND게이트회로(nandl)로 이루어져 있는 것을 특징으로 한다.

Description

반도체 기억장치의 기판바이어스 발생회로(SUBSTRATE BIAS GENERATING CIRCUIT FOR A SEMICONDUCTOR MEMORY DEVICE)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 구성을 나타낸 회로도.

Claims (2)

  1. 반도체기판(14)을 소정의 전위로 바이어스하는 바이어스 발생수단(12, 13)과, 기판바이어스레벨을 모니터하여 상기 바이어스 발생수단(12, 13)을 제어하는 검지회로(21) 및, 이 검지회로(21)내에 설치되며 상기 바이어스 발생수단(12, 13)을 제어하는 지연신호가 검지레벨의 차이에 의해 2계통이상 생성출력되는 신호제어수단(26, 27)을 구비한 것을 특징으로 하는 반도체 기억장치의 기판바이어스 발생회로.
  2. 제1항에 있어서, 상기 신호제어수단(26, 27)중 검지레벨이 높은 쪽(27)이 신호의 전달속도가 빠른 것을 특징으로 하는 반도체 기억장치의 기판바이어스 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940003207A 1993-02-26 1994-02-23 반도체 기억장치의 기판바이어스 발생회로 KR0167878B1 (ko)

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3626521B2 (ja) * 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
KR0142967B1 (ko) * 1995-04-26 1998-08-17 김광호 반도체 메모리장치의 기판 전압 제어회로
US5644215A (en) * 1995-06-07 1997-07-01 Micron Technology, Inc. Circuit and method for regulating a voltage
US5602790A (en) * 1995-08-15 1997-02-11 Micron Technology, Inc. Memory device with MOS transistors having bodies biased by temperature-compensated voltage
JP3614546B2 (ja) * 1995-12-27 2005-01-26 富士通株式会社 半導体集積回路
JP2924949B2 (ja) * 1996-04-15 1999-07-26 日本電気株式会社 半導体集積回路装置
KR100234713B1 (ko) * 1996-12-30 1999-12-15 김영환 반도체 메모리 소자의 기판 전압 발생 회로
JP3135859B2 (ja) * 1997-04-11 2001-02-19 株式会社リコー 基板バイアス回路
JP3542476B2 (ja) * 1997-12-01 2004-07-14 三菱電機株式会社 Ｓｏｉ構造のｃｍｏｓ回路
KR100319164B1 (ko) * 1997-12-31 2002-04-22 박종섭 다중레벨검출에의한다중구동장치및그방법
US6016072A (en) * 1998-03-23 2000-01-18 Vanguard International Semiconductor Corporation Regulator system for an on-chip supply voltage generator
KR100309459B1 (ko) 1998-04-13 2001-12-17 김영환 반도체장치의기판전압발생기
KR100733407B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
CN116614115B (zh) * 2023-07-17 2024-01-26 芯天下技术股份有限公司 延迟偏置电压建立的方法、偏置电路、比较器和集成电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4223238A (en) * 1978-08-17 1980-09-16 Motorola, Inc. Integrated circuit substrate charge pump
US4631421A (en) * 1984-08-14 1986-12-23 Texas Instruments CMOS substrate bias generator
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
JPH0817033B2 (ja) * 1988-12-08 1996-02-21 三菱電機株式会社 基板バイアス電位発生回路
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
JP2557271B2 (ja) * 1990-04-06 1996-11-27 三菱電機株式会社 内部降圧電源電圧を有する半導体装置における基板電圧発生回路
US5341035A (en) * 1990-06-04 1994-08-23 Matsushita Electric Industrial Co., Ltd. Substrate potential generator
JPH04274084A (ja) * 1991-02-27 1992-09-30 Toshiba Corp 基板電位調整装置
JP2902804B2 (ja) * 1991-04-08 1999-06-07 株式会社東芝 基板バイアス電圧発生回路

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KR0167878B1 (ko) 1999-02-01
JP3253726B2 (ja) 2002-02-04
JPH06251583A (ja) 1994-09-09
US5506540A (en) 1996-04-09

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