KR940007655B1 - 불휘발성 반도체 기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도a~제 1 도f는 본 발명에 따른 1실시예의 불휘발성 반도체 기억장치의 제조방법을 나타낸 공정도.
제 2 도는 종래방법에 따른 불휘발성 반도체 기억장치와 본 발명에 따른 불휘발성 반도체 기억장치의 300℃의 고온방치가속시험결과를 비교한 특성도.
* 도면의 주요부분에 대한 부호의 설명
201 : 반도체기판 202 : 제 1 절연막
203 : 부유게이트 204 : 제 2 절연막
205 : 제어게이트 206 : 소오스영역 및 드레인영역
207 : 제 3 절연막
208 : 인을 함유한 절연막(BPSG막 ; 제 4 절연막)
209 : 콘택트홀 210 : 배선층
211 : 제 5 절연막
212 : 인을 함유한 절연막(PSG막 ; 제 6 절연막)
[산업상의 이용분야]
본 발명은 불휘발성 반도체 기억장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
불휘발성 반도체 기억장치에 있어서, 기억된 정보 즉 기록된 전하의 보유특성은 신뢰성을 평가하는데에 중요한 문제이다. 이 전하보유특성은 주로 2개의 요인에 의존하는 바, 그 하나는 부유게이트를 덮는 산화막질(酸化膜質)로서 산화막질이 나빠지면 전하보유특성은 열화되게 된다. 또 다른 하나는 Na, K, Li 등과 같은 가동이온이다. 외부로부터의 가동이온의 침입은 층간절연막 및 패시베이션막(passiavation 膜)으로 각각 BPSG막 및 PSG막을 사용함으로써 방지될 수가 있는데, 이는 가동이온이 BPSG막 및 PSG막내의 인(P)에 의해 게터링(gettering)되기 때문이다. 그러나, 실제로는 완전히 가동이온의 침입을 방지하는 것은 곤란한바, 이것이 불휘발성 반도체 기억장치의 신뢰성을 제한하게 된다. 가동이온 침입의 주경로는 배선콘택트이다. 미세화가 진전되는 집적회로에서는 콘특트홀의 어스펙트비(aspect 比)는 증가하는 반면, 그 높은 어스팩트비에 의해 Al 배선 및 패시베이션막의 스텝·커버리지(step coverage)가 열화되어 버리게 된다.
제 3 도는 종래의 제조방법에 의해 얻는 불휘발성 반도체 기억장치로서, 참조부호 101은 반도체기판이고, 102는 제 1 절연막이며, 103은 부유게이트이고, 104는 제 2 절연막이며, 105는 제어게이트이고, 106은 소오스영역 또는 드레인영역이며, 107은 제 3 절연막이고, 108은 제 4 절연막(BPSG막)이며, 109는 콘택트홀이고, 110은 배선층이며, 111은 인을 함유한 절연막(PSG막)이다.
상기 종래의 제조방법에 의해 형성된 불휘발성 반도체장치에서는, 콘택트홀(109) 측벽의 배선층(110) 및 패시베이션막(111)이 콘택트홀의 높은 어스펙트비에 의한 스텝·커버리지의 열화에 의해 상당히 얇아지게 되고, 이곳으로부터 가동이온이 진입해서 산화막(107)내를 이동하여 부유게이트(103)에 도달하게 되므로 전하보유특성의 열화를 일으키게 된다.
[발명의 목적]
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 불휘발성 반도체 기억장치에 있어서의 신뢰성 특히 전하보유특성을 향상시킬수 있는 불휘발성 반도체 기억장치의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 불휘발성 반도체 기억장치는, 제 1 도전형의 반도체기판의 표면영역에 형성된 제 2 도전형의 소오스영역 및 드레인영역과, 상기 소오스영역과 드레인영역간의 챈널영역상에 형성된 제 1 절연막, 상기 제 1 절연막상에 형성되어 전기적으로 부유상태로 된 제 1 게이트전극, 상기 제 1 게이트전극상에 형성된 제 2 절연막, 상기 제 2 절연막을 매개하여 형성된 제어전극으로 되는 제 2 게이트전극, 상기 제 2 게이트전극상을 포함하는 기판상에 형성된 제3, 제 4 절연막 및, 상기 소오스 및 드레인영역상에 콘택트홀을 개공하여 상기 제3, 제 4 절연막상 및 콘택트홀내에 제 1 배선층을 형성하는 불휘발성 반도체 기억장치에 있어서, 상기 제 4 절연막 및 제 1 배선층상에 제 5 절연막을 형성하고, 상기 제 5 절연막의 표면을 평탄화시키며, 상기 제 5 절연막상에 인을 함유한 제 6 절연막을 형성한 것을 특징으로 한다.
또 본 발명에 따른 다른 하나의 불휘발성 반도체 기억장치는, 상기 불휘발성 반도체 기억장치의 상기 제 5 절연막내에 인이 함유된 것을 특징으로 한다.
[작용]
상기와 같은 불휘발성 반도체 기억장치의 제조방법에 의해, 콘택트홀의 상부는 평탄화된 제 5 절연막으로 채워지게 되어 제 5 절연막막상에 형성되는 인을 함유한 절연막이 균일한 막두께로 되므로, 불휘발성 반도체 기억장치의 외부로부터 침입하는 가동이온을 현저하게 감소시킬 수 있게 된다. 그 결과, 메모리셀의 전하보유특성을 대폭적으로 향상시킬 수 있게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제 1 도는 동실시예의 공정을 나타낸 단면도이다. 우선, 제 1 도a와 같이 p형 단결정 Si의 반도체기판(201)상에 제 1 절연막(202)을 산화 Si로 200Å의 두께로 형성하고, 그 위에 부유게이트로 되는 제 1 게이트전극(203)을 다결정 Si로 2000Å의 막두께로 퇴적시키고, 그 위에 제 2 절연막(204)을 산화 Si로 300Å의 막두께로 형성하고, 그 위에 제어게이트로 되는 제 2 게이트전극(205)을 다결정 Si와 실리사이드의 적층막으로 5000Å의 두께로 패터닝하여 형성한다. 다음에, 제 1 도b에 나타낸 바와 같이 소오스영역 및 드레인영역으로 되는 확산층(206)을 예컨대 비소 또는 인과 같은 n형 불순물을 이온주입함으로써 반도체기판(201)내에 형성한다. 다음으로, 게이트전극(205)의 상면 및 측면과 게이트전극(203)의 측면을 포함하는 기판상을 피복하는 절연막(207)을 열산화막으로 형성하고, 그위에 제 1 도c와 같이 인을 함유한 절연막(BPSG막 ; 208)을 퇴적시킨다. 이어서, 소오스 또는 드레인영역(206)상의 소정위치에 콘택트홀로 되는 구멍(209)을 선택적으로 형성하고, 그 위에 Al 배선층(210)을 형성한다.
계속해서, 제 1 도d와 같이 이 Al 배선층(210)상에 Al 배선층의 융점보다 저온, 예컨대 400℃ 전후에는 CVD(Chemical Vapor Deposition)법에 의해 산화 Si 절연막(211)을 퇴적시킨다. 상기 저온에서의 CVD법에는 SiH4계의 프라즈마 CVD법과 TEOS계의 프라즈마 CVD법 및 TEOS-O3계의 상압(常壓) CVD법 등이 있는데, 그 어느 것을 이용해도 좋다. 절연막(211) 표면의 평탄성이 제 1 도d와 같이 충분하지 않은 경우에는 에칭법에 의해 제 1 도e와 같이 절연막(211)을 평탄화시킨 후에 제 1 도f와 같이 인을 함유한 절연막(PSG막 ; 212)을 5000Å두께로 퇴적시킨다. 상기 에칭법은, 절연막(211)상에 레지스트를 도포하여 요부(凹部)를 매립하고, 산화 Si와 레지스트의 선택비가 작은 조건하에 산화 Si와 레지스터를 에칭하며, 에칭후에 레지스트를 제거함으로써 평탄화시키는 방법이다. 평탄화가 불충분한 경우에는 재차, 예컨대 저온 CVD법에 의해 산화 Si를 퇴적시킴으로써 제 1 도e와 같이 평탄화된 절연막(211)을 얻게 된다.
이상 제 1 도에서 설명한 불휘발성 반도체 기억장치의 제조방법에 의하면, 인을 함유한 절연막(PSG막 ; 212)은 불휘발성 반도체 기억장치상에 균일한 막두께로 형성되어, 반도체 기억장치 외부로부터 침입하는 가동이온의 침입을 방지하는 효과를 비약적으로 향상시킬 수 있게 된다.
또, 상기 설명에 있어서 절연막(211)을 CVD법에 의해 형성할 때에 반응가스로 인을 함유한 가스를 도입함으로써 인을 함유한 절연막(211)을 형성하게 되면, 보다 효과적으로 반도체 기억장치의 외부로부터 침입하는 가동이온의 침입을 방지할 수 있게 된다.
제 2 도는 종래방법에 따른 불휘발성 반도체 기억장치와 본 발명에 따른 불휘발성 반도체 기억장치의 300℃의 고온방치가속시험결과를 비교한 것으로, 횡축은 방치시간[log(t)]을 나타내고, 종축은 불휘발성 반도체 기억장치의 임계치전압을 나타낸다. 참조부호 a는 종래방법에 따른 불휘발성 반도체 기억장치의 전하보유특성이고, b와 c는 본 발명에 따른 불휘발성 반도체 기억장치의 전하보유특성으로, b는 절연막(211)에 인이 함유되지 않은 경우이고, c는 절연막(211)에 인이 함유된 경우이다. 즉, 본 발명에 따른 불휘발성 반도체 기억장치는 종래방법에 따른 불휘발성 반도체 기억장치보다 비약적으로 전하보유특성이 향상되어 있음을 알 수가 있다.
이상, 본 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정하지 않고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경 및 응용이 가능하다. 예컨대, 상기 실시예에서는 p형 단결정 Si 기판을 사용했지만, n형 단결정 Si 기판을 사용해도 좋다. 이 경우, 소오스 및 드레인영역은 p형 불순물 예컨대 붕소(B)를 이온주입함으로써 형성한다. 또, 상기 실시예에서는 제 2 게이트전극으로 다결정 Si와 실리사이드의 적층막을 사용하고 있지만, 다결정 Si만 또는 실리사이드만으로 전극을 형성하여도 좋다. 또한, 상기 실시예에서는 절연막(211)의 평탄화법으로 에칭법을 이용했지만, 절연막의 평탄화법에는 여러가지 방법이 있는 바, 예컨대 무기도포막(無機塗布膜)에 의한 평탄화와 유기도포막(有機塗布膜)에 의한 평탄화 등을 이용해도 좋다. 또, 상기 실시예에서는 절연막(211)이 산화 Si이지만, 질화 Si이어도 좋다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 불휘발성 반도체 기억장치에 있어서의 신뢰성 특히 전하보유특성을 대폭적으로 향상시킬 수 있는 불휘발성 반도체 기억장치를 제공할 수 있게 된다.
Claims (2)
- 제 1 도전형의 반도체기판(201)의 표면영역에 제 2 도전형의 소오스영역 및 드레인영역(206)을 갖추고, 상기 소오스영역(206)과 드레인영역(206)간의 챈널영역상에 제 1 절연막(202)을 갖추며, 상기 제 1 절연막(202)상에 전기적으로 부유상태로 된 제 1 게이트전극(203)을 갖추고, 상기 제 1 게이트전극(203)상에 제 2 절연막(204)을 갖추며, 상기 제 2 절연막(204)을 매개하여 제어전극으로 되는 제 2 게이트전극(205)을 갖추고, 상기 제 2 게이트전극(205)상을 포함하는 기판상에 제 3 절연막(207) 및 제 4 절연막(208)을 갖추며, 상기 소오스영역 및 드레인영역(206)상에 콘택트홀(209)을 갖추고, 상기 제3 및 제 4 절연막(207, 208)상 및 콘택트홀(209)내에 제 1 배선층(210)을 갖춘 불휘발성 반도체 기억장치를 형성하는 공정과, 상기 제 4 절연막(208) 및 제 1 배선층(210)상에 표면이 평탄화된 제 5 절연막(211)을 형성하는 공정 및, 상기 제 5 절연막(211)상에 인을 함유한 제 6 절연막(212)을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
- 제 1 항에 있어서, 상기 제 5 절연막(211)내에 인이 함유된 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
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