JPH0215678A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH0215678A JPH0215678A JP16544688A JP16544688A JPH0215678A JP H0215678 A JPH0215678 A JP H0215678A JP 16544688 A JP16544688 A JP 16544688A JP 16544688 A JP16544688 A JP 16544688A JP H0215678 A JPH0215678 A JP H0215678A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- General Physics & Mathematics (AREA)
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- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明はフローティングゲート構造を有するＥＰＲＯＭ
等の半導体不揮発性メモリに関する。 ［発明の概要〕 本発明はフローティングゲート構造を有する紫外線消去
型のＥＦＲＯＭ （消去可能な書込み可能読み出し専用
メモリ）の最終保護膜（パッシベイション膜）として、
薄い窒化シリコン膜の上にリン硅化ガラス（ＰＳＧ）膜
を堆積した２層膜を用いた。
等の半導体不揮発性メモリに関する。 ［発明の概要〕 本発明はフローティングゲート構造を有する紫外線消去
型のＥＦＲＯＭ （消去可能な書込み可能読み出し専用
メモリ）の最終保護膜（パッシベイション膜）として、
薄い窒化シリコン膜の上にリン硅化ガラス（ＰＳＧ）膜
を堆積した２層膜を用いた。
従来のＥＦＲＯＭに用いられているパッシベイション構
造を第２図を用いて説明する。第２図はＰチャネル型の
ＥＦＲＯＭを示している。Ｎ型半導体基板１１の表面領
域にソース領域１２およびドレイン領域１３が設けられ
、ソース領域１２およびドレイン領域１３の間のチャネ
ル領域の上にはゲート絶縁膜１４を介してフローティン
グゲート１５が設けられ、フローティングゲートを覆う
ＰＳＧ等よりなる中間絶縁膜１６と同じ＜ＰＳＧ等より
なるパッシベイション膜１７が配置されている。 〔発明が解決しようとする課題〕 上記のごとく、従来の技術においてはパッシベイション
膜７はＰＳＧからなっている。ＥＦＲＯＭを含まない通
常のＩＣ（集積回路）ではパッシベイション膜にプラズ
マＣＶＤ法により堆積される窒化シリコン膜（以下Ｐ−
ＳｉＮと略す）を用いている。Ｐ−ＳｉＮ膜はＰＳＧに
比べはるかに耐湿性に優れているからである。しかし、
ＥＰＲＯＭを含むＩＣではＰ−ＳｉＮ膜はパッシベイシ
ョン膜に用いられていない、この理由は、Ｐ−ＳｉＮ膜
をパッシベイションに用いると紫外線によるＥＦＲＯＭ
の消去時間がのびてしまうからである。第３図は様々な
膜厚のＰ−ＳｉＮ膜をパッシベイションに持つＥＰＲＯ
Ｍの紫外線消去特性をＰＳＧ膜のものと比べた図である
＃ ４００ ｎ ｍのＰ−ＳｉＮｌｌを用いた場合でも
ＰＳＧを用いたＥＦＲＯＭの１０倍程度の消去時間が必
要となってしまう、Ｐ−ＳｉＮをパッシベイションに用
いた場合、製造工程での消去に多大の時間が必要となっ
てしまう、そのため、パッシベイション膜としてＰＳＧ
膜を用いているが、ＰＳＧ膜だけで必要とされる耐湿性
を得ようとするとＰＳＧ膜の厚さを１．２μｍから２μ
ｍ程度にしなければならないが、このように厚くすると
クラック等の欠陥がＰＳＧ膜に発生しやす（なり、ＩＣ
の歩留りを下げていた。 ［課題を解決するための手段］ 上記課題を解決するために本発明では、ＥＦＲＯＭのパ
ッシベイションとして、１００〜４００ｎｍ程度のＰ−
ＳｉＮの上に６００〜１１０００ｎ程度のＰＳＧを堆積
した２層膜を用いた。 ［作用］ パッシベイション膜としてＰ−３ｉＮとＰＳＧとの２層
膜を用いているので、Ｐ−３ｉＮ膜の働きによって耐湿
性は非常に改善される。そのためＰＳＧ膜の厚さを薄く
することができるのでクラック等の欠陥の発生を少くす
ることができる。Ｐ−５ｉＮ膜の上にＰＳＧ膜を堆積し
ているので１回のドライエツチング処理によって、アル
ミ等の配線材料のパッド部分上のパッシベイション膜を
除去することができる。 〔実施例〕 本発明の実施例を図面を用いて説明する。第１図は本発
明を用いたＰチャネル型ＥＰＲＯＭの構造断面図である
。Ｎ型半導体基板ｌの表面領域にＰ型のソース領域２お
よびドレイン領域３が設けられ、ソース領域２およびド
レイン領域３の間のチャネル領域の上にはゲート絶縁膜
４を介してフローティングゲート５が設けられ、フロー
ティングゲート５を覆うＰＳＧの中間絶縁膜６が配置さ
れる。中間絶縁膜６の上にアルミ等の金属配線を配置し
た後厚さ１００〜４００ ｎｍ程度のＰ−ＳｉＮ膜７と
厚さ６００〜ｌｏｏＯｎｍ程度のＰＳＧ膜８とからなる
２層膜のパッシベイション膜を設けている。Ｐ−ＳｉＮ
ＩＩの厚さが２００ｎｍ程度であれば紫外線による消去
時間はそれほど長くならない、耐湿性に関してはＰ−３
ｉＮ膜を用いているので非常に優れている。 第４図に本発明の第２の実施例を示す、第４図は本発明
を用いたＮチャネル型ＥＦＲＯＭの構造断面図である。 Ｐ型半導体基板２１の表面領域にＮ型のソース領域２２
およびドレイン領域２３が設けられ、ソース領域２２お
よびドレイン領域２３の間のチャネル領域の上にはゲー
ト絶縁膜２４を介してフローティングゲート２５が設け
られ、フローティングゲート２５の上には層間絶縁膜２
６を介してコントロールゲート２７が設けられている。 ＰＳＧの中間絶縁膜２８を設はアルミ等の金属配線を配
置した後厚さ１００〜４００ｎｍ程度のＰ−ＳｉＮ膜２
膜上９さ６００〜１１０００ｎ程度のＰＳＧ膜３膜上０
らなる２層膜のパッシベイションを設けている０本実施
例においても消去時間をそれほど増すことなしに耐湿性
を向上させている。 〔発明の効果１ 紫外線消去型のＥＦＲＯＭのバッシベイション膜として
薄いＰ−ＳｉＮ膜とＰＳＧ膜とからなる２層膜を用いる
ことで消去時間をそれほど増すことなしに耐湿性を向上
させることができる。 ８．１７．３０・・ＰＳＧ膜 ７．２９・ ・ ・ ・ ・Ｐ−ＳｉＮｔｌ１
造を第２図を用いて説明する。第２図はＰチャネル型の
ＥＦＲＯＭを示している。Ｎ型半導体基板１１の表面領
域にソース領域１２およびドレイン領域１３が設けられ
、ソース領域１２およびドレイン領域１３の間のチャネ
ル領域の上にはゲート絶縁膜１４を介してフローティン
グゲート１５が設けられ、フローティングゲートを覆う
ＰＳＧ等よりなる中間絶縁膜１６と同じ＜ＰＳＧ等より
なるパッシベイション膜１７が配置されている。 〔発明が解決しようとする課題〕 上記のごとく、従来の技術においてはパッシベイション
膜７はＰＳＧからなっている。ＥＦＲＯＭを含まない通
常のＩＣ（集積回路）ではパッシベイション膜にプラズ
マＣＶＤ法により堆積される窒化シリコン膜（以下Ｐ−
ＳｉＮと略す）を用いている。Ｐ−ＳｉＮ膜はＰＳＧに
比べはるかに耐湿性に優れているからである。しかし、
ＥＰＲＯＭを含むＩＣではＰ−ＳｉＮ膜はパッシベイシ
ョン膜に用いられていない、この理由は、Ｐ−ＳｉＮ膜
をパッシベイションに用いると紫外線によるＥＦＲＯＭ
の消去時間がのびてしまうからである。第３図は様々な
膜厚のＰ−ＳｉＮ膜をパッシベイションに持つＥＰＲＯ
Ｍの紫外線消去特性をＰＳＧ膜のものと比べた図である
＃ ４００ ｎ ｍのＰ−ＳｉＮｌｌを用いた場合でも
ＰＳＧを用いたＥＦＲＯＭの１０倍程度の消去時間が必
要となってしまう、Ｐ−ＳｉＮをパッシベイションに用
いた場合、製造工程での消去に多大の時間が必要となっ
てしまう、そのため、パッシベイション膜としてＰＳＧ
膜を用いているが、ＰＳＧ膜だけで必要とされる耐湿性
を得ようとするとＰＳＧ膜の厚さを１．２μｍから２μ
ｍ程度にしなければならないが、このように厚くすると
クラック等の欠陥がＰＳＧ膜に発生しやす（なり、ＩＣ
の歩留りを下げていた。 ［課題を解決するための手段］ 上記課題を解決するために本発明では、ＥＦＲＯＭのパ
ッシベイションとして、１００〜４００ｎｍ程度のＰ−
ＳｉＮの上に６００〜１１０００ｎ程度のＰＳＧを堆積
した２層膜を用いた。 ［作用］ パッシベイション膜としてＰ−３ｉＮとＰＳＧとの２層
膜を用いているので、Ｐ−３ｉＮ膜の働きによって耐湿
性は非常に改善される。そのためＰＳＧ膜の厚さを薄く
することができるのでクラック等の欠陥の発生を少くす
ることができる。Ｐ−５ｉＮ膜の上にＰＳＧ膜を堆積し
ているので１回のドライエツチング処理によって、アル
ミ等の配線材料のパッド部分上のパッシベイション膜を
除去することができる。 〔実施例〕 本発明の実施例を図面を用いて説明する。第１図は本発
明を用いたＰチャネル型ＥＰＲＯＭの構造断面図である
。Ｎ型半導体基板ｌの表面領域にＰ型のソース領域２お
よびドレイン領域３が設けられ、ソース領域２およびド
レイン領域３の間のチャネル領域の上にはゲート絶縁膜
４を介してフローティングゲート５が設けられ、フロー
ティングゲート５を覆うＰＳＧの中間絶縁膜６が配置さ
れる。中間絶縁膜６の上にアルミ等の金属配線を配置し
た後厚さ１００〜４００ ｎｍ程度のＰ−ＳｉＮ膜７と
厚さ６００〜ｌｏｏＯｎｍ程度のＰＳＧ膜８とからなる
２層膜のパッシベイション膜を設けている。Ｐ−ＳｉＮ
ＩＩの厚さが２００ｎｍ程度であれば紫外線による消去
時間はそれほど長くならない、耐湿性に関してはＰ−３
ｉＮ膜を用いているので非常に優れている。 第４図に本発明の第２の実施例を示す、第４図は本発明
を用いたＮチャネル型ＥＦＲＯＭの構造断面図である。 Ｐ型半導体基板２１の表面領域にＮ型のソース領域２２
およびドレイン領域２３が設けられ、ソース領域２２お
よびドレイン領域２３の間のチャネル領域の上にはゲー
ト絶縁膜２４を介してフローティングゲート２５が設け
られ、フローティングゲート２５の上には層間絶縁膜２
６を介してコントロールゲート２７が設けられている。 ＰＳＧの中間絶縁膜２８を設はアルミ等の金属配線を配
置した後厚さ１００〜４００ｎｍ程度のＰ−ＳｉＮ膜２
膜上９さ６００〜１１０００ｎ程度のＰＳＧ膜３膜上０
らなる２層膜のパッシベイションを設けている０本実施
例においても消去時間をそれほど増すことなしに耐湿性
を向上させている。 〔発明の効果１ 紫外線消去型のＥＦＲＯＭのバッシベイション膜として
薄いＰ−ＳｉＮ膜とＰＳＧ膜とからなる２層膜を用いる
ことで消去時間をそれほど増すことなしに耐湿性を向上
させることができる。 ８．１７．３０・・ＰＳＧ膜 ７．２９・ ・ ・ ・ ・Ｐ−ＳｉＮｔｌ１
第１図は本発明の第１の実施例を示すＥＰＲＯＭの構造
断面図、第２図は従来の技術によるＥＦＲＯＭの構造断
面図、第３図はＥＦＲＯＭの紫外線消去特性を示す図、
第４図は本発明の第２の実施例を示すＥＦＲＯＭの構造
断面図である。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助１ 、１１
・ ２ ｌ ・ ・ ・ ２、１２． ３、１３． ４、 ｌ ４． ５、 ｌ ５． ６、 ｌ ６． ２６ ・ ・ ・ ２７ ・ ・ ・ ・ Ｎ型半導体基板 Ｐ型半導体基板 ソース領域 ドレイン領域 ゲート絶縁膜 フローティングゲート 中間絶縁膜 層間絶縁膜 コントロールゲート ２ソース傾）ス ５フローテイン７ケート ＥＦＲＯＭのａｍＦｉａｌＺ 第 １ 図 県外ｆｉａ鋼ＷｔｌＩＩＣ１ＬＩＬａ）ＥＦＲＯＭの索
９）録Ａと特性図 第３図 庵、来のＥＰＲＯＭσ構埒阿面図 第２図 ４２のＥ ＰＲＯＭ ｎａｈＦＮＦｆｎ’ｆ２ｒ第 ４
図
断面図、第２図は従来の技術によるＥＦＲＯＭの構造断
面図、第３図はＥＦＲＯＭの紫外線消去特性を示す図、
第４図は本発明の第２の実施例を示すＥＦＲＯＭの構造
断面図である。 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助１ 、１１
・ ２ ｌ ・ ・ ・ ２、１２． ３、１３． ４、 ｌ ４． ５、 ｌ ５． ６、 ｌ ６． ２６ ・ ・ ・ ２７ ・ ・ ・ ・ Ｎ型半導体基板 Ｐ型半導体基板 ソース領域 ドレイン領域 ゲート絶縁膜 フローティングゲート 中間絶縁膜 層間絶縁膜 コントロールゲート ２ソース傾）ス ５フローテイン７ケート ＥＦＲＯＭのａｍＦｉａｌＺ 第 １ 図 県外ｆｉａ鋼ＷｔｌＩＩＣ１ＬＩＬａ）ＥＦＲＯＭの索
９）録Ａと特性図 第３図 庵、来のＥＰＲＯＭσ構埒阿面図 第２図 ４２のＥ ＰＲＯＭ ｎａｈＦＮＦｆｎ’ｆ２ｒ第 ４
図
Claims (1)
- 第１導電型の半導体基板と、前記半導体基板表面領域に
間隔をあけて設けられた前記半導体基板とは逆の導電型
を有するソース・ドレイン領域と、前記ソース・ドレイ
ン領域間にあって、いずれの領域へも電気的に直接接触
しないように絶縁包囲して置かれたフローティングゲー
トと、前記フローティングゲートと前記半導体基板とを
分離するために設けられた第１の絶縁膜と前記フローテ
ィングゲートを覆う第２の絶縁膜とから構成されるフロ
ーティングゲート型メモリにおいて、前記第２の絶縁膜
あるいは前記第２の絶縁膜の上にさらに設けられる第３
の絶縁膜は窒化シリコン膜の上にリン硅化ガラス（ＰＳ
Ｇ）膜を堆積した２層膜であることを特徴とする半導体
不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16544688A JPH0215678A (ja) | 1988-07-01 | 1988-07-01 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16544688A JPH0215678A (ja) | 1988-07-01 | 1988-07-01 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215678A true JPH0215678A (ja) | 1990-01-19 |
Family
ID=15812581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16544688A Pending JPH0215678A (ja) | 1988-07-01 | 1988-07-01 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417373A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
-
1988
- 1988-07-01 JP JP16544688A patent/JPH0215678A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417373A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
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