KR930000608B1 - 산화막을 이용한 반도체 제조방법 - Google Patents

Abstract

내용 없음.

Description

산화막을 이용한 반도체 제조방법

제1도는 종래의 금속층 접속공 형성방법에 의한 반도체의 개략도.

제2도는 본 발명의 금속층 접속공을 평탄하게 형성하는 제조순서중 나타낸 것으로

(a)도는 제1금속층 위에 네가티브형 폴리이미드 수지를 사용하여 음의 기울기를 갖는 금속층 접속공의 열린 상태를 나타낸 개략도.

(b)도는 금속층을 증착하는 상태를 나타낸 개략도.

(c)도는 금속층과 제1폴리이미드층을 제거하는 상태를 나타낸 개략도.

(d)도는 2차 폴리이미드층을 코팅하는 상태를 나타낸 개략도.

(e)도는 금속층 접속공의 금속층까지 에치백하는 상태를 나타낸 개략도.

(f)도는 제2금속층을 형성하여 금속층 접속공의 금속층을 완성하는 상태를 나타낸 개략도.

* 도면의 주요부분에 대한 부호의 설명

1 : 반도체 기판 2 : 제1금속층

3 : 1차 폴리이미드층 4 : 금속층

5 : 산화막 6 : 2차 폴리이미드층

7 : 제2금속층

본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 서자의 제조공정중에 다층금속의 하층금속 배선과 상층금속배선을 연결하는 금속층 접속공에서 상기의 두금속 배선을 안정되게 연결하도록 한 산화막을 이용한 반도체 제조방법에 관한 것이다.

일반적으로 반도체 기판 위에 다수의 금속층을 형성하면서 반도체를 제조하는 경우에는 하층 금속배선과 상층금속배선을 연결하되, 연결에 따른 접총저항이 최소로 되게 하고, 이후의 공정단계에서 단차 회복성이 양호해야 하는 것은 잘 알려진 사실이다.

종래에는 제1도에 도시한 바와 같이 반도체 기판(11) 위에 제1금속층(12)을 형성하고, 층간 절연막(13)을 형성하면서 중앙부에 금속층 접속공(14)이 형성되도록 한 후 바로 제2금속층(15)을 증착하는 제조방법을 이용하였었다. 그러나 상기와 같은 종래의 제조방법에 의하여서는, 하층 금속 배선인 제1금속층(12)과 금속층 접속공(14)의 가장자리(15a)에서 금속층의 두께, 즉 단면적이 불균일 해지면서 이에 따른 접촉저항이 커지게 되고, 상층 금속배선인 제2금속층(15)이 금속층 접속공 (14)으로 밀려들어 가면서 홀(hole)(15b)이 발생하게 되어, 다음 공정인 절연막 형성 공정에서 단차 회복성이 나빠지는 현상이 발생하므로 금속배선의 신뢰성을 저하시키게 되는 문제점이 있었다.

이에 따라 본 발명은 상층금속층을 증착할 때 접촉저항이 커지지 않도록 하면서 금속층 접속공에 의해 금속층의 두께가 변하는 것을 방지하도록 한 것을 그 목적으로 한다.

이를 위하여 본 발명은 층간 절연막 대신 사진전사 기술이 가능한 폴리이미드(polyimide)나 감광막을 사용한 것으로 금속층 접속공 부위를 형성하는 단계와, 금속층 접속공에 금속층을 증착하는 단계와, 금속층과 제1폴리이미드를 제거하는 단계와, 에치백용 제2폴리이미드를 코팅하는 단계와, 금속층 접속공의 금속층까지 에치백(Etch-back)하는 단계와, 그 위에 상층 금속층을 형성하는 단계들에 의해 반도체가 제조되도록 함으로써, 상층 금속 배선 즉 상층 금속층의 두께가 균일하재도록 한 것이다.

본 발명의 한 실시예에 따른 제조방법을 첨부도면에 의거 상세히 기술하여 보면 다음과 같다. 제2도는 본 발명의 금속층 접속공을 평탄하게 형성하는 제조 순서를 나타낸 것으로, 금속층 접속공에 금속층이 매립되면서 금속층 접속공에서 제2금속층의 두께가 변화되지 않도록 한다. (a)도는 제1금속층위에 네가티브형 폴리이미드 수지를 사용하여 음의 기울기를 갖는 금속층 접속공의 열린 상태를 나타낸 것으로 반도체 기판(1)상에 하층 금속배선이 되는 제1금속층(2)을 형성하고 그 위에 네가티브(Negative)형 폴리이미드(Polyimide)를 도포한 다음 열처리를 하여 용매(solvent)를 증발시킨 후 현상함으로써 음의 기울기(negative slope)를 갖는 금속층 접속공의 열린상태 즉 공간의 금속층 접속공(3a)을 남긴 1차 폴리이미드층 (3)이 형성되게 한 것이다.

(b)도는 금속층을 증착하는 상태를 나타낸 것으로 열처리 된 1차 폴리이미드 (3)위에 금속층을 증착하면 1차 폴리이미드층(3) 사이의 공간 즉 금속층 (3a)에는 금속층(4)이 증착되고 1차 폴리이미드층(3)의 상면에는 금속층(4a)이 증착되는 것이다.

(c)도는 금속층과 1차 폴리이미드층을 제거하는 상태를 나타낸 것으로 리프트오프(Lift-off) 공정을 이용하여 1차 폴리이미드(3)위의 금속층(4a)을 제거하면서 1차 폴리미이드(3)를 제거하는 것이다.

(d)도는 2차 폴리이미드를 코팅하는 상태를 나타낸 것으로, 제1금속층(2)과 금속층(4)의 상면에 산화막(5)을 플라즈마 유도 화학적 기상증착(Plasma Enhanced chemical Vapor Deposition) 방법으로 입힌후에 다시 평탄화용 폴리이미드를 코팅하고 열처리를 하여 2차 폴리이미드층(6)을 형성한 것이다. 여기서 2차 폴리이미드층(6) 대신에 감공막(photo-resister)을 사용하여 균일하게 코팅하여도 된다.

(e)도는 금속층 접속공의 금속층까지 에치백하는 상태를 나타낸 것으로, 반응성 이온 식각 방법 등의 식각방법을 이용하여 2차 폴리이미드층(6)을 완전히 에치백하면서 산화막(5)은 일부만 에치백하여 산화막(5)과 금속층 접속공의 금속층 (4)이 긴밀한 상태로 노출되도록 한 것이다.

(f)도는 제2금속층을 형성하여 금속층 접속공의 금속층을 완성하는 상태를 나타낸 것으로, 에치백이 완료된 산화막(5)과 금속층(4)의 상면에 제2금속층(7)을 형성하여 하층 금속배선인 제1금속층(2)과 상층 금속배선인 제2금속층(7)이 평탄화 된 산화막(5)사이의 금속층(4)에 의해 연결되도록 한 것이다.

상기와 같은 본 발명의 실시예에서는 2개의 금속층(2),(7)을 금속층 접소공의 금속층(4)으로 연결하는 상태만 설명하였지만 3층 이상의 금속층을 형성하는 경우에도 똑같은 공정으로 제조할 수 있는 것이다.

이와 같이 별도의 층간절연막을 형성하는 공정을 거치지 않고서도 산화막(5)을 절연막으로 사용하므로 제조공정이 간단하여지고, 제1 및 제2금속층(2),(7)사이의 금속층 접속공에 금속층(4)이 매립된 상태로 다음의 공정이 진행되므로 금속층 저속공에서 제2금속층이 얇아지는 현상을 방지할 수 있다.

그러므로 금속층 접속공에서의 단선과 접촉저항 등의 전기이동에 의한 불량이 없어져 다수의 금속층을 안정되게 연결할 수 있다. 그리고 특히 3층 이상의 금속층이 이용되는 다층배선의 경우에는 금속층 접속공에서 상층배선인 금속층의 두께변화를 최소화 할 수 있으므로 금속배선의 신뢰성이 향상되고 평탄화에도 효과가 있는 반도체 제조방법임을 알 수 있다.

Claims (1)

1. 금속층 접속공을 다층금속층 사이에 평탄하게 형성하기 위한 반도체 제조방법에 있어서, 반도체 기판상에 형성된 제1금속층위에 1차 폴리이미드층을 코팅한 후 열처리하여 금속층 접속공을 형성하는 단계와, 제1금속층과 1차 폴리이미드층 위에 금속층을 증착하는 단계와, 1차 폴리이미드층과 이 위에 증착된 금속층만 제거하는 단계와, 제1금속층과 금속층 위에 산화막과 2차 폴리이미드층 형성하는 단계와, 금속층 접속공의 금속층까지 에치백하는 단계들에 의하여 금속층 접속공에 금속층이 매립되도록 하고 제2금속층을 형성하도록 한 산화막을 이용한 반도체 제조방법.

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