KR920010670B1

KR920010670B1 - 반도체장치

Info

Publication number: KR920010670B1
Application number: KR1019890018080A
Authority: KR
Inventors: 기자시 시마다; 다츠오 아키야마; 유타카 고시노
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-12-07
Filing date: 1989-12-07
Publication date: 1992-12-12
Also published as: EP0377126A3; JPH02155271A; KR900011018A; DE68926227T2; DE68926227D1; EP0377126B1; US5049954A; EP0377126A2

Abstract

내용 없음.

Description

반도체장치

제1도는 본 발명의 1실시예에 따른 반도체장치의 단면도.

제2도는 제1도에 도시된 반도체장치의 제조공정을 나타낸 단면도.

제3도는 본 발명의 반도체장치에 있어서 Ti막의 두께와 인장 강도간의 관계를 나타낸 도면.

제4도는 쇼트키특성의 n값과 Ti막의 두께간의 관계를 나타낸 도면.

제5도는 ψ_B와 Ti막의 두께간의 관계를 나타낸 도면.

제6도는 본 발명에 따른 MESFET의 정특성의 일예를 나타낸 도면.

제7도는 제6도에 도시된 MESFET의 쇼트키접합에 있어서의 다이오드특성도.

제8도는 종래의 반도체장치의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : GaAs반도체기판 2 : N^-형 채널영역

3a : N⁺형 드레인영역 3b : N⁺형 소오스영역

5,15 : 게이트전극 14 : Ti막

15 : 고융점전극막(WN_X막)

[산업상의 이용분야]

본 발명은 전계효과형 반도체장치(이하, FET로 표기한다)의 게이트전극재료에 관한 것으로, 특히 GaAs-FET의 게이트전극으로 사용되는 게이트전극재료에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, GaAs-FET, 예컨데 GaAs쇼트키게이트 전계효과트랜지스터(이하, GaAs-MESFET로 표기한다)는 제8도에 도시된 바와 같은 단면구조로 되어 있었다. 즉, GaAs반도체기판(1)에 설치된 N형 저농도불순물영역(2 ; N^-형 채널영역)의 표면에 2nm정도의 두께를 갖는 알루미늄층(4)과 그 상층부에 텅스텐막(5)을 증착 또는 스퍼터링법으로 퇴적해서 게이트전극(5)을 형성시키고 있다. 참조부호 3은 N⁺형 소오스 및 드레인영역으로, 게이트전극(5)을 마스크로 이용해서 자기정합 방식으로 불순물을 이온주입한 후, 열처리를 행하여 형성시킨다. 또, 참조분호 6은 상기 N⁺형 소오스 및 드레인영역(3)과 오믹접촉되어 있는 소오스 및 드레인전극이다.

게이트전극재료로는 고융점의 금속화합물이 사용되고 있는 바, 이는 상기 이온주입후에 행하는 고온열처리에 의해서 쇼트키접합의 전기적인 특성이 열화되지 않아야 하기 때문이다. 이와 같은 내열게이트전극재료로는 상기 텅스텐막이외에, WSi_X, WN_X, TiW, TiWN_X합금등이 알려져 있다.

그런데, 종래의 고융점전극재료는 GaAs반도체기판(1)에 대한 밀착성이 좋지 않아 이온주입층에 대한 활성열처리후에 박리(剝籬)되어 버리거나 재료자체의 큰 내부응력 때문에 두껍게 퇴적시키면 박리되어 버리기 때문에 전극막을 두껍게 형성시켜 저저항화하기가 곤란하였다. 또, 쇼트키특성의 내열성도 800℃전후로 한계가 있었다.

상술한 바와 같이, GaAs-FET의 게이트전극재료로는 제조공정중의 고온열처리에 의해 쇼트키특성, 예컨대 쇼트키장벽의 높이(ψ_B) 또는 이상인자(n)값등이 열화되지 않고, 또 물리적으로도 박리되지 않는 전극재료가 필수적이었다. 그런데, 종래에는 상술한 바와 같이 게이트형성후의 예컨대 소오스 및 드레인영역의 활성화를 위한 800℃정도의 열처리 공정에 기인해서 게이트전극이 박리된다거나 쇼트키특성이 열화된다는 문제점이 있었다.

[발명의 목적]

본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, GaAs-FET의 게이트전극의 기판에 대한 밀착강도가 한층 더 증대됨은 물론 고온열처리에 의해서도 쇼트키접합의 전기적특성이 열화되지 않는 양호한 내열성을 갖는 게이트전극을 구비한 GaAs-전계효과형 반도체장치를 제공함에 그 목적이 있다.

[발명의 구성]

본 발명의 GaAs-전계효과형 반도체장치는 GaAs기판상에 밀착형성되며 그 두께가 25nm를 넘지 않는 Ti막과, 이 Ti막상에 적층된 W(텅스텐), Mo(몰리브덴), Cr(크롬), Ta(탄탈), Hf(하프늄), Zr(지르코늄), Ti-W(티타늄-텅스텐합금), 또는 WSi_XN_y(텅스텐규질화물), TiN_X(티타늄질화물), TiSi_X(티타늄규화물)중의 어느 하나로 이루어진 고융점전극막을 갖춘 게이트전극을 구비하여 구성된다.

이때, 상기 화합물의 첨자 ＂x＂ 및 ＂y＂는 수소를 포함하는 정수이다. 또, 상기 게이트전극은 원하는 바에 따라 상기 이중막상에 본딩패드용 배선전극막의 일부 등을 더 적층시킨 다층게이트전극이어도 지장없다.

[작용]

상기 고융점재료(W,Mo 등의 제2층고융점전극막)와 GaAs기판간에 막두께 25nm 이하의 Ti막을 형성시킨 게이트전극구조를 갖춘 반도체장치에 있어서는 상기 고융점재료의 GaAs반도체기판에 대한 밀착강도가 증가되고, 쇼트키특성의 내열성도 향상되게 된다.

후술할 실험결과에 의하면, GaAs반도체기판과 고융점게이트전극막간에 예컨대 2nm정도 두께의 Ti막을 형성시킴에 따라 밀착강도가 현저히 증가되고, 게이트전극막의 박리도 일어나지 않는다. 그리고, 상기 Ti막의 두께를 증가시키면, 게이트전극막의 밀착강도는 약간의 감소경향을 나타내지만, 공정중에 게이트전극막의 박리는 거의 일어나지 않으며 충분한 밀착강도가 얻어지게 된다.

한편, 게이트전극과 GaAs반도체기판에 형성되는 쇼트키접합의 전기적특성이 고온열처리(예컨대 800℃ 내지 850℃)에 의해 열화되는 정도는 Ti막의 막두께에 의존적인 바, 후술할 실험결과에 의하면, 상기 쇼트키접합의 I-V특성의 이상인자(n)값 및 쇼트키장벽의 높이(ψ_B)는 Ti막의 두께가 25nm를 넘으면, 열처리후에 극단적으로 열화된다.

적, GaAs반도체기판과 고융점게이트전극막간에 Ti막을 형성시키면 밀착강도는 현저히 증가되고, 이때 이 Ti막의 두께는 쇼트키특성의 열화정도에 의해 제한을 받게 되는데, 실험결과에 의하면, 25nm를 넘지 않도록 하는 것이 좋다. 또 고융점전극재료로는 W, WN_X, WSi_X, WSi_XN_X, WC_X, WC_X, Mo, MoN_X, MoSi_X, MoC_X, Ta, TaN_X, TaSi_x, Zr, ZrN_X, Hf, HfN_X, TiN_X, TiSi_x, Cr, Nb, NbN_X, V, VN_X등의 금속 또는 그 화합물이 바람직하다.

[실시예]

이하, 본 발명의 1실시예 및 발명의 과정에서 행한 실험결과에 대해서 설명한다.

제1도는 본 발명에 따른 GaAs-MESFET를 도시해 놓은 것인바, 제8도와 동일한 부분에 대해서는 동일한 참조부호를 부여하였다. 도면에서 참조부호 15는 GaAs반도체기판(1)의 N^-형 채널영역(2)상에 밀착형성된 두께 6nm의 Ti막(14)과 이 Ti막(14)상에 적층된 두께 200nm의 WN_d막(15)으로 이루어진 게이트전극이다. 또, 참조부호 3a,3b는 N⁺형 드레인영역 및 소오스영역, 6a 및 6b는 드레인영역(3a) 및 소오스영역(3b)과 각각 오믹접촉되게 형성된 드레인전극 및 소오스전극, 8은 실리콘질화막(SiN_X)이다.

다음으로, 본 발명에 따른 상기 GaAs-MESFET의 개략적인 제조방법을 제2a도 내지 제2f도 및 제1도를 참조해서 설명한다.

우선, 제2a도에 나타낸 바와 같이, GaAs반도체기판(1)의 소정영역에²⁹Si⁺이온주입기술을 이용해서 저농도의 N^-형 채널영역(2)을 형성시킨다. 다음으로, 제2b도에 나타낸 바와 같이, 게이트전극을 형성하기 위해 기판상에 통상의 스퍼터링법으로 예컨대 6nm두께의 Ti막(14a)을 퇴적시키고, 그 위에 200nm의 WN_X막(15a)을 퇴적시킨다. 다음으로, 제2c도에 나타낸 바와 같이, 사진식각기술을 이용해 WN_X막(15a)상에 게이트전극의 레지스트패턴(7a)을 형성시키고, 이를 마스크로 이용하면서 예컨대 RIE[반응성이온엣칭 ; 사용가스 (F₄+O₂)]법으로 수직가공해서 Ti막(14) 및 WN_X막(15)의 2중막으로 이루어진 게이트전극(15)을 형성시킨다.

다음으로 제2d도에 나타낸 바와 같이, 게이트전극(15) 및 레지스트막(7b)을 마스크로 해서 예컨대²⁹Si⁺이온을 가속전압 120kev, 도즈량 3.0×10¹³의 조건으로 화살표(9)와 같이 이온주입을 행해서, 자기정합적으로 N형 고농도드레인영역(3a) 및 소오스영역(3b)을 형성시킨다, 이어서, 제2e도에 나타낸 바와 같이, GaAs반도체기판(1)의 표면에 플라즈마SiN_X막(8 ; 실리콘질화막)을 약 300nm두께로 퇴적시키고, 이를 어닐링보호막으로 이용해서 800℃에서 15분간 드레인 및 소오스영역(3a,3b)의 활성화열처리를 실행한다. 다음으로, 제2f도에 나타낸 바와 같이, 사진식각기술을 이용해서 소정영역(소오스, 드레인영역)에 레지스트의 개공패턴(7c)을 형성시킨 후, 이 개공부 및 기판하층의 플라즈마 SiN_X막(8)을 CDE법(Chemical Dry Etching method)으로 에칭 제거한다. 이어, 예컨대 Ni(30nm)/AnGe(200nm)구조의 전극 금속막(6)을 증착시킨다.

마지막으로, 불필요한 부분의 전극금속막(6)을 사진식각한 후 440℃에서 2분간의 합금화열처리를 행함으로써, 제1도에 나타낸 MESFET를 완성한다.

게이트전극(15)의 박리에 대한 Ti막(14)의 효과를 다음의 실험을 통해서 조사하였다.

우선, 게이트전극재료로 예컨대 WN_X를 단독으로 사용한 WN_X(200nm)/GaAs구조의 MESFET와 상기 실시예의 WN_X(200nm)/Ti(6nm)/GaAs구조의 MESFET를 상기 공정조건에 따라 각각 복수개를 제작하여 그 특성을 비교하였다.

그 결과, Ti막을 형성시키지 않은 전자의 MESFET는 공정중에 게이트전극이 박리되어 버리는 것이 많았고, WN_X의 기판에 대한 밀착강도도 매우 약했다. 한편, 후자의 본 발명의 실시예에 따른 MESFET에서는 최종공정의 종료후에도 게이트전극이 기판과 빅리된 MESFET는 거의 없었고, 밀착강도도 강했다.

또, 밀착강도를 정량적으로 조사하기 위해, 게이트전극의 인장강도를 측정하였다.

우선, 인장치구(引張治具)의 한쪽의 평탄한 접촉면을 접착제를 사용해서 게이트전극의 주면에 고착시킨 다음, 상기 인장치구의 다른쪽에 인장력을 가하면서, 게이트전극이 기판으로 부터 박리될 때의 인장력(kg/㎠)을 측정하여 이를 게이트전극의 인장강도로 하였는 바, 그 겨로가를 제3도에 나타내었다. 제3도에 있어서 횡축은 Ti막의 두께(nm), 종축은 인장강도(kg/㎠)를 나타낸다. 종축에 있어서 Ti막의 두께가 0인 경우는 WN_X(200nm)/GaAs구조의 MESFET를 나타내며, 그 밖의 경우는 WN_X(200nm)/Ti(2,6,10,50nm)/GaAs구조의 Ti막의 두께를 각각 달리한 4개의 MESFET를 나타낸다. 도면중 ＂○＂표시는 수십개의 복수시료로 부터 얻은 평균인장강도를, 평균치를 관통하는 수직선분은 인장강도의 변화폭을 각각 나타낸다. 이 실험결과로 부터, Ti막을 중간에 형성시킴에 따라 인장강도는 약 3배로 증가되고, 밀착강도도 크게 증가됨을 알 수 있다. 그리고, Ti막의 두께를 증가시키면 평균인장강도는 약간의 감소경향을 나타내지만 실질적으로는 거의 일정하게 양호한 밀착강도를 나타낸다.

다음으로, WN_X(200nm)/Ti(t nm)/GaAs구조의 MESFET에 있어서, 고온열처리후의 쇼트키접합의 이상인자(n)값 및 쇼트키장벽의 높이(ψ_B)와 Ti막의 두께간의 관계를 조사하고, 그 결과의 일예를 제4도 및 제5도에 도시하였다. 이들 도면에 있어서, 횡축은 공히 Ti막의 두께(nm)를, 종축은 제4도에서는 n값을, 제5도에서는 장벽높이(ψ_B)를 각각 나타낸다. 그리고, Ti막의 두께(t)를 0,6,10,20,30,50nm 등 6종류로 하고, 1개 종류의 막두께 마다 800℃에서 15분간 주입이온활성화처리를 행한 경우(도면중 실선과 ＂○＂로 표기함)와 850℃에서 15분간 주입이온활성화처리를 행한 경우(점선과 ＂●＂로 표시함)등 2가지 경우에 대해서 실험을 행하였다.

제4도에 나타낸 n값은 쇼트키접합에 순바이어스를 인가할때의 전류-전압특성으로 부터 구해지며, 그 값이 1근방인 것이 바람직하다. 제4도에 있어서, 열처리온도가 800℃인 경우, Ti막의 두께(t)가 30nm, 50nm인 경우에는 n값이 증대되지만, 두께(t)가 6nm, 10nm, 20nm인 경우에는 양호한 n값(약 1.05)을 나타낸다. 또, t=0, 즉 WN_X막을 단독으로 형성시킨 경우에는 n=1.3으로 약간 열화되어 있다. 열처리온도를 850℃로 하면 n값은 증가경향을 나타내지만, Ti막의 두께(t)가 6nm, 10nm, 20nm인 경우에는 양호이며 n값의 열화는 매우 미소하다.

제5도에 나타낸 쇼트키장벽높이(ψ_B)는 게이트전극으로 사용되는 경우, 그 값이 큰 것이 바람직하다. 제5도에 있어서, 열처리온도가 800℃인 경우, Ti막의 두께(t)가 30nm, 50nm일 때 ψ_B값의 저하가 나타나지만, 두께(t)가 6nm, 10nm, 20nm이면 양호한 ψ_B값이 얻어지고(0.70~0.73v), Ti막을 형성시키지 않은 두께(t)가 0인 경우에는 ψ_B=0.59(V)로 다소 열화된다. 그리고, 열처리온도가 850℃이면, 전반적으로 ψ_B는 저하되지만, Ti막의 두께(t)가 6nm, 10nm, 20nm인 경우에는 양호하다.

이상, 제3도 내지 제5도에 나타낸 실험결과를 종합해 보면, Ti막의 두께는 2 내지 25nm로 하는 것이 바람직함을 알 수 있다.

제6도는 WN_X(200nm)/Ti(10nm)/GaAs구조로 되어 있으면서 게이트길이(Lg)는 2㎛, 게이트폭(Wg)은 18㎛인 게이트전극을 구비한 MESFET의 정특성(Vg를 파라메터로 하는 I_D-V_DS특성)을 도시해 놓은 것으로, 게이트폭 10㎛당의 K값은 1.25mA/V²으로 양호한 특성이 얻어진다.

제7도는 제6도의 MESFET의 게이트전극에 순바이어스 및 역바이어스전압을 인가할 때의 쇼트키접합다이오드의 전압·전류특성을 도시해 놓은 것으로, 제7도에 있어서 횡축은 다이오드의 에노드(게이트전극)에 인가되는 바이어스전압(V)을 표시하는데, 양수는 순바이어스전압(V_F)을, 음수는 역바이어스전압(V_R)을, V_B는 항복전압을 표시한다. 그리고, 종축은 접합을 흐르는 전류(I_F)를 표시한다. 도면으로 부터 양호한 다이오드 특성이 얻어지고 있음을 알 수 있다.

또, 상기와 같이 구성된 게이트전극의 가공성(加工性)은 CF₄등의 불소계가스로 쉽게 엣칭할 수 있어 Al을 사용하는 종래 구조보다도 가공성이 우수하다.

이상의 실시예에서는 고융점재료로서 WN_X를 사용하고 있지만, 그 밖의 상기 고융점재료를 사용해도 양호한 작용과 효과가 얻어짐은 물론이다. 또, 상기 실시예에서는 MESFET에 대해서 기술하고 있지만, 본 발명을 유사한 쇼트키게이트구조를 갖는 예컨대 HEMT등 그 밖의 GaAs-FET에 대해서도 적용할 수 있음은 물론이다.

[발명의 효과]

이상에서 설명한 바와 같이, 고융점쇼트키전극재료와 GaAs반도체기판간에 Ti막을 형성시킨 본 발명의 GaAs-MESFET에 의하면, 게이트전극의 기판에 대한 밀착강도가 증가되고, 고온열처리에 의해서도 쇼트키접합의 전기적특성이 열화되지 않는 내열성을 갖춘 게이트전극이 얻어지게 된다.

Claims

GaAs반도체기판(1)상에 밀착형성되며 그 두께가 25nm를 넘지 않는 Ti막(14)과, 이 Ti막(14)상에 적층된 W, Mo, Cr, Ta, V, Hf, Zr, Ti, 또는 이들 금속의 질화물, 규화물, 탄화물, 혹은 WSi_XN_y, TiN_X, TiSi_X중의 어느 하나로 이루어진 고융점전극막(15)을 갖춘 게이트전극(15)을 구비하여 구성된 것을 특징으로 하는 GaAs-전계효과형 반도체장치.