KR900005782B1 - 실리콘 웨이퍼의 표면층 노출공정 및 그 표면층상에 형성된 반도체장치 - Google Patents
실리콘 웨이퍼의 표면층 노출공정 및 그 표면층상에 형성된 반도체장치 Download PDFInfo
- Publication number
- KR900005782B1 KR900005782B1 KR1019840003082A KR840003082A KR900005782B1 KR 900005782 B1 KR900005782 B1 KR 900005782B1 KR 1019840003082 A KR1019840003082 A KR 1019840003082A KR 840003082 A KR840003082 A KR 840003082A KR 900005782 B1 KR900005782 B1 KR 900005782B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- temperature
- oxygen
- reducing atmosphere
- silicon
- Prior art date
Links
- XJKVPKYVPCWHFO-UHFFFAOYSA-N silicon;hydrate Chemical compound O.[Si] XJKVPKYVPCWHFO-UHFFFAOYSA-N 0.000 title 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 58
- 239000001301 oxygen Substances 0.000 claims abstract description 58
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 58
- 239000002244 precipitate Substances 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 12
- 230000006911 nucleation Effects 0.000 claims abstract description 12
- 238000010899 nucleation Methods 0.000 claims abstract description 12
- 229910052786 argon Inorganic materials 0.000 claims abstract description 4
- 229910052734 helium Inorganic materials 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 18
- 239000001257 hydrogen Substances 0.000 claims description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 238000001816 cooling Methods 0.000 claims description 6
- 150000002431 hydrogen Chemical class 0.000 claims description 5
- 239000001307 helium Substances 0.000 claims description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 description 65
- 230000004083 survival effect Effects 0.000 description 25
- 230000007547 defect Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000000969 carrier Substances 0.000 description 7
- 238000005247 gettering Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000001556 precipitation Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/023—Deep level dopants
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/024—Defect control-gettering and annealing
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Formation Of Insulating Films (AREA)
Abstract
내용 없음.
Description
제1도 및 제2도는 본 발명에 따른 노출공정도.
제3도는 본 발명에 따라 마련된 실리콘 웨이퍼의 단면도.
제4도는 본 발명에 따라 공정에 사용된 온도 사이클 예시도.
제5도는 본 발명에 따른 노출층과 종래기술에 의한 노출층간의 비교결과를 예시하는 그래프도.
제6도는 노출된 실리콘 웨이퍼상에 제조된 반도체장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 웨이퍼 21 : 노출층
23 : 벌크영역
본 발명은 반도체장치에 관한 것으로 보다 구체적으로는 고효율의 노출층을 갖는 실리콘 웨이퍼 및 그 위에 형성된 반동체장치에 관한 것이다.
웨이퍼에는 소수캐리어가 높은 생존시간을 갖는 반도체 시료위에 형성되어 개량된 여러개의 반도체장치가 존재한다. 예를들어, 쌍극성 트랜지스터의 전류이득은 소수캐리어의 생존시간에 비례한다.
MOS다이나믹 RAM의 리플레쉬 시간 즉 리플레쉬 없이 메모리를 보지하는 다이나믹 RAM의 시간도 소수캐리어의 생존시간에 관계한다. 이러한 장치에서는 2가지 실예가 존재하는데, 즉 소수캐리어의 높은 생존 시간 특성을 갖는 국부영역을 적어도 하나는 갖춘 실리콘 웨이퍼에 장치를 제조하는 것이 바람직하거나 또는 절대적으로 필요한 경우이다.
또한, 높은 생존시간 영역에 근접해서 낮은 생존시간의 특성을 갖는 영역에 적합한 반도체장치도 여러개 존재한다.
예를들어, 낮은 생존시간의 특성을 갖는 시료에서는 주입된 소수캐리어의 농도를 억제시켜서 쌍극성 스위칭 트랜지스터의 회복시간을 낮춘다. 다이나믹 MOS회로에서의 낮은 생존시간의 특성을 갖는 시료는 회로를 "소프트"에 대해 민감하지 않도록 하며, 그 결과로 알파 입자는 소수캐리어를 발생시킬 수 있다. 또한 낮은 생존시간의 특성을 갖는 물질은 메모리의 보존내용을 잘못되게 하는 기생전류를 억제시킨다.
낮은 생존시간이 반도체 시료의 결정조직 결함에 기인한다면, 낮은 생존시간 특성의 국부영역은 더 많은 잇점을 제공한다. 처리공정중 상기 결정질 결함은 다른 성질의 결함 및 불순물에 대해 게터링 위치로써 작용하므로, 인접하여 위치한 고효율 물질의 높은 생존시간 특성을 유지하는데 도움이 된다.
그러므로 낮은 생존시간의 특성을 갖는 벌크 영역위에 높은 생존시간의 특성을 갖는 표면층이 형성된 실리콘 웨이퍼가 바람직하다.
종래에는 높은 생존시간 특성 및 낮은 생존시간 특성을 갖는 영역이 인접하여 형성된 실리콘 웨이퍼를 얻으려는데 중점을 두어왔다. 이러한 기술의 실예로써, 산소결함의 표면층과 결합한 웨이퍼의 벌크영역내의 산소침전물에 내부 게터링을 포함시키는 기술이 있다.
상기 구조를 이루기 위해서는, 실리콘 웨이퍼를 고농도의 격자간(interstitial)산소로 알맞게 성장시킨다.
그리고 격자간산소를 웨이퍼 표면에 확산시키기 위해 일정시간동안 불활성 분위기 또는 산화분위기에서 웨이퍼를 가열시키므로써 표면층에 노출된 결함을 야기시킨 산소가 웨이퍼로부터 제거된다. 노출 공정후, 600-800℃의 범위내의 온도로 연장된 시간동안 웨이퍼에 열을 가하므로서 웨이퍼의 벌크영역에 산소 침전이 일어나도록 한다.
전술한 공정은 소망구조를 제공하는데 부분적으로 만족스럽지만, 표면층에 랜덤 결함을 꽤높은 농도로 남겨놓는 결점을 갖고 있다. 그리고 상기 결점들은 웨이퍼상에 제조된 장치의 수율을 나쁘게 한다.
그러므로 본 발명의 제1목적은 실리콘 웨이퍼의 표면층을 노출시키는 개선된 처리를 제공하는데 있다.
본 발명의 제2목적은 반도체장치 제조용 실리콘 기판을 마련하기 위한 개선된 처리를 제공하는 것이다.
본 발명의 제3목적은 개선된 반도체장치를 제공하는데 있다.
본 발명의 전술한 목적들과 잇점들은 환원 분위기에서의 노출공정을 이용해서 성취된다.
적정값의 고농도 산소와 결합된 실리콘 웨이퍼를 환원분위기에서 상승온도로 가열시켜 격자간산소가 웨이퍼의 표면층으로부터 확산되도록 한다. 웨이퍼르 가열시키는 공정에서의 일정온도와 시간등은 노출층의 깊이를 결정한다.
환원분위기에서의 고온처리가 끝난후, 웨이퍼는 낮은 제2온도로 가열된다. 제1온도로부터 냉각되는 도중 즉 웨이퍼를 제2온도로 낮추는 동안 산소침전물의 핵형성이 웨이퍼의 벌크영역에서 발생된다. 산소침전물의 핵형성은 반도체장치 제조중 접하게 되는 추후 열처리 공정시 대규모 산소침전물용으로 웨이퍼의 벌크영역을 마련한다.
반도체 산업에 사용되는 대부분의 실리콘 웨이퍼들은 용해물로부터 단결정 주괴(ingot)를 인장시키는 czochralski처리에 의해 성장된 것이다. 실리콘 용해물을 담고 있는 도가니는 규토로 구성되고 그 일부는 실리콘 용액으로 용해된다. 상기 주괴는 절단되어 다수의 웨이퍼를 형성하고 상기 웨이퍼는 소정 두께에 대해 랩(lapped)되고 폴리쉬(polish)된 다음 표면의 마무리 작업이 이루어진다.
제1도에는 점채법으로 도시된 격자간 산소로 고르게 도프된 실리콘 웨이퍼(10)의 단면도가 도시되어 있다. 내부 게터링(gettering)때문에, 격자간 산소는 웨이퍼의 고농도에 대해 중간정도이어야 하므로 약 1.3∼1.4 X 1018cm-3(26-28ppm)보다 조금 짙은 농도가 적당하다. 상기와 같은 농도에서 웨이퍼는 산소로 인해 더욱 포화된다. 격자간 산소의 농도와 상태가 적당한 조건하에서, 초과된 산소일부는 침전될 수 있으므로 낮은 생존시간 영역 및 내부 게터링 위치를 제공하게 된다.
최적 반도체장치를 제조하기 위해서는 능동소자 영역을 산소침전물의 농도가 짙은 시료에 위치시킬 것이 아니라 양질이며 높은 생존시간의 특성을 갖는 반도체 시료에 위치시켜야 한다.
pn접합을 가로지르는 산소침전물 또는 pn접합에 포함된 공핍영역내에 위치하는 산소침전물은 접합의 누설전류를 증가시킨다. 본 발명에 따르면, 웨이퍼의 벌크영역에 비해 실질적으로 결함도가 감소된 양질의 반도체 시료로 구성되는 노출층을 웨이퍼 표면위에 형성시킨다. 노출층의 두께는 최소한 임계 능동소자 영역을 형성하는데 충분한 두께를 갖도록 한다. 노출층 바로 아래에 위치한 벌크영역은 고농도의 산소침전물로 구성되어 있으며 내부 게터링 위치로써 작동하고 소수캐리어 생존시간을 감소시키는 결함에 관계한다.
본 발명에 따른 처리는 고농도의 산소를 포함한 실리콘 웨이퍼로 시작된다. 실리콘 웨이퍼는 환원분위기(reducing ambient)에서 상승된 온도로 가열되며, 상기 환원분위기는 실리콘 표면위에 막을 형성시키지 않는다. 상기 가열공정중 산소는 웨이퍼 표면으로부터 확산되어 웨이퍼 표면에 노출층을 남겨둔다. 제2도는 예을들어 수소에서의 고온처리중 산소로 도프된 웨이퍼에 일어나는 것을 개략적으로 도시하고 있다.
상승온도에서 수소는 화살표(15)방향으로 확산한다. 실리콘에서의 포화된 수소농도는 20ppb일뿐이다. 산소와 비교해볼 때 수소는 실리콘에서 높은 확산율을 갖기 때문에 수소는 순간적으로 웨이퍼로 확산된다.
웨이퍼내에 수소가 확산됨과 동시에 산소는 화살표(17)방향으로 웨이퍼 외부로 확산한다. 산소의 외부확산은 확산조건에 의해 제어되고 그 결과 형성된 노출층의 두께는(Dt)1/2에 비례한다. 상기(D)는 상승된 온도에서의 산소의 확산도이고 (t)는 고온처리공정의 진행기간을 뜻한다.
환원분위기에서의 고온 노출 처리결과가 제3도에 도시되어 있다. 웨이퍼(10)는 실질적으로 결함이 없는 표면층(21)을 구성한다. 웨이퍼(10)는 벌크영역(23)은 노출층(21)바로 아래에 위치하고 웨이퍼의 초기의 고농도 산소로 특성화된다. 노출층의 산소농도는 산소침전물 임계값 아래로 감소된다.
본 발명자는 어떤 제안된 원리에 의해 한정되는 것을 원치않을 뿐더러 특허 청구범위가 상기 제안된 원리에 의해 한정되는 것도 원치않으며, 산소 확산 계수의 수소변경(가속화) 또는 산소의 외부 확산에 기인하는 환원분위기에서의 노출의 우수성이 표면에서 수분을 형성하기 위해 산소를 수소에 결합시킨다는 것을 확산한다. 웨이퍼 표면에 막이 형성되어 산소의 외부 확산동작에 방해가 되는 종래기술에 비해, 본 발명은 막을 형성하지 않는 대기에서 종래기술에 비해, 본 발명은 막을 형성하지 않는 대기에서 상승온도로 가열시키는 공정을 강화한 것이다.
표면노출 처리후, 격자간산소를 침전시키고 내부 게터링 구조를 형성하기 위해 웨이퍼의 온도를 낮춘다. 웨이퍼의 벌크영역에서의 높은 산소농도는 실리콘의 산소고체 용해도를 초과하므로 초과산소량을 침전시키는 핵형성 처리가 발생한다.
제4도에는 표면노출과 격자간 산소침전을 수행하는 양호한 온도사이클이 도시되어 있다. 웨이퍼는 처리 동작중 침전시키기에 충분한 산소농도로 결합되고 시간 to에서 용광로에 놓인다. 시간 to에서의 온도는 낮은 온도로써 실온일 수도 있다. (t0-t1)시간 간격동안 약 1000-1200℃의 노출온도로 웨이퍼를 상승시키되, 약 1100℃온도가 적당하다. 시간(t1)에서 시간(t2)동안 환원분위기에서 웨이퍼를 노출온도에 놓이게 하는데 약1-4시간이 적당하다. 전술한 바와같이, 노출온도와 노출온도로 상승시키기 위해 소모된 시간은 확산 원리에 따라 노출층의 깊이를 결정한다. 에를들어, 1시간동안 1150℃를 유지하면, 약 18마이크로미터의 두께를 가진 표면층에서의 산소농도는 산소침전 임계 농도 아래로 감소한다.
웨이퍼의 표면층 깊이와 산소농도에 대한 함수관계가 제5도에 도시되어 있다.
약 1.65 X 1028cm-3의 초기산소 농도를 갖는 실리콘 웨이퍼를 1시간동안 1150℃로 산소를 포함하는 분위기에서 노출하면 곡선(70)과 같이 되고, 본 발명에 따라 환원분위기(수소)에서 노출하면 곡선(72)과 같은 특성을 갖는다. 환원분위기에서 노출깊이가 증가된 것을 알 수 있다.
제4도를 재차 참고해서 이하 설명한다.
노출처리후(t2-t3)시간 동안 약 1000℃의 제2온도로 웨이퍼를 천천히 식힌다. 웨이퍼 표면위에 보호 산화물을 제공하기 위해(t3-t4)시간 동안 상기 분위기에 따라 양호하게 10-100분 동안 상기 온도에서 산화시킨다. 산화 공정은 선택적이지만, 보호층을 제공하면 노출층의 고효율을 유지시키는데 도움이 된다.(t4-t5)시간 동안은 약 600-800°범위내에 존재하는 핵생성 온도로 웨이퍼를 낮추며, 약 750°가 적당하다. 온도가 낮추어지는 동안 산소의 미소침전 핵형성이 과포화된 웨이퍼의 벌크영역에서 시작된다. 관찰가능한 미소침전의 생성이 발생하도록 웨이퍼를 시간(t6)동안, 즉 1-4시간 동안 핵형성 온도에 놓아둔다. 또한 웨이퍼에 계속 행해지는 반도체장치 제조공정중에 발생하는 침전 및 게터링 공정이 상기 위치들에서 계속된다.
침전물은 그들 주위에 결정전위(dislocation)를 발생시킨다. 그리고 불순물 PDC(precipitate dislocation complex)를 형성하는 위치에 끌어 당겨진다. 연속처리 공정중에 PDC는 광학적으로 관찰할 수 있는 크기로 성장할 수 있다.
사이클의 종료부분에서 웨이퍼는 시간(T7)에서 실온으로 낮춰진다. 그 결과로 웨이퍼는 산소의 초기농도와 정확한 온도 사이클에 좌우되어 5-20마이크로 미터의 두께를 갖는 노출층과 약 109-1010cm-3의 침전 밀도로 짙게 침전된 벌크층을 갖는다. 본 발명의 상호 실시예에 있어서, 결함 핵형성을 분리단계로 간주하고 노출공정을 1단계로 수행할 수 있다. 상기 실시예(도시되지 않았음)에 있어서, 웨이퍼를 노출온도로 가열하고 환원분위기에서 상기 온도로 가열냉각하여 동일한 분위기에서 식힌다. 그리고 분리단계에 있어서, 미소침전의 핵형성이 발생하도록 웨이퍼를 보호산화물층을 구비하거나 또는 구비하지 않은 상태로 핵형성 온도로 가열한다.
본 발명에 따르면, 노출되는 동안 가열냉각 처리가 환원분위기에서, 특히, 막을 형성치 않는 환원분위기에서는 양호하게 수행된다. 예를들어 분위기는 순수 수소이거나 또는 헬륨이나 아르곤과 같은 불활성 개스가 혼합된 수소일 수도 있다. 순수 수소는 안전취급상의 문제를 지니고 있지만, 매우 순수한 불활성 개스를 제공해야 하는 필요성을 제거시킨다. 또, 질소가 혼합된 수소와 같은 다른 분위기를 사용할 수 있다. 질소가 포함된 분위기는 순수 수소의 분위기 보다 효과적이지 못하다. 왜냐하면, 질소를 포함한 분위기는 실리콘 표면위에 질화물 필름을 형성하는 경향과 질소로 인해 웨이퍼 표면에 흠집을 내는 경향이 있기 때문이다.
제6도에는 본 발명에 따라 전술한 바와같이 마련된 기판위에 제조된 반도체장치의 1실시예가 도시되어 있다. 상기 실시예에 도시된 장치는 다이나믹 MOS RAM의 1비트를 나타내고 있다. 상기 장치는 실제적으로 결함이 없는 실리콘 웨이퍼(30)와 산소침전물의 벌크(33)위에 놓여진 노출표면층(32)을 포함한다. 노출층(32)의 두께는 웨이퍼(30)의 노출영역과의 접합(36)을 형성하는 트랜지스터의 소오스 및 드레인 영역들(34)을 형성하기에 충분한 두께이다. 또한 노출층의 두께는 이러한 집합들에 결합된 공핍영역과 캐패시터(25)에 부속된 "전하 패킷(charge packet)"을 형성하기에도 충분한 두께이다.
캐패시터(25)는 전도성 전극(38), 캐패시터 유전체(40), 노출된 실리콘 층(32) 및 나중에 형성되는 캐패시터의 제2면으로 형성된다. 전극(38)에 대한 연결은 상호접속부(42)에 의해 수행된다. 캐패시터 유전체는 실리콘 이산화물, 실리콘 질화물 또는 그와 유사한 것으로 구성된 박막층일 수도 있다.
트랜지스터(27)는 게이트전극(46)으로 덮여진 게이트 절연물(44)을 포함한다. 캐패시터 이중 전극과 같이 게이트 절연물은 실리콘 이산화물, 실리콘 질화물 또는 그와 유사한 것으로 구성된 박막층일 수도 있다. 게이트 전극(46)은 금속일 수도 있고, 다결정질의 실리콘, 실리사이드, 폴리사이드 또는 그와 유사한 것일 수도 있다. 게이트 전극은 연결전극(48)으로 반도체 회로의 나머지부분에 연결된다. 트랜지스터의 드레인은 전극(50)에 접촉되고 회로연결(52)에 연결된다. 얇은 산화물영역(54)이 회로의 나머지부분을 덮어 반응하지 않도록 한다.
메모리 장치로 동작할 때, 제6도의 장치는 저장캐패시터(25)에 정보를 기록하거나 판독한다. 기록 또는 판독동작은 연결선(48)에 기록 또는 판독 펄스를 공급하여, 즉 게이트 전극(46)에 공급함으로써 장치(27)의 작동에 의해 수행된다.
트랜지스터(27)가 작동될 때, 정보가 트랜지스터를 통해 연결선(52)으로부터 캐패시터(25)에 전송되거나 또는 캐패시터로부터 연결선(52)에 전송된다. 그러므로 트랜지스터는 스위치로 작동하여 정보가 저장캐패시터(25)에 기입되고, 또는 저장캐패시터로부터 판독되는 것을 허락한다.
전하 패킷의 존재 또는 부재에 따라 정보가 캐패시터에 역학적으로 저장된다. 역학적 저장동작은 노출층(32)에서 높은 생존 시간을 필요로 하므로 저장된 정보는 연속기록동작간의 시간동안 또는 리플레쉬 사이클간의 시간동안 유지된다. 생존시간이 충분히 길지 않다면, 저장된 정보는 소수캐리어 재결함 때문에 지워지게 된다.
낮은 생존시간이 존재하는 경우, 높은 재결합 벌크(33)역시 저장된 정보를 유지하느데 중요하다. 알파 입자는 반도체 시료에서 부족한 "소프트"에 대한 책임을 진다. 만약 알파 입자가 충전된 영역을 이주할 수 있도록 충분한 생존시간을 가진 캐리어를 발생하면, 상기 캐리어들은 저장된 전하를 근절시키므로 정보가 유지되는 것을 방해한다. 유사하게, 인접한 메모리 열(row)의 어드레싱은 기판에서 기생전류를 발생시킬 수 있고, 그리고 기생전류 때문에 충분히 긴 생존시간의 통로가 기판을 통해 존재하면 저장된 전하를 근절시킬 수 있다. 낮은 생존시간이 존재하는 높은 재결합 벌크 위에 놓인 고효율의 노출층은 기판에서 발생하는 원치않는 모든 전류들을 효과적으로 소멸시킨다.
제6도에 도시된 것과 같은 장치들이 본 발명에 따라 마련된 기판, 종래의 노출공정에 의해 마련된 기판, 그리고 노출공정 없이 벌크 웨이퍼 위에 제조된다. 본 발명에 따라 제조된 장치들은 높은 수율과 긴 리플레쉬 시간을 갖는다는 것을 알 수 있으며, 높은 수율과 긴 리플레쉬 시간은 노출층에서의 낮은 결함도를 지시한다.
제6도에 도시된 것과 같은 장치를 제조할 때 본 발명에 의해 형성된 양질의 노출층이 표면층위에 고효율의 실리콘 산화물을 성장시키는데 매우 이롭다는 것을 알 수 있다. 본 발명에 의거해서 마련된 노출층 표면상에 성장된 산화물이 본 발명에 의거해서 마련된 노출층 표면상에 성장된 산화물이 본 발명에 따라 마련되지 않은 표면층 즉 산소분위기에서 노출된 표면에 유사하게 형성된 산화물 성장보다 효율이 좋고 낮은 결함도를 갖는 것은 명백하다.
본 발명에 따라 전술한 목적과 잇점들을 완전히 충족시키는 공정, 구조 및 장치들이 제공된 것을 알 수 있다. 특정 실시예를 참고해서 발명이 설명되는 동안 본 발명은 상기 도시된 실시예로 한정할 의도는 갖고 있지 않았다. 이 기술에 숙련된 자는 전술한 실시예에 변화 및 변경을 가할 수 있다. 다른 형태의 장치, 노출층의 두께 및 그와 유사한 것이 이러한 변화 및 변경을 나타낸다. 그러므로 부착된 청구범위 범주내에서 상기 모든 변화 및 변경을 할 수 있다.
Claims (9)
- 산소가 결합된 실리콘 웨이퍼를 제공하는 단계와, 상기 웨이퍼 표면에 산소침전물이 없는 층을 생성시키기 위하여 일정시간동안 환원분위기에서 상승온도로 상기 웨이퍼를 가열시키는 단계를 구비하는 것을 특징으로 하는 실리콘 웨이퍼의 표면층을 노출시키는 공정.
- 제1항에 있어서, 상기 환원분위기는 수소를 포함하는 것을 특징으로 하는 공정.
- 제2항에 있어서, 상기 환원분위기는 아르곤 또는 헬륨으로 희석된 수소를 포함하는 것을 특징으로 하는공정.
- 약 1.3 X 1018cm-3농도보다 짙은 산소 농도를 갖는 실리콘 웨이퍼를 제공하는 단계와, 상기 웨이퍼 표면에 노출층을 생성하기 위해 환원분위기에서 약 1000-1200℃의 온도로 상기 웨이퍼를 가열시키는 단계와, 환원분위기에서 상기 웨이퍼를 냉각시키는 단계로 구성되는 것을 특징으로 한 실리콘 웨이퍼의 표면층을 노출시키는 공정.
- 제4항에 있어서, 환원분위기가 수소 또는 아르곤과 혼합된 수소를 구비한 것을 특징으로 하는 공정.
- 산소가 결합된 실리콘 기판을 제공하는 단계와, 환원분위기에서 제1상승온도로 상기 기판을 가열하는 단계와, 제1상승온도보다 낮은 제2상승온도로 상기 기판의 온도를 낮추는 단계와, 상기 웨이퍼의 벌크에서 산소침전물의 핵형성을 허락하는 시간동안 제2상승온도로 상기 기판을 유지시키는 단계로 구성된 것을 특징으로 하는 반도체장치 제조용 실리콘 기판을 제공하는 공정.
- 고농도의 산소침전물의 벌크영역(33)과 환원분위기에서 노출된 제1전도형 표면층(32)을 포함한 실리콘 기판(30)과, 상기 표면층의 두께보다 얇은 깊이로 상기 표면층에 형성된 제2전도형 영역(34)을 구비하는 것을 특징으로 하는 반도체장치.
- 산소가 결합된 제1전도형 실리콘 웨이퍼를 제공하는 단계와, 상기 웨이퍼에 노출 표면층을 형성하기 위해 일정시간동안 환원분위기에서 약 1000℃ 내지 1200℃의 온도로 상기 웨이퍼를 가열시키고 그리고 상기 웨이퍼의 벌크에서 산소침전물을 핵형성할 수 있는 600℃ 내지 800℃의 제2온도로 상기 웨이퍼의 온도를 낮추는 단계와, 상기 표면층의 두께보다 얇은 깊이로 상기 노출층에 제2전도형 영역을 형성하는 단계로 구성된 것을 특징으로 하는 반도체장치 제조공정.
- 산소가 약 1.3 X 1018cm-3보다 짙은 농도로 결합된 실리콘 웨이퍼를 제공하는 단계와, 제1상승온도로 상기 웨이퍼를 가열하는 단계와, 환원분위기에서 약 1-4시간동안 상기 제1상승온도로 가렬냉각시키는 단계와, 상기 제1상승 온도보다 낮은 제2온도로 상기 웨이퍼를 식히는 단계와, 상기 웨이퍼 위에 산화물층을 형성하도록 산화분위기에서 상기 웨이퍼를 제2온도로 유지시키는 단계와, 상기 제2온도보다 낮은 제3온도로 상기 웨이퍼를 식히는 추가단계와, 미소침전물의 핵형성을 위해 일정시간동안 상기 웨이퍼를 제3온도로 유지시키는 단계로 구성된 것을 특징으로한 반도체장치 제조용 실리콘 기판을 제공하는 공정.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US500,735 | 1983-06-03 | ||
| US06/500,735 US4548654A (en) | 1983-06-03 | 1983-06-03 | Surface denuding of silicon wafer |
| US500735 | 1983-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR850002168A KR850002168A (ko) | 1985-05-06 |
| KR900005782B1 true KR900005782B1 (ko) | 1990-08-11 |
Family
ID=23990700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019840003082A KR900005782B1 (ko) | 1983-06-03 | 1984-06-02 | 실리콘 웨이퍼의 표면층 노출공정 및 그 표면층상에 형성된 반도체장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4548654A (ko) |
| EP (1) | EP0131717A3 (ko) |
| JP (1) | JPH0680673B2 (ko) |
| KR (1) | KR900005782B1 (ko) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4666532A (en) * | 1984-05-04 | 1987-05-19 | Monsanto Company | Denuding silicon substrates with oxygen and halogen |
| USH569H (en) | 1984-09-28 | 1989-01-03 | Motorola Inc. | Charge storage depletion region discharge protection |
| US4659400A (en) * | 1985-06-27 | 1987-04-21 | General Instrument Corp. | Method for forming high yield epitaxial wafers |
| FR2623332B1 (fr) * | 1987-11-18 | 1994-09-23 | Intersil Inc | Circuit integre cmos et procede de fabrication |
| JP2666945B2 (ja) * | 1988-02-08 | 1997-10-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US4868133A (en) * | 1988-02-11 | 1989-09-19 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using RTA |
| US4851358A (en) * | 1988-02-11 | 1989-07-25 | Dns Electronic Materials, Inc. | Semiconductor wafer fabrication with improved control of internal gettering sites using rapid thermal annealing |
| JPH02224249A (ja) * | 1988-11-29 | 1990-09-06 | Nec Corp | Ｓｉ基板の製造方法 |
| EP0375232B1 (en) * | 1988-12-21 | 1996-03-06 | AT&T Corp. | Growth-modified thermal oxidation process for thin oxides |
| JPH02177541A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Ceramics Co Ltd | シリコンウェハ及びシリコンウェハの熱処理方法 |
| JPH02263792A (ja) * | 1989-03-31 | 1990-10-26 | Shin Etsu Handotai Co Ltd | シリコンの熱処理方法 |
| JP2671494B2 (ja) * | 1989-05-16 | 1997-10-29 | 富士通株式会社 | ゲッタリング方法 |
| US5066359A (en) * | 1990-09-04 | 1991-11-19 | Motorola, Inc. | Method for producing semiconductor devices having bulk defects therein |
| IT1242014B (it) * | 1990-11-15 | 1994-02-02 | Memc Electronic Materials | Procedimento per il trattamento di fette di silicio per ottenere in esse profili di precipitazione controllati per la produzione di componenti elettronici. |
| JP2613498B2 (ja) * | 1991-03-15 | 1997-05-28 | 信越半導体株式会社 | Ｓｉ単結晶ウエーハの熱処理方法 |
| JP2535701B2 (ja) * | 1992-03-27 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| CA2064486C (en) * | 1992-03-31 | 2001-08-21 | Alain Comeau | Method of preparing semiconductor wafer with good intrinsic gettering |
| JP2560178B2 (ja) * | 1992-06-29 | 1996-12-04 | 九州電子金属株式会社 | 半導体ウェーハの製造方法 |
| JPH0684925A (ja) * | 1992-07-17 | 1994-03-25 | Toshiba Corp | 半導体基板およびその処理方法 |
| KR0139730B1 (ko) * | 1993-02-23 | 1998-06-01 | 사또오 후미오 | 반도체 기판 및 그 제조방법 |
| US5401669A (en) * | 1993-05-13 | 1995-03-28 | Memc Electronic Materials, Spa | Process for the preparation of silicon wafers having controlled distribution of oxygen precipitate nucleation centers |
| JPH0786289A (ja) * | 1993-07-22 | 1995-03-31 | Toshiba Corp | 半導体シリコンウェハおよびその製造方法 |
| US5352615A (en) * | 1994-01-24 | 1994-10-04 | Motorola, Inc. | Denuding a semiconductor substrate |
| US5445975A (en) * | 1994-03-07 | 1995-08-29 | Advanced Micro Devices, Inc. | Semiconductor wafer with enhanced pre-process denudation and process-induced gettering |
| JPH07247197A (ja) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2874834B2 (ja) * | 1994-07-29 | 1999-03-24 | 三菱マテリアル株式会社 | シリコンウェーハのイントリンシックゲッタリング処理法 |
| JPH08130214A (ja) * | 1994-09-07 | 1996-05-21 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5478762A (en) * | 1995-03-16 | 1995-12-26 | Taiwan Semiconductor Manufacturing Company | Method for producing patterning alignment marks in oxide |
| TW319916B (ko) * | 1995-06-05 | 1997-11-11 | Hewlett Packard Co | |
| US6004868A (en) | 1996-01-17 | 1999-12-21 | Micron Technology, Inc. | Method for CMOS well drive in a non-inert ambient |
| WO1998014994A1 (en) * | 1996-09-30 | 1998-04-09 | Lsi Logic Corporation | Semiconductor fabrication |
| JP2973960B2 (ja) * | 1997-01-29 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5994761A (en) | 1997-02-26 | 1999-11-30 | Memc Electronic Materials Spa | Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor |
| WO1998042010A1 (en) * | 1997-03-17 | 1998-09-24 | Genus, Inc. | Bonded soi wafers using high energy implant |
| DE69841714D1 (de) * | 1997-04-09 | 2010-07-22 | Memc Electronic Materials | Silicium mit niedriger Fehlerdichte und idealem Sauerstoffniederschlag |
| US5882989A (en) * | 1997-09-22 | 1999-03-16 | Memc Electronic Materials, Inc. | Process for the preparation of silicon wafers having a controlled distribution of oxygen precipitate nucleation centers |
| US6828690B1 (en) | 1998-08-05 | 2004-12-07 | Memc Electronic Materials, Inc. | Non-uniform minority carrier lifetime distributions in high performance silicon power devices |
| WO2000013226A1 (en) | 1998-09-02 | 2000-03-09 | Memc Electronic Materials, Inc. | Process for preparing an ideal oxygen precipitating silicon wafer |
| US6336968B1 (en) | 1998-09-02 | 2002-01-08 | Memc Electronic Materials, Inc. | Non-oxygen precipitating czochralski silicon wafers |
| DE69941196D1 (de) | 1998-09-02 | 2009-09-10 | Memc Electronic Materials | Wärmebehandelte Siliziumscheiben mit verbesserter Eigengetterung |
| EP1114454A2 (en) | 1998-09-02 | 2001-07-11 | MEMC Electronic Materials, Inc. | Silicon on insulator structure from low defect density single crystal silicon |
| EP1624482B1 (en) * | 1998-09-02 | 2009-07-29 | MEMC Electronic Materials, Inc. | Thermally annealed silicon wafers having improved intrinsic gettering |
| EP1125008B1 (en) * | 1998-10-14 | 2003-06-18 | MEMC Electronic Materials, Inc. | Thermally annealed, low defect density single crystal silicon |
| JP2000154070A (ja) * | 1998-11-16 | 2000-06-06 | Suminoe Textile Co Ltd | セラミックス三次元構造体及びその製造方法 |
| US6284384B1 (en) | 1998-12-09 | 2001-09-04 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering |
| JP2000294549A (ja) * | 1999-02-02 | 2000-10-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2000277404A (ja) * | 1999-03-26 | 2000-10-06 | Mitsubishi Materials Silicon Corp | シリコンウェーハ |
| US20030051656A1 (en) | 1999-06-14 | 2003-03-20 | Charles Chiun-Chieh Yang | Method for the preparation of an epitaxial silicon wafer with intrinsic gettering |
| US6635587B1 (en) | 1999-09-23 | 2003-10-21 | Memc Electronic Materials, Inc. | Method for producing czochralski silicon free of agglomerated self-interstitial defects |
| US6376395B2 (en) * | 2000-01-11 | 2002-04-23 | Memc Electronic Materials, Inc. | Semiconductor wafer manufacturing process |
| AU3233101A (en) | 2000-02-17 | 2001-08-27 | Sekisui Jushi Kabushiki Kaisha | Road sign device and spontaneously emitted light sign system used for the device |
| US6339016B1 (en) | 2000-06-30 | 2002-01-15 | Memc Electronic Materials, Inc. | Method and apparatus for forming an epitaxial silicon wafer with a denuded zone |
| EP1295324A1 (en) * | 2000-06-30 | 2003-03-26 | MEMC Electronic Materials, Inc. | Method and apparatus for forming a silicon wafer with a denuded zone |
| US6599815B1 (en) | 2000-06-30 | 2003-07-29 | Memc Electronic Materials, Inc. | Method and apparatus for forming a silicon wafer with a denuded zone |
| JP4822582B2 (ja) * | 2000-12-22 | 2011-11-24 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | ボロンドープされたシリコンウエハの熱処理方法 |
| US6897084B2 (en) * | 2001-04-11 | 2005-05-24 | Memc Electronic Materials, Inc. | Control of oxygen precipitate formation in high resistivity CZ silicon |
| WO2002086960A1 (en) * | 2001-04-20 | 2002-10-31 | Memc Electronic Materials, Inc. | Method for the preparation of a silicon wafer having stabilized oxygen precipitates |
| US20040259321A1 (en) * | 2003-06-19 | 2004-12-23 | Mehran Aminzadeh | Reducing processing induced stress |
| JP4617751B2 (ja) * | 2004-07-22 | 2011-01-26 | 株式会社Ｓｕｍｃｏ | シリコンウェーハおよびその製造方法 |
| US7485928B2 (en) * | 2005-11-09 | 2009-02-03 | Memc Electronic Materials, Inc. | Arsenic and phosphorus doped silicon wafer substrates having intrinsic gettering |
| US20090004458A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Diffusion Control in Heavily Doped Substrates |
| US20090004426A1 (en) * | 2007-06-29 | 2009-01-01 | Memc Electronic Materials, Inc. | Suppression of Oxygen Precipitation in Heavily Doped Single Crystal Silicon Substrates |
| US7858501B2 (en) * | 2007-08-23 | 2010-12-28 | Infineon Technologies Austria Ag | Semiconductor wafer for semiconductor components and production method |
| US8378384B2 (en) * | 2007-09-28 | 2013-02-19 | Infineon Technologies Ag | Wafer and method for producing a wafer |
| JP5984448B2 (ja) * | 2012-03-26 | 2016-09-06 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハ |
| JP2013206981A (ja) * | 2012-03-27 | 2013-10-07 | Globalwafers Japan Co Ltd | シリコンウェーハ |
| GB2574879B (en) * | 2018-06-22 | 2022-12-28 | X Fab Semiconductor Foundries Gmbh | Substrates for III-nitride epitaxy |
| KR20220044806A (ko) | 2019-08-09 | 2022-04-11 | 리딩 엣지 이큅먼트 테크놀로지스, 아이엔씨. | 산소 농도가 낮은 영역이 있는 리본 또는 웨이퍼의 제조 |
| AU2020329758A1 (en) * | 2019-08-09 | 2022-02-17 | Leading Edge Equipment Technologies, Inc. | Wafer with regions of low oxygen concentration |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297666A (en) * | 1976-02-12 | 1977-08-16 | Hitachi Ltd | Production of semiconductor device containing pn junctions |
| US4154873A (en) * | 1977-11-10 | 1979-05-15 | Burr-Brown Research Corporation | Method of increasing field inversion threshold voltage and reducing leakage current and electrical noise in semiconductor devices |
| US4153486A (en) * | 1978-06-05 | 1979-05-08 | International Business Machines Corporation | Silicon tetrachloride epitaxial process for producing very sharp autodoping profiles and very low defect densities on substrates with high concentration buried impurity layers utilizing a preheating in hydrogen |
| FR2435818A1 (fr) * | 1978-09-08 | 1980-04-04 | Ibm France | Procede pour accroitre l'effet de piegeage interne des corps semi-conducteurs |
| JPS583375B2 (ja) * | 1979-01-19 | 1983-01-21 | 超エル・エス・アイ技術研究組合 | シリコン単結晶ウエハ−の製造方法 |
| JPS5680139A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| GB2080780B (en) * | 1980-07-18 | 1983-06-29 | Secr Defence | Heat treatment of silicon slices |
| US4364779A (en) * | 1980-08-04 | 1982-12-21 | Bell Telephone Laboratories, Incorporated | Fabrication of semiconductor devices including double annealing steps for radiation hardening |
| DE3280219D1 (de) * | 1981-03-11 | 1990-08-30 | Fujitsu Ltd | Verfahren zur herstellung einer halbleiteranordnung mit ausgluehen eines halbleiterkoerpers. |
| JPS57197827A (en) * | 1981-05-29 | 1982-12-04 | Hitachi Ltd | Semiconductor substrate |
| US4437922A (en) * | 1982-03-26 | 1984-03-20 | International Business Machines Corporation | Method for tailoring oxygen precipitate particle density and distribution silicon wafers |
| EP0093848A3 (en) * | 1982-05-12 | 1986-03-26 | International Business Machines Corporation | Semiconductor device fabrication process utilizing an added annealing step |
| JPS59202640A (ja) * | 1983-05-02 | 1984-11-16 | Toshiba Corp | 半導体ウエハの処理方法 |
-
1983
- 1983-06-03 US US06/500,735 patent/US4548654A/en not_active Expired - Lifetime
-
1984
- 1984-05-22 JP JP59103539A patent/JPH0680673B2/ja not_active Expired - Lifetime
- 1984-05-24 EP EP84105931A patent/EP0131717A3/en not_active Withdrawn
- 1984-06-02 KR KR1019840003082A patent/KR900005782B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4548654A (en) | 1985-10-22 |
| EP0131717A2 (en) | 1985-01-23 |
| JPH0680673B2 (ja) | 1994-10-12 |
| JPS603130A (ja) | 1985-01-09 |
| KR850002168A (ko) | 1985-05-06 |
| EP0131717A3 (en) | 1986-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900005782B1 (ko) | 실리콘 웨이퍼의 표면층 노출공정 및 그 표면층상에 형성된 반도체장치 | |
| KR930000310B1 (ko) | 반도체장치의 제조방법 | |
| US6191010B1 (en) | Process for preparing an ideal oxygen precipitating silicon wafer | |
| US4314595A (en) | Method of forming nondefective zone in silicon single crystal wafer by two stage-heat treatment | |
| US6306733B1 (en) | Ideal oxygen precipitating epitaxial silicon wafers and oxygen out-diffusion-less process therefor | |
| US6821344B2 (en) | Czochralski pullers including heat shield housings having sloping top and bottom | |
| EP1114441B1 (en) | Method of forming non-oxygen precipitating czochralski silicon wafers | |
| US20050255671A1 (en) | Process for producing silicon on insulator structure having intrinsic gettering by ion implantation | |
| KR19990044245A (ko) | 실리콘 단결정 웨이퍼의 열처리 방법과 그 열처리 장치 및 실리콘 단결정 웨이퍼와 그 제조 방법 | |
| US4597804A (en) | Methods of forming denuded zone in wafer by intrinsic gettering and forming bipolar transistor therein | |
| US6040211A (en) | Semiconductors having defect denuded zones | |
| US4666532A (en) | Denuding silicon substrates with oxygen and halogen | |
| JP2004503086A (ja) | 削剥領域を備えたシリコンウエハの製造方法及び製造装置 | |
| US6273944B1 (en) | Silicon wafer for hydrogen heat treatment and method for manufacturing the same | |
| KR100625822B1 (ko) | 실리콘 웨이퍼 및 그의 제조 방법 | |
| JPH09283529A (ja) | 半導体基板の製造方法およびその検査方法 | |
| US5574307A (en) | Semiconductor device and method of producing the same | |
| JPH04130731A (ja) | 半導体集積回路装置の製造方法 | |
| JPS5821829A (ja) | 半導体装置の製造方法 | |
| JPH08293589A (ja) | 半導体基板および半導体装置 | |
| JP3093762B2 (ja) | 半導体装置の製造方法 | |
| JPS6326541B2 (ko) | ||
| JP2773203B2 (ja) | 半導体装置の製造方法 | |
| JPH11288942A (ja) | 半導体装置の製造方法 | |
| JPS60148127A (ja) | 半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20030711 Year of fee payment: 14 |
|
| EXPY | Expiration of term |