JPS603130A - シリコン・ウエ−ハの無欠陥表面層の形成法 - Google Patents
シリコン・ウエ−ハの無欠陥表面層の形成法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
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- Crystals, And After-Treatments Of Crystals (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般的には半導体デバイスに関するもので
、正確に云えば、高品質の無欠陥層？持つシリコン・ウ
ェーハの形成法及び、そ、の上に作られた半導体デバイ
スに関するものである。
、正確に云えば、高品質の無欠陥層？持つシリコン・ウ
ェーハの形成法及び、そ、の上に作られた半導体デバイ
スに関するものである。
多くの半導体デバイスが、高ライフ・タイムの少数キャ
リアを持つ半導体物質中に形成されることにより改良さ
れている。例えばバイポーラ・トランジスタの′電流利
得（ｇａｉｎ）は、少数キャリアのライフ・タイムに比
例する。ＭＯＳ・ダイナミック・うＡ （ＲＡＭ）のリ
フレッシュ・タイム（ｒｅｆｒｅｓｈｔｉｍｅ）、すな
わち、ダイナミック・ラムがリフレッシュ無しにメモリ
ヲ保持している時間の長さもまた、直接に少数キャリヤ
のライフ・タイムに関連する。これらはほんの２例であ
る力；、そのようなデバイスについては、それ故に、半
導体ウェーッ１において少なくとも茜ライフ・タイムの
少数キャリアを有することを特徴とする局部的な＠ＩＳ
分に、デバイスを形成することが望ましく、よ７ｔ１よ
必要である。
リアを持つ半導体物質中に形成されることにより改良さ
れている。例えばバイポーラ・トランジスタの′電流利
得（ｇａｉｎ）は、少数キャリアのライフ・タイムに比
例する。ＭＯＳ・ダイナミック・うＡ （ＲＡＭ）のリ
フレッシュ・タイム（ｒｅｆｒｅｓｈｔｉｍｅ）、すな
わち、ダイナミック・ラムがリフレッシュ無しにメモリ
ヲ保持している時間の長さもまた、直接に少数キャリヤ
のライフ・タイムに関連する。これらはほんの２例であ
る力；、そのようなデバイスについては、それ故に、半
導体ウェーッ１において少なくとも茜ライフ・タイムの
少数キャリアを有することを特徴とする局部的な＠ＩＳ
分に、デバイスを形成することが望ましく、よ７ｔ１よ
必要である。
さらに、多くの半導体デノ（イスが高ライフ・タイムの
デバイス能動領域に隣接して低ライフ・タイム物質の領
域を必要とし、また１よそれにより￥ＩＪ益ケ受けてい
る。例えば、低ライフ・タイム物質は、注入された少数
キャリアの濃度を抑圧することによりバイポーラ・スイ
ッチング・トランジスタの回復時間（ｒｅｃｏｖｅｒｙ
ｔｉｍｅ） １ｇ低下させる。ダイナミックＭＯ８回
路では、隣接する低ライフ・、タイム物質は、α線が発
生させる少数キャリアに起因するリフト・エラーに対す
る感度ヲ低下した回路をつくることになる。低ライフ・
タイム物質ｌヨ、またメモリ保持にエラーケおこす寄生
電流杖口ち夕１妨害故障（ｒｏｗ ｄｉｓｔｕｒｂ ｆ
ａｉ＃ｒｅ） ％’抑圧する。
デバイス能動領域に隣接して低ライフ・タイム物質の領
域を必要とし、また１よそれにより￥ＩＪ益ケ受けてい
る。例えば、低ライフ・タイム物質は、注入された少数
キャリアの濃度を抑圧することによりバイポーラ・スイ
ッチング・トランジスタの回復時間（ｒｅｃｏｖｅｒｙ
ｔｉｍｅ） １ｇ低下させる。ダイナミックＭＯ８回
路では、隣接する低ライフ・、タイム物質は、α線が発
生させる少数キャリアに起因するリフト・エラーに対す
る感度ヲ低下した回路をつくることになる。低ライフ・
タイム物質ｌヨ、またメモリ保持にエラーケおこす寄生
電流杖口ち夕１妨害故障（ｒｏｗ ｄｉｓｔｕｒｂ ｆ
ａｉ＃ｒｅ） ％’抑圧する。
低ライフタイム物質の局部的な領域ｉよ、イ氏ライフ・
タイムが、半縛体拐料の結晶構造の欠陥からもたらされ
るものであれば、さらに利点がある。
タイムが、半縛体拐料の結晶構造の欠陥からもたらされ
るものであれば、さらに利点がある。
デバイス処理のあいだ、これら結晶欠陥は、他の欠陥や
不純物に対して、ゲッタリング領域として作用し、隣接
する高品位物質の高ライフ・、タイム特性を維持する働
きをする。
不純物に対して、ゲッタリング領域として作用し、隣接
する高品位物質の高ライフ・、タイム特性を維持する働
きをする。
それ故、低ライフ・タイムのバルクの上の高ライフ・タ
イム物質の表面層により、シリコン°ウェーハを、特徴
あるものに１−ることは望よしい。
イム物質の表面層により、シリコン°ウェーハを、特徴
あるものに１−ることは望よしい。
等間技術は高ライフ・タイム、低ライ、フ・タイムの適
当な領域を有するシリコン・ウェーッ′−ケ達成するた
めの努力により発展してきた。例えば、酸素欠陥を完全
に除去した表面層と組合せたウェーハのバルクの酸素沈
殿物（ｐｒｅｃｉｐｉｔａｔｅｓ ）における内部ゲッ
タリング（１ｎｔｅｒｎａＡ ｇｅｔｔｅｒｉｎｇ）作
用は、この種の技術の１つである。この構造を達成する
には、シリコン・ウェーッ・は、高濃度の格子間酸素（
ｉｎｔｅｒｓｔｉｔｉａｔｏｘｙｇｅｎ） ｆ適当にす
るように成長される。そしてウェーハは、不活性または
酸化雰囲気中で、充分な時間加熱することにより表面層
は、酸素関連の欠陥が完全に除去された無欠陥層となり
、格子間酸素はウェーッ・表面に拡散し、そこでウェー
ッ・より除去される。無欠陥層形成ステップに続いて、
ウェーッ１は約６００−” ８００℃の温度で長い時間
加熱され、酸素はウェーッ・・ノ（ルクに析出される。
当な領域を有するシリコン・ウェーッ′−ケ達成するた
めの努力により発展してきた。例えば、酸素欠陥を完全
に除去した表面層と組合せたウェーハのバルクの酸素沈
殿物（ｐｒｅｃｉｐｉｔａｔｅｓ ）における内部ゲッ
タリング（１ｎｔｅｒｎａＡ ｇｅｔｔｅｒｉｎｇ）作
用は、この種の技術の１つである。この構造を達成する
には、シリコン・ウェーッ・は、高濃度の格子間酸素（
ｉｎｔｅｒｓｔｉｔｉａｔｏｘｙｇｅｎ） ｆ適当にす
るように成長される。そしてウェーハは、不活性または
酸化雰囲気中で、充分な時間加熱することにより表面層
は、酸素関連の欠陥が完全に除去された無欠陥層となり
、格子間酸素はウェーッ・表面に拡散し、そこでウェー
ッ・より除去される。無欠陥層形成ステップに続いて、
ウェーッ１は約６００−” ８００℃の温度で長い時間
加熱され、酸素はウェーッ・・ノ（ルクに析出される。
このプロセスは望ましい構造；と作るのに部分的には有
効なことは明らかであるが、表面層にかなり高濃度の、
理由のはつきりしない欠陥（ｒａｎｄｏｍ ｄｅｆｅｃ
ｔｓ ）が残る入点がある。この火陥もまた、ウェーッ
・に形成されるデバイスの歩留りを低下させる結果にな
る。
効なことは明らかであるが、表面層にかなり高濃度の、
理由のはつきりしない欠陥（ｒａｎｄｏｍ ｄｅｆｅｃ
ｔｓ ）が残る入点がある。この火陥もまた、ウェーッ
・に形成されるデバイスの歩留りを低下させる結果にな
る。
本発明の１つの目的は、シリコン・ウェーッ飄の表面層
を無欠陥（ｄｅｎｕｄｉｎｇ ） とする改良方法（プ
ロセス）を提供することである。
を無欠陥（ｄｅｎｕｄｉｎｇ ） とする改良方法（プ
ロセス）を提供することである。
本発明のもう１つの目的は、半棉体デノ々イス作成用の
シリコン基板乞製造するプロセスを改善することである
。
シリコン基板乞製造するプロセスを改善することである
。
本発明の更に他の目的は、改良した半４一体デノ（イス
を提供することである。
を提供することである。
発明の簡単な要約
前述の目的、利点及びその他の本発明の目的と利点は、
還元雰囲気を使用する、無人階層形成プロセスにより達
成される。そこに結合した菌濃度の酸素乞やわらげるシ
リコン・ウェーハは、還元雰囲気中で高温に加熱され、
格子間酸素はウェーハの表面層より拡散することケ可能
にする。ウェーハがその温度に保持される特定の温度と
、その時間により無欠陥層の厚さが決定される。両温還
元雰囲気処理につづいて、ウェーハは前より低い温度で
アニールされる。第１温度よりの冷却期間中及びウェー
ハが第２温度に保たれる間に、酸素はウェーハ・バルク
の中に核を析出する。酸素析出物の核形成は、普通のデ
バイス・プロセスの間に遭遇する後期熱処理中に大規模
な酸素析出用のウェーハのバルクな製造する。
還元雰囲気を使用する、無人階層形成プロセスにより達
成される。そこに結合した菌濃度の酸素乞やわらげるシ
リコン・ウェーハは、還元雰囲気中で高温に加熱され、
格子間酸素はウェーハの表面層より拡散することケ可能
にする。ウェーハがその温度に保持される特定の温度と
、その時間により無欠陥層の厚さが決定される。両温還
元雰囲気処理につづいて、ウェーハは前より低い温度で
アニールされる。第１温度よりの冷却期間中及びウェー
ハが第２温度に保たれる間に、酸素はウェーハ・バルク
の中に核を析出する。酸素析出物の核形成は、普通のデ
バイス・プロセスの間に遭遇する後期熱処理中に大規模
な酸素析出用のウェーハのバルクな製造する。
好ましい実施例の詳細説明
半得体産業において使用される大部分のシリコン・ウェ
ーハは、単結晶インゴットが溶融物より引き上げられる
チョクラルスキー法（Ｃ２法）により成長される。シリ
コン溶融物を保持するルッポは、典型的なシリカ製品で
ある。ルツボは一部分は溶融シリコンに溶解する。この
よ□うにして、ルツボからの酸素は溶融物に結合され、
さらに成長する単結晶インゴットに結合する。単結晶イ
ンゴットはさらにスライスされ、多数のウェーハとなり
、１クエーハは、所望の厚さ及び表向仕上げに至るまで
ラッピングされ研磨される。第１図は、点により示され
た格子間酸素により均等にドープされたシリコン・ウェ
ーハ１０の断面を示す。内部ゲッタリング（ｉｎｔｅｒ
ｎａｔｇｅｔｔｅｒｉｎｇ）作用に対し、格子間酸素は
、ウェーハにおいて普通の濃度から高濃度にあるべきで
あり、出来れは約１．６−４．４ ｘ １０１８ｔｙｎ
−３（２６−２８ｐｐｍ ）より高い濃度が望ましい。
ーハは、単結晶インゴットが溶融物より引き上げられる
チョクラルスキー法（Ｃ２法）により成長される。シリ
コン溶融物を保持するルッポは、典型的なシリカ製品で
ある。ルツボは一部分は溶融シリコンに溶解する。この
よ□うにして、ルツボからの酸素は溶融物に結合され、
さらに成長する単結晶インゴットに結合する。単結晶イ
ンゴットはさらにスライスされ、多数のウェーハとなり
、１クエーハは、所望の厚さ及び表向仕上げに至るまで
ラッピングされ研磨される。第１図は、点により示され
た格子間酸素により均等にドープされたシリコン・ウェ
ーハ１０の断面を示す。内部ゲッタリング（ｉｎｔｅｒ
ｎａｔｇｅｔｔｅｒｉｎｇ）作用に対し、格子間酸素は
、ウェーハにおいて普通の濃度から高濃度にあるべきで
あり、出来れは約１．６−４．４ ｘ １０１８ｔｙｎ
−３（２６−２８ｐｐｍ ）より高い濃度が望ましい。
そのような濃度では、ウェーハは、酸素により過飽和と
なる。そのような濃度の格子間酸素でも、適当な条件の
もとでは、いくらかの過剰の酸素は、低ライフタイム領
域？与えることは勿論内部ゲッタリング位置ヲ与えて析
出させることが可能である。
なる。そのような濃度の格子間酸素でも、適当な条件の
もとでは、いくらかの過剰の酸素は、低ライフタイム領
域？与えることは勿論内部ゲッタリング位置ヲ与えて析
出させることが可能である。
然しながら、大部分の半円φ体デバイスにとって、デバ
イス活性（能動）領域は高品位、高ライフ・タイム半導
体材料の領域に配置されるべき双あり、高ａ′μ度の酸
素析出物を有する材料に配置してはならない。例えば、
ｐｎ接合に交差するか、ｐｎ接合に関連した空乏層の中
にある酸素析出物は、接合の漏洩電流を増加する。本発
明によれば、無欠陥層（ｄｅｎｕｄｅｄムｙｅｒ）、即
ち、ウェーッ・のバルクに比して実質上減少した欠陥密
度を有する高品位半得体材料層は、ウェーハ表面に形成
される。無欠陥表面層の厚さは、少なくとも最小限のデ
バイス活性碩を設けるのに十分である。無欠陥層の計−
のウェーハ・バルクは、内部ゲッタリング領域として作
用する酸素析出物とその関連火陥が高層１度であること
を特徴とし、少数キャリアのライフ・タイムヶ減少させ
る。
イス活性（能動）領域は高品位、高ライフ・タイム半導
体材料の領域に配置されるべき双あり、高ａ′μ度の酸
素析出物を有する材料に配置してはならない。例えば、
ｐｎ接合に交差するか、ｐｎ接合に関連した空乏層の中
にある酸素析出物は、接合の漏洩電流を増加する。本発
明によれば、無欠陥層（ｄｅｎｕｄｅｄムｙｅｒ）、即
ち、ウェーッ・のバルクに比して実質上減少した欠陥密
度を有する高品位半得体材料層は、ウェーハ表面に形成
される。無欠陥表面層の厚さは、少なくとも最小限のデ
バイス活性碩を設けるのに十分である。無欠陥層の計−
のウェーハ・バルクは、内部ゲッタリング領域として作
用する酸素析出物とその関連火陥が高層１度であること
を特徴とし、少数キャリアのライフ・タイムヶ減少させ
る。
本発明のプロセスは、高濃（８）の酸素を有するシリコ
ン・ウェーハより出発する。シリコン・ウェーハは、還
元雰囲気中で面温度にて加熱され、好ましくは、フィル
ム（薄膜）を形成しない還元雰囲気、即ちシリコン表面
上にフィルムの形成ケ起さない雰囲気にて加熱−するの
が望ましい。この加熱段階中、酸素は、ウェーハ表面に
無欠陥形成層を残してウェーハ表面より拡散１゛る。第
２図は、例えば水素中の高温処理中に、酸素ドープされ
たウェーハに起ると考えられることを図式的に示す。
ン・ウェーハより出発する。シリコン・ウェーハは、還
元雰囲気中で面温度にて加熱され、好ましくは、フィル
ム（薄膜）を形成しない還元雰囲気、即ちシリコン表面
上にフィルムの形成ケ起さない雰囲気にて加熱−するの
が望ましい。この加熱段階中、酸素は、ウェーハ表面に
無欠陥形成層を残してウェーハ表面より拡散１゛る。第
２図は、例えば水素中の高温処理中に、酸素ドープされ
たウェーハに起ると考えられることを図式的に示す。
高温において、水素は矢印１５で示すとおり、ウェーハ
の中じ拡散する。シリコン中の水素の飽和濃度は約２０
ｐｐｂにすぎない。水素は、シリコン中テ極メて高い
拡散係数を有しているので、酸素に比較すれば、水素は
、はとんど瞬時に飽和濃度までウェーハ全部に拡散する
。水素が、ウェーハに拡散するのと同時に、酸素は、矢
印１７で示すとおり、ウェーハより外方に拡散する。酸
素の外方拡散は、拡散条件により制御され、その結果の
無欠陥層の厚さは、（Ｄｔ ）ｈに比例する。ただし、
Ｄは高温における酸素の拡散係数、ｔは高温段階に保た
れた時間である。
の中じ拡散する。シリコン中の水素の飽和濃度は約２０
ｐｐｂにすぎない。水素は、シリコン中テ極メて高い
拡散係数を有しているので、酸素に比較すれば、水素は
、はとんど瞬時に飽和濃度までウェーハ全部に拡散する
。水素が、ウェーハに拡散するのと同時に、酸素は、矢
印１７で示すとおり、ウェーハより外方に拡散する。酸
素の外方拡散は、拡散条件により制御され、その結果の
無欠陥層の厚さは、（Ｄｔ ）ｈに比例する。ただし、
Ｄは高温における酸素の拡散係数、ｔは高温段階に保た
れた時間である。
還元雰囲気中での高温無人１’ｌ’＋’＞層形成処理の
合成効果は第６図に示される。ウーエーハ１０は、実質
的に欠陥が無い表面）の２１ｆ７：呉えること？特徴と
する。ウェーハ１０のバルク２６、即ち無欠陥形成層２
１の直十のウェーハ１０のｉｆｌ ｊ俄は、本質的にウ
ェーハの初期の商い酸素敲反であることに特徴がある。
合成効果は第６図に示される。ウーエーハ１０は、実質
的に欠陥が無い表面）の２１ｆ７：呉えること？特徴と
する。ウェーハ１０のバルク２６、即ち無欠陥形成層２
１の直十のウェーハ１０のｉｆｌ ｊ俄は、本質的にウ
ェーハの初期の商い酸素敲反であることに特徴がある。
＝Ｃ欠陥形成帯域の酸素濃度は、酸素析出閾値より低い
値まで低下されている。木発明者は、いかなる提案ずみ
の学説（ｐｒｏｐｏｓｅｄ ｔｂｅｏｒｙ）にも末縛さ
れることを希望しないのみならず、特許請求の範囲は、
かような提案ずみの学説に限定されないが、他方、還元
雰囲気中での無欠陥形成層の−り１、純性は、酸素の拡
散係数の水素によるヌシ更（加速すを生ずるか、または
、酸素は、外方拡散′１−るから、ウェーハ表面におい
て水素と結合し又水層形成−４〜る事実より生ずるもの
と考える。本発明のプロセスは、フィルムを形成しない
雰囲気中で商〜４度に加熱することにまり増大される。
値まで低下されている。木発明者は、いかなる提案ずみ
の学説（ｐｒｏｐｏｓｅｄ ｔｂｅｏｒｙ）にも末縛さ
れることを希望しないのみならず、特許請求の範囲は、
かような提案ずみの学説に限定されないが、他方、還元
雰囲気中での無欠陥形成層の−り１、純性は、酸素の拡
散係数の水素によるヌシ更（加速すを生ずるか、または
、酸素は、外方拡散′１−るから、ウェーハ表面におい
て水素と結合し又水層形成−４〜る事実より生ずるもの
と考える。本発明のプロセスは、フィルムを形成しない
雰囲気中で商〜４度に加熱することにまり増大される。
先行技術によるプロセスでは、ウェーハ表面に破膜（フ
ィルム）が形成され酸素の外方拡散の１ｉｆ７＋、 Ｗ
となっていた。
ィルム）が形成され酸素の外方拡散の１ｉｆ７＋、 Ｗ
となっていた。
表面無欠陥層形成処理の後で、ウェーハの出没は低下さ
れ、格子間酸素の析出を起して内部ケッタリング構造の
形成を開始する。ウェーハ・バルり中の高い酸素濃度は
、シリコン内の酸素の固溶ｌを越えるので、核形成処理
により、いくらかの過剰な酸素を析出させる。
れ、格子間酸素の析出を起して内部ケッタリング構造の
形成を開始する。ウェーハ・バルり中の高い酸素濃度は
、シリコン内の酸素の固溶ｌを越えるので、核形成処理
により、いくらかの過剰な酸素を析出させる。
第４図は、本発明による無欠陥表面層形成及び内部酸素
の析出？実行するための好ましい加熱サイクルを示す。
の析出？実行するための好ましい加熱サイクルを示す。
加熱処理中に析出するに十分、６い酸素ａ度を有するウ
ェーッ・は時間ｔｏにおいて炉の雰囲気中に置かれる。
ェーッ・は時間ｔｏにおいて炉の雰囲気中に置かれる。
時間ｔ。ではウェーッ・の温度は、例えは、室温のよう
な低温である。ウェーッ・温度はｔｏよりｔ、の間約１
０［］０−１２００℃、好ましくは約１１００℃の無欠
陥層形成温度に上昇される。ウェーッ・は還元雰囲気中
にて７１（（久陥層形成温区に保持され、時間ｔ１〜ｔ
２の間ミ約１〜４時間保持されるのが望ましい。既に述
べたと」ｄす、無欠陥層形成のための温度と、ウェーッ
１がこの温１ｙに保持される時間は、拡散の原理及びツ
）１（欠陥形成層の深さにより決定される。例えば１１
５０℃にて１時間保持した場合、約１８マイクロメータ
の厚さの表面層の酸素濃度は、酸素析出閾値ｅ度以下に
低下される。
な低温である。ウェーッ・温度はｔｏよりｔ、の間約１
０［］０−１２００℃、好ましくは約１１００℃の無欠
陥層形成温度に上昇される。ウェーッ・は還元雰囲気中
にて７１（（久陥層形成温区に保持され、時間ｔ１〜ｔ
２の間ミ約１〜４時間保持されるのが望ましい。既に述
べたと」ｄす、無欠陥層形成のための温度と、ウェーッ
１がこの温１ｙに保持される時間は、拡散の原理及びツ
）１（欠陥形成層の深さにより決定される。例えば１１
５０℃にて１時間保持した場合、約１８マイクロメータ
の厚さの表面層の酸素濃度は、酸素析出閾値ｅ度以下に
低下される。
第５図は、ウェーハ中の深さの関叡として酸素濃度を示
す。初期酸素濃度が約１．６５ Ｘ １０ ｃｍ のシ
リコン・ウェーハ＞ １１５０℃にて１時間酸素含有雰
囲気中（カーブ７０）でまた本発明による還元雰囲気（
水素）（カーブ７２）中で無欠陥形成馨行なった。還元
雰囲気中での無欠陥形成層の深さの増大は明らかである
。
す。初期酸素濃度が約１．６５ Ｘ １０ ｃｍ のシ
リコン・ウェーハ＞ １１５０℃にて１時間酸素含有雰
囲気中（カーブ７０）でまた本発明による還元雰囲気（
水素）（カーブ７２）中で無欠陥形成馨行なった。還元
雰囲気中での無欠陥形成層の深さの増大は明らかである
。
再び第４図に関して説明すれは、所望の長さの無欠陥層
形成のアニールをした後、温度は、時間ｔ２〜ｔ２の間
に約１０００℃の第２ 淘１５１：に低下される。
形成のアニールをした後、温度は、時間ｔ２〜ｔ２の間
に約１０００℃の第２ 淘１５１：に低下される。
この温度において、ウェーハは、時間ｔ３〜ｔ４の間酸
化され、雰囲気Ｗに応じて約１０〜１００分間酸化する
のが望ましく、ウェーハ表面に保護酸化物を形成する。
化され、雰囲気Ｗに応じて約１０〜１００分間酸化する
のが望ましく、ウェーハ表面に保護酸化物を形成する。
この酸化段階（ステップ）は随意であるが、面品位の９
１！（欠陥形成層の保護維持に役たつ保護層を作る。ウ
ェーハ温度は、時間ｔ４〜ｔ、Ｉ間に核形成温度まで約
６００〜８００℃め範囲にて勾配？もって低下され、約
７５０℃までの湿度が望ましい。
１！（欠陥形成層の保護維持に役たつ保護層を作る。ウ
ェーハ温度は、時間ｔ４〜ｔ、Ｉ間に核形成温度まで約
６００〜８００℃め範囲にて勾配？もって低下され、約
７５０℃までの湿度が望ましい。
勾配的に温度を下げる間に、過飽和のウェーハ・バルク
から酸素の微少析出物の核形成が始まる。
から酸素の微少析出物の核形成が始まる。
ウェーハは時間ｔ６まで核形成温度に保持され、約１−
４時間保持されるのが望ましく、かなりの数の微少析出
物の形成を起す。更に、ウェーハ上に半導体デバイスを
連続して製造するプロセス段階でも、これらの位置にお
ける析出及びゲッタリング作用は継続する。析出物は、
結晶のまわりに生ずる結晶転位をおこし、不純物は析出
物転位複合体（ＰＤＣ） ４作るようにその場所に引き
付けられる。その後のプロセスのあいだに、ＰＤＣは装
飾腐食（ｄｅｃｏｒａｔｉｏｎ ｅｔｃｈ）後、光学的
に観察できるザイズよで成長可能である。析出サイクル
の終了時点で、ウェーハは、時間ｔヮにおいて室温まで
温度ケ下げる。大抵の応用に対してその結果でき上った
ウェーハは、初期の酸素濃度及び正確な熱サイクルに依
存して約５〜２０ミクロンの厚さの無欠陥形成層及び約
１υ〜１０副 の析出物の濃以？有する強く沈殿したバ
ルクを具えている。
４時間保持されるのが望ましく、かなりの数の微少析出
物の形成を起す。更に、ウェーハ上に半導体デバイスを
連続して製造するプロセス段階でも、これらの位置にお
ける析出及びゲッタリング作用は継続する。析出物は、
結晶のまわりに生ずる結晶転位をおこし、不純物は析出
物転位複合体（ＰＤＣ） ４作るようにその場所に引き
付けられる。その後のプロセスのあいだに、ＰＤＣは装
飾腐食（ｄｅｃｏｒａｔｉｏｎ ｅｔｃｈ）後、光学的
に観察できるザイズよで成長可能である。析出サイクル
の終了時点で、ウェーハは、時間ｔヮにおいて室温まで
温度ケ下げる。大抵の応用に対してその結果でき上った
ウェーハは、初期の酸素濃度及び正確な熱サイクルに依
存して約５〜２０ミクロンの厚さの無欠陥形成層及び約
１υ〜１０副 の析出物の濃以？有する強く沈殿したバ
ルクを具えている。
本発明の他の実旋例では、蕪欠陥／Ｆｌ形成は１段階で
行なわれ、欠陥の核形成も別の段階として行なわれる。
行なわれ、欠陥の核形成も別の段階として行なわれる。
この実施例（図示せず）では、ウェーハは無欠陥層形成
温度まで加熱され、その温度において還元雰囲気にてア
ニールされ、次いで同じ雰囲気中で冷却されるのが好ま
しい。他の段階では、ウェーハは、核形成温度まで加熱
され、微少析出物の核形成をおこさせるが、保護酸化ｌ
ｆ！Ｉヲ具えるか、具えていないか何れでもよい。
温度まで加熱され、その温度において還元雰囲気にてア
ニールされ、次いで同じ雰囲気中で冷却されるのが好ま
しい。他の段階では、ウェーハは、核形成温度まで加熱
され、微少析出物の核形成をおこさせるが、保護酸化ｌ
ｆ！Ｉヲ具えるか、具えていないか何れでもよい。
無欠陥層形成中のアニーリングは、本発明によれば還元
雰囲気で実行され、なるべくフィルムを形成しない還元
雰囲気で行なわれるのがよい。雰囲気は、例えば、純水
素であるか、又はヘリウムや、アルゴンなどの不活性が
スを混合した水素でもよい。純水素は、安全に収扱うの
に問題があるが、非常に純度の高い不活性ガスを使用す
る必要はなくなる。窒素を混合した水素のように、池の
雰囲気もまた使用される。窒素を含む雰囲気は、窒化物
の破膜をシリコン表面に作る傾向と、ウェーハ表面に穴
をあける傾向のため１．純水素より有効でない。
雰囲気で実行され、なるべくフィルムを形成しない還元
雰囲気で行なわれるのがよい。雰囲気は、例えば、純水
素であるか、又はヘリウムや、アルゴンなどの不活性が
スを混合した水素でもよい。純水素は、安全に収扱うの
に問題があるが、非常に純度の高い不活性ガスを使用す
る必要はなくなる。窒素を混合した水素のように、池の
雰囲気もまた使用される。窒素を含む雰囲気は、窒化物
の破膜をシリコン表面に作る傾向と、ウェーハ表面に穴
をあける傾向のため１．純水素より有効でない。
＄６図は、本発明にもとづき、上述の如く作成された基
板上に製造された半導体デバイスめ１実施例を示す。こ
の実施例の図示のデバイスは、ダイナミック・ＭＯＳ
ＲＡＭの１ビツト１＜示す。この１ビツトは、１’？’
ｆ報のストア用コンデンサ２５及び″醒荷形式の情報を
そのコンデンサにゲートするＭＯＳトランジスタ２７ソ
具える。このデバイスは、実質的に欠陥がなく酸素沈殿
パルクラ彼っている無欠陥形成表向層６６ヲ具える。無
欠陥形成層６２は、ウェー−３０の無欠陥形成領域ｉ接
合６６をつくるトランジスタのソース及びドレイン領域
３４ ’、（設けるに十分の厚さである。無欠陥形Ｔｊ
ｙ、層は、また、コンデンサ２５に関連したいかなるチ
ャージバケツ） （ｃｈａｒｇｅ ｐａｃｋｅｔ）の外
にこれらの接合に関連した任意のデプレツシ９ン領域を
設けるのに充分な厚さである。
板上に製造された半導体デバイスめ１実施例を示す。こ
の実施例の図示のデバイスは、ダイナミック・ＭＯＳ
ＲＡＭの１ビツト１＜示す。この１ビツトは、１’？’
ｆ報のストア用コンデンサ２５及び″醒荷形式の情報を
そのコンデンサにゲートするＭＯＳトランジスタ２７ソ
具える。このデバイスは、実質的に欠陥がなく酸素沈殿
パルクラ彼っている無欠陥形成表向層６６ヲ具える。無
欠陥形成層６２は、ウェー−３０の無欠陥形成領域ｉ接
合６６をつくるトランジスタのソース及びドレイン領域
３４ ’、（設けるに十分の厚さである。無欠陥形Ｔｊ
ｙ、層は、また、コンデンサ２５に関連したいかなるチ
ャージバケツ） （ｃｈａｒｇｅ ｐａｃｋｅｔ）の外
にこれらの接合に関連した任意のデプレツシ９ン領域を
設けるのに充分な厚さである。
コンデンサ２５は、躊電性電極３８．コンテンサ誘電体
４０．その下の無欠陥形成シリコン層ろ２により形成さ
れ、後者の層６２はコンデンサの第２プレイドである。
４０．その下の無欠陥形成シリコン層ろ２により形成さ
れ、後者の層６２はコンデンサの第２プレイドである。
磁極６８への接続は、相互接続電極４２により完成され
る。コンデンサ誘電体は、例えば、２酸化シリコン、窒
化シリコン及び七の類似物の搏い層でよい。
る。コンデンサ誘電体は、例えば、２酸化シリコン、窒
化シリコン及び七の類似物の搏い層でよい。
トランジスタ２７は、ゲート電極４６により覆われるゲ
ート絶縁物４４ソ含む。コンデンサ誘電体と同様にゲー
ト絶縁体は、２酸化シリコン、窒化シリコン及び類似物
の薄い層でよい。ゲートｒ（ｊ極４６は、金属、多結晶
シリコン、シリザイド、ポリサイド（ｐｏＡｙｃｉｄｅ
）及び類似物でよい。ゲート電極は、半導体回路の他の
部分と相互接続電極４Ｂによって接続される。トランジ
スタのドレンは、電極５０によって接続され、次いで回
路相互接続電極５２に接続される。厚いフィールド酸化
膜（ｆｉｅ／ｆｆ１ｏｘｉｄｅ） ５４ ハ、回路の他
の部分をおおい安定化させる。
ート絶縁物４４ソ含む。コンデンサ誘電体と同様にゲー
ト絶縁体は、２酸化シリコン、窒化シリコン及び類似物
の薄い層でよい。ゲートｒ（ｊ極４６は、金属、多結晶
シリコン、シリザイド、ポリサイド（ｐｏＡｙｃｉｄｅ
）及び類似物でよい。ゲート電極は、半導体回路の他の
部分と相互接続電極４Ｂによって接続される。トランジ
スタのドレンは、電極５０によって接続され、次いで回
路相互接続電極５２に接続される。厚いフィールド酸化
膜（ｆｉｅ／ｆｆ１ｏｘｉｄｅ） ５４ ハ、回路の他
の部分をおおい安定化させる。
メモリ・デバイスとしての動作において、第６図に示す
デバイスは、以下のように使用される。
デバイスは、以下のように使用される。
情報は、記憶用コンデンサ２５にｊ：’＋ｉ’ ｇ込ま
れるか又はこれから読み出される。読み出し又は書き込
みの動作は、相互接続部４８従ってゲート電極４６に読
み出し又は書き込みパルスを印加することによりデバイ
ス２７・？ターンオンことで達成される。
れるか又はこれから読み出される。読み出し又は書き込
みの動作は、相互接続部４８従ってゲート電極４６に読
み出し又は書き込みパルスを印加することによりデバイ
ス２７・？ターンオンことで達成される。
トランジスタ２７をこのようにターンオンさせることに
より、情報は、相互接続電極５２よりトランジスタケ介
してコンデンサ２５に伝えられる７））、またはコンデ
ンサよりトランジスタを介して相互接続電極５２に伝え
られる。トランジスタは、このように、記憶用コンデン
サ２５より出入する情報の通過を許容するスイッチとし
て作用する。
より、情報は、相互接続電極５２よりトランジスタケ介
してコンデンサ２５に伝えられる７））、またはコンデ
ンサよりトランジスタを介して相互接続電極５２に伝え
られる。トランジスタは、このように、記憶用コンデン
サ２５より出入する情報の通過を許容するスイッチとし
て作用する。
情報は、チ・ヤージパケット（ｃｈａｒｇｅ ｐａｃｋ
ｅｔ）の有り又は無しとしてコンデンサにダイナミック
（動的）に記憶される。動的な記憶は、無欠陥形成層３
２の高ライフ・タイムを必要とするので、記憶された情
報は、連続的な書き込み又はリフレッシュサイクルの間
の時間の長さだけ保持される。ライフ・タイムが十分長
くないと、少数キャリヤの再結合により、記憶された情
報は、失なわれるであろう。
ｅｔ）の有り又は無しとしてコンデンサにダイナミック
（動的）に記憶される。動的な記憶は、無欠陥形成層３
２の高ライフ・タイムを必要とするので、記憶された情
報は、連続的な書き込み又はリフレッシュサイクルの間
の時間の長さだけ保持される。ライフ・タイムが十分長
くないと、少数キャリヤの再結合により、記憶された情
報は、失なわれるであろう。
低ライフ・タイム、高い再結合バルク６７）は、また記
憶された情報を維持するのに重要である。
憶された情報を維持するのに重要である。
例えば、α粒子は、半導体メモリの“ソフト“故障に応
答する。α粒子の作用は、ウェーハ・バルクにホール・
エレクトン・ペアを発生させることである。若し、α粒
子により発生したキャリアが、十分なライフ・、タイム
を持ち、蓄積された′重荷領域まで移動出来るとすれば
、これらのキャリアは、蓄積された電荷ケ全滅させ、保
持される情報ケ混乱させることになる。同様に隣接した
列のメモリのアドレスは、基板に寄生電流（ｐａｒａｓ
ｔｉｃ ｃｕｒｒｅｎｔｓ ）を発生させるが、若し蚕
生電流に対して、基板馨通る十分に高いライフ・タイム
のパスがあるとすれば、蓄積された電荷が全滅すること
になりうる。
答する。α粒子の作用は、ウェーハ・バルクにホール・
エレクトン・ペアを発生させることである。若し、α粒
子により発生したキャリアが、十分なライフ・、タイム
を持ち、蓄積された′重荷領域まで移動出来るとすれば
、これらのキャリアは、蓄積された電荷ケ全滅させ、保
持される情報ケ混乱させることになる。同様に隣接した
列のメモリのアドレスは、基板に寄生電流（ｐａｒａｓ
ｔｉｃ ｃｕｒｒｅｎｔｓ ）を発生させるが、若し蚕
生電流に対して、基板馨通る十分に高いライフ・タイム
のパスがあるとすれば、蓄積された電荷が全滅すること
になりうる。
高品位の無欠陥形成帯域の下にある低ライフ・タイム、
高再結合バルクの存在は、基板に発生される不所望のす
べての寄生″小流を効果的に階、哀させる。
高再結合バルクの存在は、基板に発生される不所望のす
べての寄生″小流を効果的に階、哀させる。
第６図に図示されたようなデバイス類は、現在まで本発
明により準備された基板上につくられ、また先行技術の
無欠陥形成処理技術にもとづき作成された基板上にもつ
くられ、また無欠陥形成層プロセス無しのウェーハ・バ
ルク上にもつくられた。本発明にもとづき製作されたデ
バイスは、歩留りが高く、長いリフレッシュタイム（ｒ
ｅｆｒｅｓｈ ｔｉｍｅ）を有することが見出されたが
、その両方の特性は、無欠陥形成層に低い欠陥密度ヲ示
している。
明により準備された基板上につくられ、また先行技術の
無欠陥形成処理技術にもとづき作成された基板上にもつ
くられ、また無欠陥形成層プロセス無しのウェーハ・バ
ルク上にもつくられた。本発明にもとづき製作されたデ
バイスは、歩留りが高く、長いリフレッシュタイム（ｒ
ｅｆｒｅｓｈ ｔｉｍｅ）を有することが見出されたが
、その両方の特性は、無欠陥形成層に低い欠陥密度ヲ示
している。
それは、例えば第６図に図示されたようなデバイスの製
造において観察され、本発明により形成された高品位の
無欠陥層形成帯域の存在は、その帯域の表面上に高品質
のシリコン酸化物を成長させるのにも非常に有利なこと
が認められた。本発明により準備された無欠陥形成層表
面上成長した酸化物は、本発明によらない表面上又は酸
素雰囲気中で無欠陥層を形成した表面上に成長され同様
に形成した酸化物よりも、高品質で欠陥が少ないことを
証明している。
造において観察され、本発明により形成された高品位の
無欠陥層形成帯域の存在は、その帯域の表面上に高品質
のシリコン酸化物を成長させるのにも非常に有利なこと
が認められた。本発明により準備された無欠陥形成層表
面上成長した酸化物は、本発明によらない表面上又は酸
素雰囲気中で無欠陥層を形成した表面上に成長され同様
に形成した酸化物よりも、高品質で欠陥が少ないことを
証明している。
それ故、前に述べた目的や利点に十分適合するプロセス
、構造、デバイスが、本発明によって提供されることが
明らかとなる。本発明は、その特定の実施例ケ参照して
説明されたが、本発明は、図示説明した実施例に限定す
ることを意図していない。説明された実施例と異なる変
形や変更は、前述の詳細説明を倹討すれば画業技術者に
明らかになるであろう。他のデバイス形式、無欠陥形成
帯域の厚さ及び類似物も、かような変形、変更を説明し
ている。従って、かようなすべての変形。
、構造、デバイスが、本発明によって提供されることが
明らかとなる。本発明は、その特定の実施例ケ参照して
説明されたが、本発明は、図示説明した実施例に限定す
ることを意図していない。説明された実施例と異なる変
形や変更は、前述の詳細説明を倹討すれば画業技術者に
明らかになるであろう。他のデバイス形式、無欠陥形成
帯域の厚さ及び類似物も、かような変形、変更を説明し
ている。従って、かようなすべての変形。
変更は、添付の特許請求の範囲内に含まれる発明の広い
範囲内にあることを意図している。
範囲内にあることを意図している。
第１図及び第２図は、本発明による無欠陥層形成プロセ
スのステップ（段階）を示す。 第３図は、本発明により製造したシリコンウェーハの断
面を示す。 第４図は、本発明によるプロセスを使用した好ましい温
度サイクルを示す。 第５図は、本発明の１実施例による無欠陥層と先行技術
により無欠陥とした層との間の比較結果を示す。 第６図は、無欠陥シリコンウェーハ上に形成した半導体
装置の断面図を示す。 特許出願人 モトローラ・インコーボレーテッド代理人
弁理士 玉蟲久五部 ０ ツ ノ Ｆ’ｌに、 ７ ＦＩＣ，４
スのステップ（段階）を示す。 第３図は、本発明により製造したシリコンウェーハの断
面を示す。 第４図は、本発明によるプロセスを使用した好ましい温
度サイクルを示す。 第５図は、本発明の１実施例による無欠陥層と先行技術
により無欠陥とした層との間の比較結果を示す。 第６図は、無欠陥シリコンウェーハ上に形成した半導体
装置の断面図を示す。 特許出願人 モトローラ・インコーボレーテッド代理人
弁理士 玉蟲久五部 ０ ツ ノ Ｆ’ｌに、 ７ ＦＩＣ，４
Claims (1)
- 【特許請求の範囲】 １、 そこに結合したある濃度の酸素な有するシリコシ
・ウェーハを提供する段階、前記ウェーハな還元雰囲気
中で所定時間高温に加熱し、前記ウェーハ表面に実質的
に酸素析出物のない層をつくり出す段階、を具えること
を特徴とするシリコン・ウェーハの表面層を無欠陥層と
する方法。 ２、そこに結合したあるａ度の酸素ケ有するシリコン基
板ン提供する段階、前記基板？還元雰囲気中で第１の高
温に加熱する段階、前記基板の温度を前記＠１の高温よ
り低い第２尚温まで下ける段階、 前記基板？所定時間だけ前記第２商温に維持し、前記基
板のバルク内に酸素析出物の核形成ソ゛１」能にする段
階、２具えることを特徴とするデバイス製造用シリコン
基板を準備する方法。 ろ、 高直１度の酸素析出物？有することを特徴とする
バルク部分と還元雰囲気中で無欠陥１；形成された第１
尋電率形層を具えるシリコン基板、前記表面層内に形成
され、かつ前記表面層の厚さ以下の深さを有する第２導
電率形の領域、を具える半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US500735 | 1983-06-03 | ||
| US06/500,735 US4548654A (en) | 1983-06-03 | 1983-06-03 | Surface denuding of silicon wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS603130A true JPS603130A (ja) | 1985-01-09 |
| JPH0680673B2 JPH0680673B2 (ja) | 1994-10-12 |
Family
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