KR900004180B1 - 반도체 광검지기 및 그 제조방법 - Google Patents
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Abstract
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Description
제 1 도는 InGaAs/InP APD(Avalanche Photo Diode)의 예시 형태를 나타내는 횡단면도.
제 2 도는 본 발명에 관한 APD의 횡단면도.
제 3 도는 본 발명에 관한 APD의 두번째 예를 나타내는 횡단면도.
제 4 도는 본 발명에 관함 APD의 세번째 예를 나타내는 횡단면도.
제 5 도(a)-(h)는 각 단계에서의 횡단면을 도시하며, 첫번째 예의 APD의 제조단계를 나타내고,
제 6 도(a)-(c)는 각 단계에서의 횡단면을 도시하며, 세번째 예의 APD의 제조단계를 나타낸다.
본 발명은 반도체 광검지기에 관한 것이며, 특히 숨겨진 구조를 갖는 애벌런치 멀티프리케이션 포토 다이오드(avalenche multiplication photodidode) 에 관한것이다.
장거리 광 통션 시스템에 대한 광검지기에서, 가장 믿음직한 것은 InGaAs/InP시스템을 포함하는 애벌런치 포토다이오드(APD)이다.
석영섬유 광 가이드(guide)의 광학적 전송 특성의 최대이용은 1μm밴드(band)의 빛을 사용하는 것을 요구하며, 특히 1.3μm 또는 1.6μm의 파장의 빛을 요구한다. 그 파장의 빛을 사용함으로써 그것은 자동중계장치없이 수십 킬로미터의 전송 스팬(span)상에 초당 수백 메가비트 이상의 비트율로 전송할 수 있는 광통션 시스템을 제공하려는 것이다. 그러한 긴 전송 스팬에 대하여, APD는 광 유도 캐리어(carrier)의 애벌런치 멀티프리케이션에 의거한 고이득과 높은 응답속도 때문에 절대 필요하다.
1μm밴드에 대한 짧은 스팬 광 통션 시스템에서, Ge-APD가 실제 사용에 이미 삽입되었지만, 그것의 낮은 S/N비 특성이 긴 스팬의 전송에서 사용를 제한한다. 반대로, InGaAs/InP시스템을 포함하는 APD는 Ge-APD와 비교하여 특히 1.6μm에서, InP의 비교적 큰 이온화율 때문이며, 더 낮은 잡음과 더 높은 응답속도를 나타내며, 상기 연급된 긴 스팬 광 통션에서 이용으로 더 적절하도록 기대된다. InGaAs/InPAPD의 예시 형태가 제 1 도에서 횡단면에 의하여 도시하였다. 제 1 도를 참조하면, n형 InGaAs층 2와 n-InP층 3(이후, 형태의 기호는 간단히 n-로 표현한다.)의 적층들은 InP기판 1상에 형성된다.
n-InGaAs층 2는 1μm밴드의 광을 수광하기 위한 것이며, 메이서(mesa) 구조 31을 갖는 n-InP층 3은 제 1 도에서 보여준 바와같이 애벌런치 멀티프리케이션 영역(이후 간단히 멀티프리케이션 영역이라함)을 구성하기 위한 것이다. n-InGaAs층 2와 n-InP층 3사이에 형성된 것은 뒤에 설명된 바와같은 헤테로-인터페이스(hetero-interface)에서 흘(hole) 연쇄층돌에 의하여 야기된 응답속도 감소를 개선하기 위한 n-InGaAsP층 21이다.
n-InP층 3의 메이서 31주위는 보호링 영역을 구성하기 위한 n--InP층 4로 형성되었다. 즉, n-InP층3의 메이서는 동일 전도형의 비교적 낮은 불순물 농도를 갖는 층에 삽입된다. n--InP층 4는 n-InP층 3의 메이서 부분으로 동일 블순물의 도핑(doping)과 함께 p형 불순물로 선택적으로 도우프(dope)된다. 그러므로, p형 영역, 여기서는 pn접합이 층 3과 4를 가로질러 수평으로 연장되어 형성된다.
제 1 도에서, 번호 5는 n-InP층 3의 메이서에서 p형으로 변환된 부분을 표시하며, 점선 8은 확산된 불순물의 소위 쉘로우 프론트(shal1ow front)를 표시한다. 이 프론트는 비교적 저농도의 불순물을 갖는 III-V화합물 반도체 단결정에서 확산의 특성이다. 또한 AB는 n-InP층 3의 메이서 31을 포함하는 멀티프리케이션 영역을 표시하며, GR은 n--InP층 4에 형성된 보호링 영역을 표시한다.
보호링 영역 GR의 표면상에 멀티프리케이션 영역 AB의 표면을 둘러싼 전극 6이 형성되며, InP기판 1의뒷면상에 다른 전극 7이 형성된다. InP기판 1로부터 p형 영역 5의 방향으로 역바이어스 전압의 층분한 크기가 전극 6과 7 사이에 공급될때, APD는 애벌런치 멀티프리케이션 모드(mode)에서 동작할 수 있다.
제 1도의 APD는 N.Susa 등(Quantum Electronics의 IEEE감지, QE-16,864,1980, "New InGaAs/InP Avalanche Photodiodes S甘ucture for the 1-l.6μm Wavelength Region"을 보라)에 의하여 제안된 바와같이 수광층(n-InGaAs층 2)과 애벌런치 멀티프리케이션층(n-InP층 3)의 분리된 구조를 갖는다. 이구조는 n-InGaAs층의 터널링(tennelling) 전류를 제거한다. 터널링 전류는 비교적 협대역 갭(gab)(0.75eV)과 n-InGaAs층에서 전자의 작은 유효질량 때문이며, APD의 S/N특성을 감소시키기 위하여 암류를 야기시킨다.
제 1 도의 APD도 본 발명의 발명자를 포함한 K.Yasuda 등(1984.Vo1.20, No.4, PP.158-159, 전자갑지 "InP/InGaAs Buried-Structure Avalanche Photodiodes"를 보라)에 의하여 제안된 바와같이 숨겨진n-InP멀티프러케이션층 3의 구조를 갖기 위하여 형성된다. 이 감춰진 구조는 저 농도 불순물 n--InP층 4에 숨겨진 고농도 불순물 n-InP멀티프리케이션층 3을 특징으로 하고, 그에 의해서 거기에 형성된 보호링의 향상된 기능을 제공한다. 숨겨진 구조의 APD는 n--InP층 4와 같은 비교적 저농도의 불순물을 갖는 반도체에 형성된 pn접합은 n-InP층 3과 같은 비교적 고농도의 불순물을 갖는 반도체에 형성된 것과 비교하여 더 높은 항복전압을 갖는 원리에 의거하고 있다.
그러나, 제 1 도의 APD에서, 소자의 표면으로부터 n-InP층 3과 n--InP층 4의 메이서 31에 형성된 pn접함으로의 깊이는 보호링 영역 GR과 멀티프리케이션 영역 AB에 똑같지 않다. 캐리어 농도를 더 낮추거나, 동일한 격자상수를 갖는 반도체에 밴드 갭을 더 넓게하고, 불순물 확산을 사용함으로써 거기에 형성된 pn접합을 더 깊게 하는 것이 일반적인 특징이다.
따라서, 이렇게 형성된 pn접합은 n-InP층 3의 메이서 31에서 보다 n--InP층 4에서 n-InGaAs 수광층2로 더 가까워진다. 즉, pn접합과 InGaAs수광층 2 사이의 거리는 멀티프리케이션 영역 AB에서와 비교하여 보호링영역 GR에서 더 작아지며, n--InP층 4의 유효두께가 작아진다. 제 1 도에서 보여준 바와같은APD에서, InP기판 1은 고농도 불순물(예를들어 n-InGaAs수광층 2, n-InP층 3등에서 1015-1016cm-3과비교하여 1O18cm-3의 농도로)이 공급되어 있으므로, 외부 역바이어스 전압이 전극 6과 7 사이에 공급될때,디프리션(depletion)층은 pn접합으로부터 n-InGaAs층 2의 내면과 n-InP기판 1로 펴진다. 이는 보호링영역 GR에 발생된 전계가 보호링영역 GR과 멀티프리케이션영역 AB에서 pn접합의 불평형 때문에 멀티프리케이션영역 AB에 형성된 것보다 더 강하다는 것을 의미한다. 보호링영역 GR과 멀티프리케이션영역 AB에서 pn접합의 이 불평형은 이온주입 또는 에피택셜 성장 기술이 불순물을 활성화하고, 어닐(anneal)하기 위하여 사용한 열처리 때문에 pn접합을 형성하기 위하여 사용될 때라도 있음직하다.
APD의 전개분포는 n-InP층 3에서, 특히 메이서 3l의 pn접합 근처 디프리션층에서 전계가 애벌런치 멀티프리케이션을 야기시키기에 층분히 커져야 하며, n-InGaAs층 21과 n-InGaAs층 2에서, 특히 각각의 헤테로 인터페이스에서 각각의 전계는 층에서 터널링전류를 억압하기에 층분히 작아지도록 설계되야 한다는것이 APD의 설계에 대하여 중요하다. 더구나, 보호링 영역에서 pn접합은 애벌런치 멀티프리케이션을 야기시키기 위하여 외부 역바이어스 전압의 인가에 의한 항복을 야기시키지 않도록 요구된다.
더구나, 각 헤테로 인터페이스에서 전계는 터널링 전자와 언급된 홀 연쇄층돌에 기인하는 암류의 관점으로부터 또 다른 것을 상호 관련시키기 위하여 적절히 조절되어져야만 한다. 만약 집적 n-InGaAs층 2가n-InP층 3과 접촉하면, 약 0.4eV 높이의 장벽을 형성하는 발란스 밴드(VaIence Band) 불연속성이 나타난다. 이 장벽은 n-InGaAs수광층 2에 발생된 홀에 대한 트랩(trap)으로서 작용하며, 트랩으로 부터 홀의 지연된 방출은 APD의 응답속도를 감소시키도록 영향을 미친다. 바꿔말하면, 전계의 어떤 양이 장벽을 극복하는 층분한 에너지로 홀을 제공하기 위하여 n-InGaAs층 2와 n-InP층 3 사이의 헤테로 인터페이스에 요구된다. 이 전계에 대한 추정치는 예를들어, LPE(Liquid Phase Epitaxy) 기술을 사용하여 InP기판의 (III)A의 면지수로 이루어진 인터페이스에 대하여 약 3×105V/cm 또는 그 이상이다.
그러나 n-InGaAs층 2를 통하여 터널링하는 전자를 억압하기에 필요한 전계는 약 2.3×105V/cm 보다적어야 한다. 전계에 대한 필요조건의 모순은 n-InGaAs층 2와 InP층 3의 헤테로 인터페이스 사이의 유효장벽 높이를 감소시키는 n-InGaAs매개층 21을 삽입함으로써 해결되며, 그것에 의해서 헤테로 인터페이스에서 홀 연쇄층돌에 의하여 야기된 응답속도 감소를 개선한다.(본 발명의 발명자를 포함한 T.Shiral등에의한 전자잡지 1983.7.7일자 Vol.19, No.14, PP.534-536의 "InGaAs Avalanche Phbt。Photodiodes for 1μm Wavelength Region"을 보라) 같은 것으로서, 에너지 밴드 갭이 InP의 1.35eV로부터 InGaAs의 0.75eV로 연속적으로 변화는 소위 전이층이 n-InGaAsP 매개층 21을 대용하여 사용할 수 있다.
제 1 도의 APD에서, 홀 연쇄충돌과 터널링 전류를 억압하기 위하여 n-InGaAsP층 21과 n-InP층 3의 헤테로 인터페이스에서 전계가 3.5×105과 2.5×105V/cm 사이에 있어야 하고, 각각의 층이 자유용해 상태하에 일반적인 LPE기술을 사용함으로써 InP기판 1의 (III) 면지수로 표면상에 형성될 때, n-InGaAsP층21과 n-InGaAs층 2의 헤테로 인터페이스에서 그것이 2.3×105과 1.5×105V/cm 사이에 있어야 한다.
이 전계 조건은 각각의 멀티프리케이션 영역 AB와 보호링 영역 GR에 만족하여야 한다. 그러나 pn접합의 불균일 때문에 보호링 영역과 멀티프리케이션에서 전계 분포의 차이와, 멀티프리케이션 영역 AB와 보호링 영역 GR의 캐리어 농도의 차이는 APD의 설계, 제조 그리고 동작상에 어려움을 부과한다.
즉, APD의 설계 파라미터의 허용은 감소되고, 엄격한 공정은 이 설계 파라미터를 달성하기 위하여 제어한다. 이 파라미터는 예를들어 pn접합을 나타내기 위한 불순물의 확산깊이와, 각각의 층 2,21,3과 4에 불순물 농도와 그들의 각각의 두께를 포함한다. 더구나, APD의 동작여유는 필연적으로 감소된다. 이 결점은APD의 높은 단가와 낮은 생산량으로 나타나며, APD의 실질적인 이용 가능성을 제한한다. 높은 응답 속도와 높은 S/N비의 특성으로 1μm밴드에 대한 APD를 제공하는 것이 본 발명의 목적이다.
수광층과 숨겨진 멀티프리케이션 층의 인터페이스에 사실상 평행한 보호링 영역과 멀티프리케이션 영역을가로질러 연장된 접합을 갖는 숨겨진 구조의 APD를 제공하는 것이 본 발명의 다른 목적이며, 여기서 멀티프리케이션 영역에서 인터페이스와 pn접합 사이의 거리는 보호링 영역에서의 것보다 더 작거나 같다.
큰 동작여유를 갖는 숨겨진 구조의 APD를 제공하는 것이 본 발명의 또 다른 목적이다.
저렴한 가격과 높은 생산량의 숨겨진 구조의 APD를 제조하기 위한 방법을 제공하는 것이 본 발명의 다른 목적이다.
높은 신뢰도의 숨겨진 구조의 APD를 제조하기 위한 방법을 제공하는 것이 본 발명의 남은 또 다른 목적이다.
상기 목적들은 멀티프리케이션 영역과 보호링 영역 사이의 표면레벨차이로 숨겨진 구조의 APD를 제공함으로서 이루어질 수 있고, 여기서 멀티프리케이션 영역의 표면은 보호링 영역의 것보다 더 낮아진다. 더 정확히, 비교적 높은 농도의 불순물을 갖는 첫번째 반도체층은 수광층상에 형성되며, 그 다음에 멸티프리케이션 영역을 구성하기 위하여 메이서 구조로 형성되고, 비교적 저농도의 같은 도전성형 불순물을 갖는 두번째 반도체 층은 메이서가 거기에 삽입되므로 첫번째 반도체 층의 메이서 주위에 형성된다. 표면레벨차는 미리 메이서의 표면상에 마스크를 형성함으로써, 두번째 반도체 층을 선택적으로 성장시킴으로써 제공되거나 그대신에 메이서상에서 두번째 반도체층의 표면을 선택적으로 제거함으로서 제공된다. 본 발명의 APD에서, 보호링 영역과 멀티프리케이션을 가로질러 연장되어 형성된 pn접합은 같은 레벨에 있거나 멀티프리케이션영역에서와 비교하여 보호링 영역에서 수광층으로부터 떨어져 이루어지며, 그것에 의해서 일반적인 APD에서 각 헤테로 인터페이스에 전계의 제어의 어려움 때문에 상기 언급된 문제를 제거한다.
본 발명의 상기 목적과 장점은 첨부 도면을 참조하여 실시예의 설명으로 더욱 명확하여질 것이다.
제 2 도는 본 발명에 관한 APD의 횡단면도이다. 제 2 도에서 APD의 형태는 제 1 도에서 보여준 바와 거의 같은 것이고, 비슷한 번호는 제 1 도에서 비슷하거나 상응부분을 나타낸다.
그러나 제 2 도의 APD에서, 멀티프리케이션 영역 AB의 표면레벨은 보호링영역 GR에서의 것보다 더 낮으므로, 멀티프리케이션 영역 AB와 보호링 영역 GR의 각 표면사이의 레벨차가 있다. 더구나 경사 9는 표면사이에 제공된다. 그러므로 n-InP층 3(첫번째 반도체층)의 메이서 31에서 pn접합과 n--InP층 4(두번째 반도체층)에서의 것은 언급한 표면레벨차의 결과로 사실상 같은 레벨에서 형성된다. 즉, 앞에서 언급한바와같이, 불순물 확산에 의하여 형성된 pn접합은 비교적 더 높은 캐리어 농도를 갖는 n-Inp층 3과 같은층에서 보다 비교적 낮은 캐리어 농도를 갖는 n--InP층 4와 같은 층에서 더 깊어지며, 따라서 더 깊은 pn접합은 n-InP층 3의 메이서 31에서와 비교하여 n--InP층 4에 형성된다. 다른말로, 멀티프리케이션 영역 AB와 보호링 영역 GR사이의 표면레벨 차의 값은 InP층에서 캐리어 농도의 함수로서 p형 불순물의 확산에 의하여 형성된 pn접합의 깊이 사이의 관계에 따라 정하여 진다.
만약 pn접합이 메이서 31에서 n--InP층 4로 가로질러 같은 레벨로 연장된다면, 멀티프리케이션 영역AB와 보호링 영역 GR에서 각각의 전계 분포는 마찬가지로 짧아지게 된다. 그러므로 n-InP층 3과 n-InGaAsP층 21 사이 또는 n-InGaAsP층 21과 n-InGaAs층 2 사이의 각 헤테로 인터페이스에서 전계는 멀티프리케이션 영역 AB와 보호링 영역 GR을 통하여 거의 혹은 사실상 같다. 이 형태에서, 멀티프리케이션 영역 AB와 보호링 영역 GR에서 pn접합의 항복전압차가 일정히 유지되거나, 제 1 도에서 보여준 바와같은 APD보다 증가될 수 있다.
보호링 영역에서 pn접합의 더 높은 항복전압도 보호링 영역을 나타내기 위하여 비교적 더 넓은 에너지밴드(εg)를 갖는 반도체의 사용으로 얻어질 수 있다. 예를들면, n-Al0.48Ga0.52As(εg=1.45eV)의 층이n--InP층 4εg=1.35eV)을 대신하여 사용될 수 있다.
제 3 도는 본 발명에 관한 APD의 두번째 실시예를 나타내는 횡단면도이고, 제 2 도(첫번째 실시예)의 효과를 더 강화한 것이다. 즉, 표면의 경사 9를 제 2 도의 그것보다 깊게한 것으로(도면에서는 그다지 경사의 차를 볼 수 없지만, 제 2 도의 경사 9는 제 1 도의 그것보다도 크게(깊게) 되어있다고 생각하여 주십시요) p형 불순물의 확산은 이러한 경사를 갖는 device의 윗면에서 이루어진다. 따라서 내부에 생기는 pn접합도이경사에 대응하는 부분에서는 경사가 급하게 되고, 제 2 도와 비교하면 pn접합면(도면의 점선 8의 아래에보이는 실선)은 메이서 31에 있는 실선보다도 윗쪽에서 이루어진다.
즉,제 2 도에서는 메이서의 실선과 n-부분 4에 생기는 실선은 거의 같은 깊이(표면으로 부터 보아서)로이루어지는데 반해, 제 3 도에서는 4의 부분에서 생기는 실선의 쪽이 얕은 부분에서 이루어진다. 이 레벨차는 pn접합면과 수광층 2와의 거리의 차입니다. 즉 제 2 도는 것으로는 4의 부분의 pn접합과 수광층 2와의 거리는, 메이서 3l의 pn접합과 수광층 2의 거리와 거의 같지만 제 3 도의 경우는 4의 부분에 생기는 pn접합과 수광층 2의 거리의 쪽이 메이서 31의 부분에 생기는 pn접합과 수광층 2와의 거리보다도 크게 된다. 따라서 전극 6과 기판1 사이에 역전압이 걸린 경우 전계강도는 제 2 도의 경우보다 제 3 도의 쪽이 약하게 되며 터널전류가 적게되고, 잡음이 더 경감된다.
전자설붕현상에 의하여 수광감도를 증가시키기 위해서는 메이서 부분의 전계가 강한 쪽이 좋지만 전계가 너무 강하면 보호링 영역 4에 흐로는 터널전류가 증가한다. 따라서 4의 부분의 전계는 조금이라도 약하게, 메이서 31의 부분의 전계는 가능한한 강하게 하기 위해서는 제 3 도의 쪽이 적합하다. 이 실시예는 첫번째예에서 제공된 바와같이 멀티프리케이션 영역 AB와 보호령 영역 GR사이의 표면레벨차의 효과를 증가시킨다. 이 두번째예에서, 첫번째예와 비교하여, pn접합은 멀티프리케이션 영역 AB와 보호링 영역 GR을 통하여 같은 레벨에 형성되지 않지만, 수광층으로 그 거리는 멀티프리케이션 영역에서 보다 보호령 영역에서 더커지므로 형성되어 진다.
제 2 도의 APD에서, 표면레벨차는 pn접합이 멀티프리케이션 영역과 보호링 영역을 통하여 같은 레벨에 형성되었으므로 결정되지만, 제 3 도에서 보여준 APD에서, 더 큰 레벨차는 멀티프리케이션 AB와 보호링영역 GR의 각 표면 사이에 제공된다. 따라서, p형 불순물이 멀티프리케이션 영역 AB와 보호링 영역 GR의 표면으로부터 확산될 때 n-InGaAs수광층 2로 함께 형성된 pn접합의 거리는 InP층 3의 메이서 31에서보다 n--InP층 4에서 비교적 더 커진다. 결과적으로 보호링 영역 GR에서 각 헤테로 인터페이스에의 전계강도는 멀티프리케이션 영역 AB에서 각각 상응 헤테로 인터페이스와 비교하여 더 약하게 할 수 있다. 이는 터널링 전류를 억압하기 위하여 전계상의 제한이 사실상 제어될 수 있다는 것을 의미한다. 멀티프리케이션 영역 AB와 보호링 영역 GR사이의 항복전압차는 첫번째 예에서 것과 비교하여 증가된다. 여기서 설계와공정제어의 허용과 동작여유는 이 두번째 실시예의 APD에서 확장시킬 수 있다.
멀티프리케이션 영역 AB와 보호링 영역 GR의 각 표면사이의 경사 9는 멀티프리케이션 영역 AB와 보호링 영역 GR사이의 pn접합의 관계적인 레벨변화를 제공한다. pn접합의 더 큰 곡률반경은 제 1 도에서 처럼갑작스런 레벨변화를 갖는 pn접합에서 있을 수 있는 부분적인 항복을 방지하기 위하여 유의하며, 그것에 의해서 본 발명에 따라서 APD의 신뢰성을 개선한다.
제 4 도는 본 발명에 따라서 APD의 세번째 예를 나타내는 횡단면도이다. 이 예에서, 두번째 반도체층 4,예를들면 n--InP층이 첫번째 반도체층 3, 예를 들면 n-InP층의 메이서 주위 또는 그 위에 형성되며, 여기서 멀티프리케이션 영역 AB와 보호링 영역 GR사이의 표면레벨차는 앞의 예와 같이 제공된다. 비록 제 4 도에서 n--InP층 3의 메이서 31을 가로질서 n--InP층 4로 연장하는 평탄하지 않은 pn접합을 갖는APD가 보여진다 하더라도, 멀티프리케이션 영역 AB와 보호링 영역 GR사이에 제공된 표면레벨차의 크기에 따라, 이 실시예의 목적은 만약 pn접합이 제 2 도에서 보여준 첫번째 예의 APD에서 처럼 멀티프리케이션 영역 AB와 보호링 영역 GR을 통하여 같은 레벨에 형성된다면 영향을 받지 않는다.
제 4 도에서 보여준 세번째 실시예의 형태는 표면레벨차의 크기가 멀티프리케이션 영역 AB의 표면층을선택적으로 제거하는 동안 커트(cut)와 트라이(try)방법에서 적절히 조절될 수 있기 때문에, APD의 제조를 위하여 유익하다. 이는 n--InP층 4를 성장시키기 위한 조건이 필요한 표면레벨차를 제공하기 위한 파라미터로부터 독립될 수 있다는 것을 의미한다.
제 5 도(a)-(h)는 첫번째 예의 APD의 제조단계를 나타내고 있으며, 각각은 한단계에서 횡단면을 나타낸다. 그 단계의 자세한 설명은 도면을 참조하여 다음에 설명하겠다.
(a) LPE기술을 사용함으로써, 예를들면, 각각의 n-InGaAs 수광층 2, n-InGaAsP매개층 21파 n-InP 애벌런치 멀티프리케이션층 3이 제 5 도(a)에서 보여준 바와같이 InP기판 1상에 적층된 구조를 형성하기 위하여 성장된다. InP기판 1은 2×1018(cm-3)의 캐리어 농도와(111)A의 면지수를 갖는다.InP기판 1의 표면위에 존재하는 결함 때문에 영향을 완화시키기 위하여 n-InP버퍼층(도시하지 않음)이 InP기판 1과n-InGaAs층 2사이에 형성된다. n-InGaAs층 2와 n-InGaAs층 21은 1×1016cm-3의 캐리어 농도를 갖는다. n-InGaAs층 2와 n-InGaAsP층 21의 두께는 각각 1.5μm와 0.5μm이다. 층 3은 1.5×1016cm-3의 캐리어 농도와 3μm의 두께를 갖는다. 이 층 2,21,3은 InP기판 1의 (111) A면지수의 격자를 매치(match)시키기 위하여 성장된다. n-InGaAs층 2와 n-InGaAsP층 21의 예시 조성은 각각 In0.47Ga0.53Aset In0.67Ga0.33As0.70P0.30.
(b) 600-2000Å범위 두께의 실리콘디옥사이드(SiO2) 또는 실리콘 나이트 라이드(Si3N4)의 보호막 10은 일반적인 스퍼터링(sputtering)을 포함하는 박막 기술,CVD(chemical vapor deposition) 혹은 플라즈마 액사이티드(plasmaexcited) CVD법을 사용함으로써 제5도(b)에서 보여준 바와같이, n-InP층 3의 표면상에 형성된다.
(c) 보호막 10은 일반적인 사진식각법에 의하여 선택적으로 제거되며, 그것에 의해서 필름의 패턴(마스크)101, 예를 들어 100μm의 직경을 갖는 원이 제 5 도(c)에 나타난 바와같이 형성된다.
(d) 10℃의 불포화온도를 갖는 InP용융 혼합체를 접촉함으로써, n-InP층 3의 마스크화되지 않은 부분이 선택적으로 제거된다. 그러므로, InP층 3의 메이서 구조는 31은 제 5 도(d)에 나타난 바와같이 마스크화된 부분 아래 형성된다. 멜트-백(melt-back)에 의하여 제거된 부분의 최대 깊이는 약 2.5μm이다. 멜트 백방법에 따라서, 메이서 31은 측면은 보통 측방향 멜트 백 효과 때문에 아래로 퍼지는 경사를 갖는다.
(e) n-InP층 4는 예를 들어 일반적인 LPE기술을 사용함으로써 제 5 도(e)에 나타난 바와같이 n-InP층3의 제거된 부분의 표면상에 선택적으로 성장된다. 이 선택 성장은 어떤 크리스탈 성장이 일어나지 않는 곳에 마스크 101덕택에 쉽게 된다. 결과적으로 n-InGaAs층2에 평행한 평탄면을 갖는 n-InP층 4가 얻어진다. n-InP층 3의 멜트 백된 표면상에 n-InP층 4의 최대 두께는 약 2.8μm이며, 그러므로, 마스크화되지 않은 부분의 표면 레벨은 마스크된 부분보다 약 0.3μm더 높다.
(f) 메이서 31상의 마스크 101은 적당한 화학 에칭에 의하여 제 5 도에서 보여준 바와같이 제거된다. 만약 필름 101이 SiO2또는 Si3N4로 구성된다면, 무게비 1 : 1의 HNO3와 HF의 혼합된 용액이 사용될 수 있다.
(g) 다른 마스크층(예를 들면, SiO2필름) 11은 메이서 31주위의 n-InP층 4의 표면의 예정된 면적이 노출된 것을 제외한 n-InP층 4의 표면상에 선택적으로 형성되며, 게다가 p형 불순물은 일반적인 확산방법을 사용함으로써 마스크화되지 않은 표면으로부터 열적으로 확산된다. 여기서, 각 p형 영역으로 제 5 도(g)에서 보여준 바와같이 메이서 31과 n-InP층 4에 형성된다. 불순물 확산에서, p형 불순물의 소오스로서, 가스 CdP2가 500-550℃의 온도에서 가열된 밀폐관에 유입된다. p형 불순들의 확산 깊이는 메이서 31에서1.5μm, n-InP층 4에서 1.8μm되도록 제어된다. 그러므로 위에서 처럼 형성된 pn접합은 사실상 n-InP층 3의 메이서 31을 가로질러 n-InP층으로 같은 레벨로 연장된다. 메이서 31의 p형 불순물 도핑영역 5는 APD의 광감응 영역에 대하여 창으로서 작용한다.
(h)예를 들어, Si3N4의 패시베이션(passivation)층(도시하지 않음)이 일반적인 박막 기술을 사용함으로써 메이서 31의 전체표면과 n-InP층 4위에 코팅된다. 그때, 예를들어 Au-Zn의 오믹(ohmic)전극 6이 패시베이션층에 형성된 창을 통하여 메이서 31의 표면 주위 n-InP층 4의 표면상에 형성된다. Au-Ge의 다른 오믹 전극 7은 제 7 도(h)에서 보여 주는 바와같이 InP기판 1의 뒷면상에 형성된다. 그러므로, 첫번째 예의APD가 완성된다.
제 6 도(a)-(c)는 세번째 예의 APD의 제조단계를 나타내며, 각 단계에서 횡단면을 도시한다. 도면을 참조하여 그 단계를 상세히 설명한다.
제 6 도(a)는 제 5 도(d)와 같은 단계에서의 APD의 구조를 나타낸다. 앞의 예도부터의 차이는, 마스크101이 제 5 도(f)의 단계를 참조하여 실명한 바와같이 적당한 화학 에칭을 사용하여 제거되며, 제 6 도(b)에서 보여준 바와같이 첫번째 반도체층 3의 메이서 31이 거기에 완전히 숨겨지므로 두번째 반도체층 4, 예를들어 n-InP층은 LPE방법을 사용함으로서 성장된다. 두번째 반도체층 4의 최대 두께는 약 2.8μm이며,메이서 31의 높이에 대하여 2.5μm이다. 그러므로 보통 메이서 31상에 형성된 두번째 반도체층 4는 실제로 평탄한 면을 갖는다.
상기 언급된 바와같이, 다른 마스크층 12(예를 들어 SiO2필름)이 일반적인 박막 기술과 사진식각법을 사용함으로써 제6도(c)에서 보여준 바와같이 메이서 31의 꼭대기 위의 영역을 제외한 두번째 반도체층 4의 표면상에 선택적으로 형성된다.그때 두번째 반도체층 4의 마스크화되지 않은 표면은 일반적인 화학적 혹은 다른 기술에 의하여 제거되며, 0.3μm 또는 그 사이의 표면 레벨차의 예정된 크기가 마스크되지 않은 부분과 된 부분의 각 표면 사이에 제공될 때까지 시행된다.
마스크층 12를 제거함으로써, 제 5 도(f)와 같은 구조가 얻어진다. 다음 단계가 제 5 도(g)에 나타난 바와같이 p형 불순물 확산에 대한 것을 포함하고, 제 5 도(h)에서 보여준 바와같이 전기 언급된 표면 패시베이션과 전극이 형성되며, 세번째 예가 완성된다.
만약 제 6 도(b)의 단계중에 성장된 두번째 반도체층 4의 최대 두께가 메이서 31주위 영역과 메이서 31상의 각 표면 사이에 0.3μm이상의 층분한 레벨차를 제공하기에 층분히 커진다면, 두번째 반도체층 4로 메이서 31을 가로질러 연장하여 형성된 pn접합이 제 5 도(h)에서 보여준 경우에서 처럼 평탄하지 않게 될 수 있다.
상기예에서 설명된 바와같이, 본 발명의 APD가 같은 레벨에서 실제로 보호링 영역으로 멀티프리케이션영역을 가로질러 연장되어 형성되거나, 멀티프리케이션 영역에서 보다 보호링 영역에서 수광층으로 부터 떨어져서 형성된 pn접합을 가지므로, 보호링 영역에서 헤테로 인터페이스에의 전계는 실제로 같거나, 멀티프리케이션 영역에서 각 상응 헤테로 인더페이스에의 것보다 더 약하게 될 수 있다. 더구나, 멀티프리케이션영역과 보호링 영역에서 pn접합의 항복전합차는 보호링 영역에서 헤테로 인터페이스와 pn접합사이의 증가된 거리 때문에 증가된다. 따라서 APD의 제조와 동작여유에서 설계와 공정제어의 한도는 증가될 수 있다. 결과적으로 본 발명에 따라 APD에서, 보호링 영역에서 헤테로 인터페이스에의 터널 전류에 의하여 주로 야기된 암류는 숨겨진 구조에 의하여 달성된 보호링 효과를 감하지 않고, 평균적으로, 일반적인 APD의 50-100nA와 비교하여 l0-30nA의 범위로 감소된다.
비록 매개층 21이 모든예에서 제공된다 할지라도, 멀티프리케이션층 3이 수광층 2상에 직접 형성되므로,수광층 2가 n-InGaAsP로 구성될 때, 그것은 제거될 수 있다. 본 발명에 따라서 APD를 구성하는 각각의 반도체층은 상기에서 설명된 물질로 제한되지 않지만 다른 III-V그룹 화합물 반도체 물질로부터 선택될 수있다.
언급된 예가 본 발명의 참조형태를 나타낼 때, 본 발명의 정신으로부터 벗어남이 없이 그 분야에 숙련된 사람이 변형할 것이라는 것이 이해될 것이다. 그러므로 본 발명의 범위는 첨부된 청구범위에 의하여서만 결정될 것이다.
Claims (15)
- 첫번째 반도체 물질로 형성된 수광층(2); 상기 수광층(2)상에 제공되고 첫번째 반도체 물질보다 큰밴드-갭을 갖는 두번째 반도체 물질로 형성되고, 멀티프리케이션 영역(AB)을 구성하기 위한 메이서 구조(31)를 갖는 첫번째 반도체 층(3); 첫번째 반도체 층(3)보다 덜 높게 도핑된 두번째 반도체 물질 또는 상기 첫번째 반도체 층(3)의 상기 메이서(31) 주위에 제공되고 첫번째 반도체(3)보다 더 큰 밴드-갭을 갖는 반도체 물질로 형성된 두번째 반도체층(4), 상기 두번째 반도체 층(4)는 보호링 영역(GR)으로 구성되고 : 상기 보호링 영역(GR)에 대응하는 상부표면의 부분과 비교하여 더 낮은 레벨을 갖는 상기 멀티프리케이션영역(AB)에 대응하는 광검지기의 상부 표면의 일부; 상기 두번째 반도체 층(4)에서 상기 메이서(31)로 가로질러 연장되는 PN접합, 상기 멀티프리케이션 영역(AB)의 상기 더 낮은 표면 레벨로 인하여 상기 멀티프리케이션 영역(AB)에서 상기 pn접합과 상기 수광층(2) 사이의 거리가 상기 보호링 영역(GR)에서의 상기 거리보다 작거나 같아지는 것을 포함하는 적층으로 이루어진 반도체 애벌런치 광검지기.
- 청구범위 제 1 항에 있어서, 상기 메이서(31)가 상기 두번째 반도체 층(4)으로 덮혀져 있는 반도체 광검지기.
- (a) 첫번째 반도체 물질로 형성된 수광층(2)을 제공하고, 첫번째 반도체 물질보다 더 큰 밴드 갭을 갖는 두번째 반도체 물질이 첫번째 반도체 층(3)의 메이서 구조(31)위에 형성되고, 상기 메이서 구조(31)이 멀티프리케이션 영역(AB)로 구성되고 : (b) 첫번째 반도체 층(3)보다 덜 높게 도우프된 두번째 반도체 물질이거나, 상기 첫번째 반도체 층(3)의 상기 메이서(31) 주위에 증착되고 첫번째 반도체 층(3)보다 더 큰 밴드 갭을 갖는 반도체 물질로 형성된 두번째 반도체 층(4)을 형성하고, 상기 두번째 반도체 층(4)이 보호링 영역(GR)을 구성하고 : (C) 상기 보호링 영역 (GR)에 대응하는 상부 표면의 상기 일부에 관하여 상기 멀티프리케이션 영역(AB)에 대응하는 광검지기의 상부 표면의 일부를 더 낮추고 : (d) 상기 멀티프리케이션 영역(AB)의 상기 표면과 상기 보호링 영역(GR)의 상기 표면으로부터 불순물을 주입하며, 그것에 의해서 상기 pn접합의 실제부분이 상기 수광층(2)과 병행되도록 상기 두번째 반도체 층(4)으로 상기 메이서(31)를 가로질러 연장되는 pn접합을 형성하고, 여기서 상기 멀티프리케이션 영역(AB)의 상기 낮은 표면 레벨로 인하여 상기 멀티프리케이션 영역(AB)에서 상기 pn접합과 상기 수광층(2)사이의 거리는 상기 보호링 영역(GR)에서의 상기 거리보다 짧거나 같은 형성단계로 이루어지는 반도체 광검지기에 대한 제조공정.
- 청구범위 제 3 항에 있어서, 상기 메이서(31)의 상기 표면상에 마스크(101)를 형성하는 서브스텝(substep)과; 상기 두번째 반도체 층(4)의 표면이 상기 메이서(31)의 상기 표면보다 더 높은 레벨에 이르기까지 상기 마스크(101)의 영역상에 상기 두번째 반도체 층(4)을 선택적으로 성장시키는 다른 서브스텝을 포함하는 상기 단계(B)로 이루어진 반도체 광검지기에 대한 제조 공정.
- 청구범위 제 3 항에 있어서, 상기 메이서(31)가 상기 단계(b)중 상기 두번째 반도체 층(4)으로 덮혀지고, 상기 메이서(31)상의 상기 두번째 반도체 층(4)이 상기 단계(c)중 선택적으로 제거되는 반도체 광 검지기에 대한 제조 공정.
- 청구범위 제 3 항에 있어서, 상기 pn접합이 상기 단계(d)중 상기 보호링 영역(GR)의 상기 표면과 상기 멀티프리케이션 영역(AB)의 상기 표면으로부터 불순물을 동시에 확산시킴으로써 형성되는 반도체 광검지기에 대한 제조 공정.
- 수광층(2)과 : 상기 수광층(2)상에 제공되고, 멀티프리케이션 영역(AB)를 구성하기 위한 메이서 구조(31)를 갖는 첫번째 반도체 층(3); 보호링 영역(GR)을 구성하기 위하여 상기 첫번째 반도체 층(3)의 상기메이서(31) 주위에 제공된 두번째 반도체 층(4); 상기 두번째 반도체 층(4)으로 상기 첫번째 반도체 층(3)의 상기 메이서(31)로부터 연장되는 pn접합을 포함하며, 여기서 상기 수광층(2)과 상기 첫번째 반도체층(3) 사이의 헤테로 접합을 가로지른 전계가 상기 보호링 영역(GR)을 대향하는 영역에서 보다 상기 메이서 영역을 대향하는 영역에서 더 강하도록 상기 첫번째(3)와 두번째 반도체 층(4)에 상기 pn접합이 형성되는 반도체 광 검지기.
- 청구범위 제 1 항에 있어서, 상기 두번째 반도체 층(4)가 상기 수광층(2)위에 직접적으로 형성되는 반도체 광 검지기.
- 청구범위 제 1 항에 있어서, 경사(9)가 상기 멀티프리케이션 영역(AB)의 상기 표면과 상기 보호링영역(GR)의 상기 다른 표면사이에 형성되는 반도체 광 검지기.
- 청구범위 제 1 항에 있어서, 세번째 반도체 층(21)이 상기 수광층(2)와 상기 첫번째 반도체 층(3) 사이에 형성되고, 상기 세번재 반도체 층(21)이 상기 수광층(2)의 것보다 크고, 상기 첫번째 반도체 층(3)의것보다 작은 밴드-갭을 갖는 반도체 광 검지기.
- 청구범위 제 11 항에 있어서, 상기 세번째 반도체 층(21)이 상기 수광층(2)와 상기 두번째 반도체 층(4) 사이로 확장되는 반도체 광 검지기.
- 청구범위 제 1,3 항 또는 제 7 항 중 어느 한 항에 있어서, 상기 수광층(2)가 1×1015cm-1×1016cm-3범위에서 n형 불순물 농도비를 포함하는 InGaAs 또는 InGaAsP로 구성되는 반도체 광 검지기.
- 청구범위 제 1,3 항 또는 제 7 항 중 어느 한 항에 있어서, 상기 첫번째 반도체 층(3)이 1×1015cm-3-2×1016cm-3범위에서 n형 불순물 농도비를 포함하는 InP로 구성되는 반도체 광 검지기.
- 청구범위 제 1,3 항 또는 제 7 항 중 어느 한 항에 있어서, 상기 두번째 반도체 층(4)이 1×1015cm-3-8×1015cm-3범위에서 n형 불순물 농도비를 포함하는 InP로 구성되는 반도체 광 검지기.
- 청구범위 제 11 항에 있어서, 상기 세번째 반도체 층(21)이 1×1015cm-3-2×1016cm-3범위에서 n형 불순물 농도비를 포함하는 InGaAsP로 구성되는 반도체 광 검지기.
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