KR890004404B1 - 마이크로컴퓨터 - Google Patents

Abstract

내용 없음.

Description

마이크로컴퓨터

제1도는 전형적인 외부 리세트회로로 구성된 현재 사용되고 있는 마이크로 컴퓨터의 일반도.

제2도는 제1도 회로에서 주요부분을 나타낸 신호 파형도.

제3도는 제1도의 마이크로 컴퓨터 장치에 사용되는 종래의 외부 리세트 회로의 회로도.

제4도는 제3도에서 V_CC·V_RST로 표현된 신호의 파형도.

제5도는 컴퓨터 장치에 이미 사용되는 주변부재와 본 발명에 따른 주요부재를 결합하여 나타낸 회로도.

제6도는 본 발명에 따른 리세트 타이밍을 설명하기 위한 파형도.

제7도는 본 발명의 실시예에 따른 마이크로 컴퓨터 장치의 일예에 대한 블록도.

제8도는 본 발명에 따른 컴퓨터에서 수행되는 처리단계의 흐름도.

* 도면의 주요부분에 대한 부호의 설명

12 : 제1외부단자 52 : 제2외부단자

54, 64 : OR게이트 56, 61, 66 : 플립플롭

63 : AND게이트 6 : 명령복호기

본 발명은 리세트 명령으로 동작하는 마이크로 컴퓨터, 특히 전원레벨이 상승할때 뿐만 아니라 하강하는 동안에도 리세트 동작을 효율적으로 수행할 수 있는 마이크로 컴퓨터에 관한 것이다.

마이크로 컴퓨터(이하 컴퓨터라 칭함)가 소망의 작업(job)수행을 개시할 경우 전원이 처음으로 인가될때 특히 전원이 상승하는 동안에 일반적으로 리세트 동작을 필요로 한다. 이런 동작은 컴퓨터를 초기화 시킨다.

이런 리세트 동작을 수행하기 위하여 컴퓨터는 통상적으로 외부 리세트 단자를 구비하고 있다. CR(capacitor-resistor)회로등과 같은 외부 리세트회로는 외부 리세트단자와 연결된 단자에 접속된다.

최근의 경향은 전원이 차단될때, 특히 전원레벨이 하강하는 동안에 유사한 리세트동작을 실행하기 위한 것이다.

오동작은 전원레벨이 하강하는 동안 특히 전원레벨이 컴퓨터의 허용된 하한치 예컨대 4.5v(5v-0.5v)이하로 떨어질때 흔히 발생한다.

특이한 경우 컴퓨터는 전혀 다른 루틴(routine)으로 점프(jump)하거나 제어를 벗어날 수도 있다.

종전기술은 전원레벨의 상승과 하강을 위하여 리세트동작을 위한 종래의 부가적 외부 리세트 회로들을 사용해 왔다. 즉 컴퓨터에 종래의 부가적 회로들이 관련단자에 장치되었다. 현재 사용하는 외부 리세트회로는 컴퓨터와 크기가 거의 동일하다. 따라서 컴퓨터의 크기를 증가시킨다. 극소형 시스템 예컨대 전자카메라 시스템등에서 그런 넓은 공간을 사용할 수 없다.

본 발명의 목적은 부가적인 외부 리세트 회로를 사용하지 않고 전원(power)레벨이 상승하고 하강하는 동안에 리세트 동작을 수행할 수 있는 마이크로 컴퓨터를 제공하는데 있다. 상기 목적은 종래의 전원차단(power-off)명령의 발생과 근접한 타이밍, 즉 전원차단 명령의 발생의 전후에 내부 리세트 명령을 발생시키는 수단을 컴퓨터에 도입함으로써 이루어진다. 통상적인 외부 리세트 신호가 컴퓨터에 공급될때에도 전원차단 명령신호와 다른 출력신호를 그대로 유지시키기 위하여 상기 리세트 명령을 발생시키기 위한 수단과 협력하는 또 다른 수단을 채용함이 바람직하다.

본 발명에 따른 컴퓨터의 구조와 동작은 먼저 종래 컴퓨터를 첨부도면을 참고하여 기술함으로써 더욱 명백해진다. 그다음에 본 발명에 대하여 상논하겠다.

제1도는 종래 외부 리세트회로를 갖고 있는 현재 사용되고 있는 마이크로 컴퓨터에 대한 개략도이다. 즉 제1도는 외부 CR회로를 보이고 있으며 이것은 특히 전원레벨(V_CC)이 상승하는 동안 효과적이다. 제1도에서 참조번호(11)는 단일 칩·마이크로컴퓨터 장치를, 12는 통상적인 외부 리세트회로, 즉 CR회로(13)에 연결된 외부 리세트단자(RST)를 각각 표시한다.

CR회로(13)는 전원레벨(V_CC)에 의하여 에너지를 공급받는데 이 전원은 레벨(V'_CC)를 가진 직류전지등과 같은 전원(17)으로부터 전원차단/공급스위치(14)를 경유하여 전원공급단자(16)에 공급한다.

레벨(V_CC)과 레벨(V'_CC)의 최고치는 거의 같다.

스위치(14)는 기계적 스위치로 취급하여 설명하고 있으나 실제는 전자제어반도체 스위치이다.

컴퓨터 동작이 중지되었을때 스위치(14)는 전원제어단자(15)로부터 전원차단 전류를 공급받는다. 스위치(14)는 일단 외부 개시신호(ST)가 들어가면 전원 차단신호가 컴퓨터(11)에서 발생될때까지 도통할 수 있도록 자기(自己) 지속된다.

외부 개시신호(ST)는 적당히 발생시킬 수 있다. 예컨대 전자카메라 시스템에서 개시신호(ST)는 조작자가 셔터 방출버턴을 누를 때마다 발생된다.

소위 다기능 전화기에서는, 개시신호(ST)는 오프 후크(off-hook)신호에 의하여 발생된다. 전자 카메라 시스템에서 컴퓨터(11)에 사용되는 주변회로(18)는 자동초점(AF), 자동노출(AF), 자동권선, 자동날짜 설정 및 자동플레쉬(flashing)등을 수행하도록 기능한다.

제2도는 제1도 회로에서 주요부분에 나타나는 신호의 파형도이다.

컴퓨터 장치(11)에서 수행되는 리세트 동작은 제2도를 참고로 할때 명백해질 것이다.

(a)행은 전원레벨(V_CC)과 전압레벨(V_RST)의 파형을 나타내고, (b)행은 전원제어단자(15)로부터의 출력을 나타낸다.

개시신호(ST)가 컴퓨터의 동작을 개시하도록 시각(t₀)에서 주어졌다고 가정하면 전원(V'_CC)이 현재 도통중인 스위치(14)를 통하여 전원공급단자(16)에 인가된다.

단자(16)에서 전원레벨(V_CC)은 시각(t₀)후에 곧 굵은 곡선을 따라 상승한다. 동시에 리세트 전압레벨(V_RST) 시각(t₀)직후에 점선곡선을 따라 상승하지만 CR회로(13)가 존재함으로 인하여 V_CC의 변화에 비하여 상대적으로 완만하게 변한다.

레벨(V_RST)이 소정의 드레시 호올드 레벨(V_TH)을 초과했을때 즉 시각(t₁)이후에 컴퓨터(11)에서 리세트 동작은 중지되고 소망의 작업이 미리 짜여진 프로그램에 따라 수행을 개시한다.

작업수행은 전원차단 명령으로 끝낸다.

전원차단 동작을 수행하기 위하여 출력단자중 하나의 논리를 변화시키는 명령에 따라서 제어신호 즉 전원차단 신호가 스위치(14)를 차단시키기 위하여 출력단자중 하나 예컨대 전원제어단자(15)으로부터 발생한다.

이렇게 전원은 차단되고 전원레벨(V_CC)시각(t₂)이후에 하강을 개시한다.

전원레벨(V_CC)이 하강하는 동안 즉 시각(t₃)에서 레벨(V_CC)은 컴퓨터의 동작 허용 영역중 최소전압(V_M)을 통과한다. 최소전압(V_M)은 통상적으로 정상 전원레벨보다 약 10%적게 되도록 설정된다.

만약 전원레벨이 최소전압(V_M)이하에 있다면 컴퓨터 동작이 정상적이라고 할 수 없다.

최대전압(V'_M)은 정상 전원레벨보다 약 10% 크게 되도록 설정되어 있다.

이런 관점에서 최종단계에서 컴퓨터의 리세트 동작은 시각(t₂)으로부터 시각(t₃)사이에서 시작되어야만 한다.

그러나 실제 리세트 동작은 흔히 시각(t₂)과 시각(t₃)에서 관성될 수 없다.

즉 제2도에서 보인 바와같이 리세트 전압레벨(V_RST)은 전원 레벨(V_CC)이 하강한 후에 떨어져서 시각(t₄)에 가까운 시각에서 드레쉬호올드(threshold : V_TH)근방에 도달한다. 도시된 바와같이 레벨(V_RST)을 통과할때까지 리세트 동작은 시작될 수 없다.

그러므로 비보장기간, 즉 시각(t₃)과 시각(t₄)사이에서 컴퓨터는 제어를 벗어나서 운영될 수도 있다.

최악의 경우에 컴퓨터에서 동작은 스위치(14)를 온(on)으로 하는 특정의 루우틴(routine)으로 점프(jump)하게 될 것이다.

이 경우에 제2도(b)에 도시된 바와같이 시각(t₂)에 "H"레벨에서 "L"레벨로 되어야 하며 스위치(14)를 오프(off)상태로 유지하기 위하여 컴퓨터가 재개시 될때까지 "L"상태로 유지되어야 하는 전원제어단자(15)로부터의 출력신호는 제2도(b)에 도시된 바와같이 "L"에서 "H"로 변화되어 스위치(14)를 도통시키려는 경향이 있다.

이것은 다음과 같은 사실에 의하여 일어난다. 즉 레벨(V_CC)이 시각(t₃)에서 보장레벨(V_M)이하로 떨어졌을지라도 리세트 동작은 시각(t₃)과 시각(t₄)사이에서 완성되지 못한다. 최악의 경우에 제2도에 도시한 바와같이 시각(t₃)이후에 단자(15)로부터의 출력신호는 "L"로부터 "H"로 변한다.

이것은 스위치(14)를 통하여 전원(V'_CC)을 재공급함으로써 컴퓨터를 재작동시키는 결과를 초래한다.

상기의 문제를 고려할때 종전의 리세트회로, 즉 CR회로(13)는 전 시스템의 연속적 동작이 빈번히 수행되는 전원공급과 전원차단이라는 일련의 교번적단계를 포함하고 있을때 컴퓨터장치(11)에 대하여 그것 자체만으로는 충분치 않다.

제3도는 제1도의 마이크로 컴퓨터 장치에 사용된 종전 기술의 외부 리세트 회로에 대한 회로도이다.

제3도에서 제1도의 부재와 같은 부재는 동일한 참조번호와 문자에 의하여 나타내고 있다(이후 도면에도 같음). 종전기술의 외부 리세트회로(30)는 종전 CR회로(13)와 부가적 리세트회로(31)에 의하여 조립된다.

회로(31)는 리세트동작이 아직 작동되지 않고 있는 제2도에서 시각(t₄)과 시각(t₃)사이의 간격을 없애도록 작용한다.

제3도에 보인 바와같이 부가적 리세트회로(31)는 트랜지스터(Q₁, Q₂), 제너다이오드(ZD) 및 저항들을 포함하고 있다. 제너전압(V_ZD)은 실질적으로 최소전압(V_M)과 동일하도록 세트되어 있다.

동작에 관한 요약은 다음과 같다.

전원레벨(V_CC)이 하강하는 동안 레벨(V_CC)이 제너전압(V_ZD)보다 더 낮게 될때 트랜지스터(Q₂)가 온(on)되며 이에 의하여 커패시터(C)가 방전된다.

캐패시터(C)가 급속히 방전됨으로써 단자(12)에 나타나는 제1도에서 리세트전압(V_RST)이 완만하게 하강됨을 개선시킨다. 즉 리세트 동작에 대한 지연시간(t₃→t₄)을 생략할 수 있다.

한편 전원레벨(V_CC)이 상승하는 동안 특히 레벨(V_CC)이 레벨(V_ZD)보다 높지 않을때 제너다이오드(ZD)는 비도통된다. 그러므로 트랜지스터(Q₂)가 온되는 동안 트랜지스터(Q₁)는 오프(off)된다. 레벨(V_CC)이 레벨(V_ZD)을 초과할때 제너다이오드(ZD)는 도통되며, 따라서 트랜지스터(Q₂)가 오프되는 동안 트랜지스터(Q₁)는 온된다.

그후에 리세트단자(12)에서의 전압은 제1도의 CR회로(13)와 거의 동일한 특성을 나타내는 제3도의 저항(R)과 캐패시터(C)에 의하여 상승한다.

전원레벨(V_CC)이 하강하는 동안 레벨(V_CC)이 제너전압(V_ZD)보다 더 낮게 될때 트랜지스터(Q₁)는 오프(off)되고 트랜지스터(Q₂)는 온(on)된다.

그러므로 캐패시터(C)가 급속히 방전될 수 있다. 즉 리세트 동작의 신속한 개시를 얻을 수 있다.

제4도는 제3도에서 보인 레벨(V_CC)과 레벨(V_RST)을 나타내는 신호에 대한 파형도이다. 시각(t₂, t₃, t₄)이 제2도에서 보인 것들과 일치하는 곳에서 제4도의 파형은 회로(31)에 의하여 캐패시터(C)의 신속한 방전을 개략적으로 보여주고 있다.

컴퓨터 동작중에서 최종단계에서 각 리세트 동작은 회로(31)의 도움으로 올바르게 수행될 수 있다.

회로(31)는 제너다이오드(ZD), 트랜지스터(Q₁, Q₂) 및 저항들이 이산적 전기부품(dirorete electric parts)의 형태로 사용되므로 CR회로(13)를 포함한 외부 리세트 회로(30)의 규모가 커진다는 단점이 있다.

쌍극성 소자(ZD, Q₁, Q₂)가 상보형 MOS(cmplementary metal-oxide semiconductory : CMOS)로 구성될 수 없다는 점을 주목해야 할 것이다. 따라서 CMOS장치로 조립되는 컴퓨터 장치내부에 그것들을 수용하는 것이 불가능하다.

본 발명에 따르면 부가적 외부 리세트회로(31)가 필요없으며 리세트 동작은 에러없이 컴퓨터 내부에서 수행할 수 있다. 본 발명은 전원차단 명령이 발생하는 근방의 타이밍(timing)에서 컴퓨터 자체적으로 내부 리세트 명령을 발생시키는 수단을 제공한다.

전원 차단명령이란 전원제어단자(15)의 논리를 변화시켜 각 작업의 종결을 지시하는 명령이며 특히 제1도의 스위치(14)를 오프(off)시키도록 하는 제1도의 전원제어단자(15)로부터 나오는 전원 차단신호로써 표현된다.

내부 리세트명령은 전원 차단명령이 발생하기 직전 또는 직후에서 발생할 수 있다.

제5도에서 컴퓨터장치에 이미 존재하는 주변장치의 일부와 본 발명에 따른 주요장치를 함께 나타낸 회로도이다.

제5도에서 회로(51)는 단자(12, 52)외에는 제1도의 컴퓨터 장치(11)내부에 형성되어 있다.

단자(12)는 상기한 외부 리세트 단자이다. 참조번호 52는 상기 전원제어단자(제1도에서 15)를 나타내며 입출력(I/O)단자(제1도에서 19)는 주변회로(제1도에서 18)와 접속되어 있다.

전원레벨(V_CC)이 상승하는 동안과 리세트 동작이 중지되지 않았을때 단자(12)에서 전압레벨(V_RST)은 "L"이어야만 한다. "L"레벨은 반전기(53)를 경유함으로써 "H"레벨로 변환되며 "H"레벨신호는 OR회로(54)를 경유하여 플립플립(56)을 세트(set)한다. 플립플롭(56)의 출력은 소위 "마스터 리세트"(master reset : MR)라 부르는 각 관련 컴퓨터 소자(57)를 초기화하는데 사용된다.

단자(12)에서 레벨(V_RST)은 CR회로(13)가 충전되기 전에 "L"레벨로 된다고 가정하면 이 "L"레벨은 반전기(53)을 경유하여 "H"레벨로 되고 OR게이트(54)를 통과한다.

그다음에 OR게이트(54)로부터 나온 "H"레벨은 플립플롭(56)을 세트시킨다.

그러므로 초기단계(전원공급열(列))에서 리세트 동작이 중지된다. 그 이후에 CR회로(13)는 완전히 충전되고 단자(12)에서의 레벨은 "H"가 된다.

"H"레벨로 인하여 플립플롭(56)은 세트입력(S)에서 반전기(53)를 경유해 온 "L"레벨신호를 받으며 한편 플립플롭(56)은 리세트입력(R)에서 반전기(55)를 경유해온 "H"레벨신호를 받는다.

그렇게하여 마스터 리세트는 중지한다. 이런 동작이 이룩된 후 곧 마이크로 프로세서는 소정의 프로그램에 따라서 동작을 개시한다.

본 발명에 따르면 내부 리세트 명령은 통상적인 명령세트내에서 구성될 수 있다.

내부 리세트명령은 컴퓨터에서 수행되는 각 작업의 끝에서 발생되는 통상적인 전원 차단명령과 함께 쌍을 이루도록 프로그램상 구성된다.

컴퓨터는 작업의 각 최종단계에서 리세트 상태를 자체적으로 만들 수 있다.

내부 리세트 명령은 작업수행을 위한 통상적인 명령열(列)과 함께 프로그램 메모리(제5도에는 보이지 않고 제7도에 보임)내의 선두에 기억되어 있다.

내부 리세트명령은 내부버스(58)를 통하여 전송되어 명령복호기(67)에 의해서 통상 명령에서와 같이 복호화된다. 명령복호기(67)는 해당 내부 리세트명령(I'_RST) 즉 제어신호를 제공한다.

"H"레벨에 있는 신호(I'_RST)는 AND게이트(60)에 의하여 타이밍신호(T)에 동기되어 플립플롭(61)에 인가된다. 각 명령사이클은 통상적으로 타이밍신호(T)에 의하여 클록되어진다.

다음 동기화된 내부 리세트 명령신호(I_RST)는 플립플롭(61)에 의하여 유지되고 OR게이트 (54)에서 외부 리세트 신호와 논리합(OR)된다.

따라서 플립플롭(56)은 통상적인 외부 리세트신호에 의해서 뿐만 아니라 내부 리세트 명령신호(I'_RST)에 의해서도 세트된다.

플립플롭(56)이 신호(I'_RST)에 의하여 세트될 때마다 "마스터 리세트"가 관련 컴퓨터 소자에 개시된다.

AND게이트(60)로부터 내부 리세트 명령신호(I'_RST)를 받기전에 플립플롭(61)은 이 경우에 "L"레벨에 있는 단자(12)로 부터 외부 리세트신호에 의하여 리세트상태에 놓이게 된다. "L"레벨이 반전기(53)를 경유하여 반전되어 "H"레벨이 되며 플립플롭(61)의 리세트단자(R)에 입력된다.

내부 리세트명령은 작업종결을 지시하는 명령 즉 전원차단 동작에 가까운 타이밍(timimg)에서 발생된다. 다음에 발생된 내부 리세트명령에 응해서 내부 리세트 명령신호(I'_RST)는 컴퓨터 내부에서 발생된다.

전원 차단명령 발생에서부터 신호(I'_RST)의 발생까지의 시간지연은 명령사이클의 차수 즉 타이밍신호(T)의 주파수 시간으로 단축시킬 수 있다. 이것은 마스터 리세트가 전원 차단직후에 수행됨을 의미한다. 이것은 제6도로부터 명백해진다.

제6도는 본 발명에 따른 리세트 타이밍을 설명하기 위한 파형도이다.

제6도에서 시각(t₂, t₃, t₄)은 각각 제2도에서 도시된 것과 대응한다.

문자(te)는 작업이 끝났을때의 시각을 시각을 나타내므로 이때 전원 차단명령이 발생된다. 전원 차단 명령에 응하여 제1도의 스위치(14)는 제1도의 단자(15)로부터의 출력신호에 의하여 오프(off)된다.

출력신호는 통상적으로 명령복호기(제5도, 67)에서 발생되며 단자(52)가 이 경우에 제7도와 단자(15)를 나타낸다고 가정하면 출력신호는 제5도의 단자(52)에 공급된다. 제6도에서 출력신호를 (67→52)전송하기 위한 신호선은 도시되지 않았다.

본 발명에 따르면 내부 리세트 명령신호(I'_RST)는 제6도의 시각(te)근방에서 발생된다.

그러므로 해당 리세트동작은 시각(te)이후에 시각(tr)에서 실행된다.

다음에 마스터 리세트를 실행한다.

시각(tr)은 시각(te)보다 통상적으로 약 2㎲의 명령 사이클이 경과한 뒤에 온다. 이 2㎲의 시간지연은 보통수 ㎳의 차수를 갖는 제6도의 하강곡선(V_R5_g)에서 정해진 시정수보다 훨씬 짧다.

시각(tr)은 전원 차단명령 근방에서 내부 리세트 명령을 세트함으로써 시각(te)직후에 행할 수 있다. 내부리세트 명령은 전원 차단명령의 전후에 위치할 수 있다. 전자의 경우를 설명하겠다.

제5도에서 언급된 마스터 리세트는 2개의 주요 모우드(mode)로 분류되어진다. 첫째 모우드에서 리세트 전압레벨(V_RST)이 "L"레벨에 있을 때 (제2도에서 t₀와 t₁사이의 기간에 해당됨)컴퓨터는 마스터 리세트상태에 놓이게 된다.

두번째 모우드에서 전압레벨(V_RST)이 "H"레벨에 있을때나 "H"레벨(V_RST)(제6도에서 t₂와 t₃사이의 기간에 해당)과 관계없이 마스터 리세트 상태에서 내부 리세트 명령이 발신될 때 컴퓨터는 마스터 리세트 상태에 있지 않는다. 제1모우드가 마이크로 컴퓨터에서 통상 수행되는 모우드이다. 이 모우드에서 제5도의 단자(52)로 표현된 I/O단자들은 "L"레벨에 고정되어 있는데 이 모우드는 컴퓨터를 초기화하는 것으로 고려된다.

초기화 모우드에서 플립플립(56)은 관계 컴퓨터 소자(제5도의 57)의 마스터 리세트 "H"레벨출력을 발생한다. 한편 제1모우드에서 플립플롭(61)은 내부 리세트 명령신호(I_RST)를 발생하지 않고 "L"레벨출력을 발생한다.

이 "L"레벨출력은 반전기(62)에 의하여 "H"레벨로 반전된 다음 플립플롭(56)의 "H"레벨출력에 의하여 열리는 AND게이트(63)와 OR게이트(64)를 통하여 플립플롭(66)의 세트단자(S)에 전송된다.

따라서 플립플롭(66)은 "H"레벨출력을 연속적으로 발생되도록 세트된다. 결과적으로 단자(52)는 "H"레벨을 유지하게 된다. 만일 단자(52)가 전원제어단자(15)라면 (제7도 참조) 이렇게 유지되는 "H"레벨출력은 스위치(14)를 도통상태로 유지한다.

제2모우드하에서 마지막 작업에 생긴 합성데이타는 있는 그대로 유지된다. 합성데이타는 컴퓨터내의 랜덤 억세스 메모리(RAM)로부터 공급받으며 전송회로(제5도의 68)가 제5도 소자들(57)중에서 컴퓨터 관련소자로부터 받은 라이트신호(WR)에 의하여 열릴때 합성데이타는 데이타(DT)로서 내부버스(58)를 통하여 OR게이트(64)에 공급된다.

만약 데이타(DT)가 "H"레벨이라면 플립플롭(66)은 OR게이트(64)로부터 온 데이타(DT)에 의하여 세트된다. 역으로 데이타(DT)가 "L"레벨이면 플립플롭(66)은 반전기(65)에 의한 데이타(DT)에 의하여 리세트된다.

반전기(65)는 "L"레벨을 "H"레벨로 반전한 다음 반전된 "H"레벨신호를 플립플롭(66)의 리세트단자(R)에 공급한다. 전원차단신호("L")를 포함한 합성데이타(DT)는 라이트신호(WR)가 내부 리세트 명령에 의하여 금지되기 때문에 단자(52)와 같은 상태로 유지된다.

따라서 전송회로(68)가 닫힌다.

이 경우에 단자(52)로부터의 전원차단신호는 OR게이트(54), 플립플롭(56), AND게이트(63) 및 OR게이트(64)를 경유해온 내부 리세트 명령신호(I_RST)가 한번 플립플롭(66)에 인가된 후에 그것이 "L"와 같은 레벨을 유지해야 한다는 것이 중요하다.

만약 AND게이트(63), OR게이트(64) 및 플립플롭(66)을 사용하지 않는다면 단자(52, 15)에서 전원 차단신호는 제6도의 시각(t₄)에서 주어진 단자(12)에서 온 다음의 외부 리세트신호(V_RST)에 의하여 오동작하여 "H"레벨로 변화된 기능성이 있다(시각(t₃)와 시각(t₄)사이의 기간을 참고) 그같은 "H"레벨로의 오(誤)변환은 컴퓨터가 관련시간(t₃→t₄)동안에 정상적으로 동작되는 것이 보장되지 않았기 때문에 일어난다. 즉 "H"의 신호(I'_RST)가 시각(tr)(제6도)에서 복호기(67)로부터 발생할때 AND게이트(63)는 다음 외부 리세트신호(V_RST)가 통과할 수 없도록 반전기(62)에서 의하여 "L"로 반전되는 신호(I_RST)에 의하여 즉각 닫힌다.

한편, "L"레벨의 전원 차단신호는 외부 리세트 신호와 낮아진 전원레벨(V_CC)의 발생과 관계없이 플립플롭(66)의 도움을 받아 현재상태로 유지한다.

감쇠된 전원레벨(V_CC)은 어떤 경우에는 제로 (zero)에 도달되고 플립플립(66)과 다른 부재들은 어떤 경우에는 비여자로 될 것이다.

이 경우에 플립플롭(66)은 "L"레벨출력의 현재상태를 유지하는 동안 점진적으로 비여자되어진다. 그러므로 전원차단신호는 오동작되어 "H"레벨로 변화될 수 없다.

일반적으로 말해 본 발명에 따르면 내부 리세트 명령신호(I_RST)를 발생하고 외부 리세트 신호가 컴퓨터에 공급될지라도 전원차단신호와 다른 신호를 있는 상태 그대로 유지하기 위한 상기 수단과 협조하는 또다른 수단을 채용하는 것이 바람직하다.

플립플롭(66)은 상기 실시예에서 상기 또다른 수단으로 주어진다.

제7도는 본 발명 실시예에 따른 마이크로 컴퓨터의 일예에 대한 블록도이다. 제7도에서 일점쇄선으로 표시된 블록(71)은 본 발명의 특징이다.

즉 블록(71)은 리세트 처리회로로써 기능한다. 부재(12, 52, 58, 59, 67)는 제5도에서 보인 것과 동일하다.

다른 구성요소로는 타이밍 제어회로(CNT : 72), 산술연산장치(ALU : 73), 템포러리 레지스터(REG : 74), 프로그램 카운터(PC : 75), 일시적인 처리 데이타를 기억시키기 위한 RAM(76), 각종 명령을 기억시키기 위한 리드온리 메모리(ROM) 즉 프로그램 메모리 및 I/O 버퍼(78)등이 있다.

이들 구성요소들은(이들 중 일부는 수정되어졌다) 현 마이크로컴퓨터에 공통으로 사용되고 있으며 잘 알려져 있다. 이같은 수정은 다음과 같다.

첫째, 리세트 처리회로(71)는 이미 존재하는 소자 즉 소자(제5도에서 53, 55, 56)로 구성된 컴퓨터에 새로 채용된 소자 즉 소자(제5도에서 54, 61, 62, 63, 64, 65)를 추가적으로 채용한다.

나머지 소자중 하나인 플립플롭(66)은 I/O버퍼(78)에 새로 부착된다.

나머지 소자중 다른 또하나의 소자인 제5도의 AND게이트(60)는 통상의 타이밍 제어회로(72)에 의하여 실현되며, 신호선(L₁)을 경유하여 플립플롭(61)에 접속된다. 나머지 소자중 다른 하나인 제5도의 컴퓨터 소자(57)는 소자(59, 72, 73, 74, 75, 76, 77)에 의하여 특별히 설명된다. 회로(71)에 포함된 제5도의 플립플롭(56)으로부터 발생되며 외부 리세트 신호인지 또는 내부 리세트 신호인지를 지시하는 신호(R)에 의하여 이들 부재 모두가 리세트된다.

제5도의 OR게이트(64)와 반전기(65)의 출력쌍은 신호(r)로써 I/O버퍼(78)에 전송된다.

제8도는 본 발명에 따라 컴퓨터에서 수행되는 일반적처리 흐름도이다. 단계(a)에서 전원공급/차단스위치(제1도의 14)는 개시 신호(ST)에 의하여 온(on)되고 전원(v_CC,)은 전원공급단자(제1도의 16)에 전원레벨(V_CC)로 공급된다. 단계(b)에서 전원공급 리세트 즉 초기화는 리세트 전압레벨(V_RST)이 "L"일때 수행된다.

다음에 단계(c)에서 소망작업이 수행을 개시한다. 작업은 작업이 끝에 오지 않는 한 계속된다. 작업이 끝에 왔을때 (단계 d) 내부 리세트 명령과 전원 차단명령의 쌍은 단계(e)에서 연속적으로 수행된다. 내부 리세트 명령에 응하여 전원차단신호(L)를 포함한 합성데이타는 단계(f)에서 플립플롭(66)에 보관된다. 전원차단 명령에 응하여 전원레벨(V_CC)은 단계(g)에서 제로(zero)가 된다.

제8도 단계(e)를 고려하면 내부 리세트 명령과 전원차단 명령이 연속적으로 수행된다. 이 경우에 두가지 가능한 시퀀스(sequence)가 있다. 하나는 제6도에 도시된 바와같이 내부 리세트 명령을 수행한 후에 전원차단명령을 수행하는 것이고 다른 하나는 내부 리세트명령이 제6도의 타이밍(1)에 처음 발생된 다음 전원차단명령이 제6도의 시각(te)에 수행되는 것이다. 이런 시퀀스(sequence)는 제3도의 종전기술 리세트회로를 이용한 통상적 리세트 동작에서는 불가능하고 본 발명에서는 가능하다.

이런 시퀀스에서 내부 리세트 명령신호(I'_RST)는 전원차단 명령이 발생하기 전에는 생성되지 말아야 하며 전원차단명령이 발생한 후 곧 만들어져야만 한다는 것을 주목해야 할 것이다.

이것은 내부 리세트 명령신호(I'_RST)가 전원차단명령에 앞서 발생할때 마스터 리세트 동작이 제5도의 플립플롭(56)을 경유하여 수행되기 때문이다. 만약 마스터 리세트동작이 수행된다면 전원차단명령은 이미 발생되지 않을 것이다.

이것은 제1도의 스위치(14)를 오프(off)함으로써 전원을 차단시킬 기회가 없다는 것을 의미한다. 전원차단명령의 발생에 대하여 신호(I_RST)의 발생을 위한 관련지연을 얻기 위하여 적당한 지연소자 예컨대 다단지연 회로등이 신호(I'_RST)전송선과 직렬로 삽입되어야 하며 교대로 내부 리세트 명령 데이타를 전송하기 위한 버스와 직결로 삽입되어야 한다.

언급한 바와같이 본 발명의 마이크로 컴퓨터 장치는 제3도의 회로(31)와 같은 부가적인 리세트 회로를 필요로 하지 않는다. 즉 종천기술의 부가적 리세트 회로에 의해 작동되는 최종 단계에서 리세트동작은 본 발명에서는 컴퓨터 자체에서 개시된다.

Claims (8)

1. 마이크로 컴퓨터(11)를 초기 설정시키는 외부 리세트 신호(V_RST)를 받기 위한 제1외부단자(12)와 상기 마이크로 컴퓨터(11)를 전원공급상태로 유지하기 위해 전원 공급신호를 제공하는 제2외부단자(52)를 갖는 마이크로 컴퓨터(11)에 있어서, 상기 마이크로 컴퓨터는 리세트 명령을 복호화하여 상기 리세트 명령에 따라서 제어신호(I'_RST)를 출력할 수 있는 명령복호기(67) 및 상기 명령복호기(67)에 접속되며 상기 제어신호(I'_RST)에 따라서 내부 리세트신호(I_RST)를 발생시키는 제1수단(61, 54)을 포함하며 상기 내부 리세트신호(I_RST)에 의해 초기 설정되는 것을 특징으로하는 마이크로 컴퓨터.
2. 제1항에 있어서, 상기 내부 리세트신호(I_RST)를 발생하는 상기 제1수단(61, 54)은 적어도 전원 차단신호를 현재 상태대로 유지하기 위한 제2수단(63, 64, 65)과 함께사용되며, 전원차단신호는 전원차단동작에 대한 명령에 따라서 발생되어 상기 전원공급신호를 최초로 공급하였던 상기 단자(52)로부터 공급되며 그 결과 상기 전원공급/차단 스위치(14)는 마이크로 컴퓨터의 전원레벨이 제로에 도달할 때까지 오프상태를 유지하는 것을 특징으로하는 마이크로 컴퓨터.
3. 제2항에 있어서, 상기 제2수단(63, 64, 66)은 상기 주변회로(18)에 접속된 상기 단자에 있는 상기 각 작업의 결과 데이타를 현상태로 유지하도록 작동하는 것을 특징으로하는 마이크로 컴퓨터.
4. 제2항에 있어서, 상기 제1수단(61, 54)은 제1플립플롭(61)과 제1OR게이트(54)로 구성되며, 상기 제1플립플롭(61)은 상기 내부리세트 신호(V_RST)를 유지하고 그 신호를 제1OR게이트(54)의 제1입력에 공급하도록 작동되고, 상기 제1OR게이트(54)는 그의 제2입력에서 상기 외부 리세트회로(13)에서 주어진 외부 리세트신호를 받으며 상기 마이크로 컴퓨터 소자를 초기 설정시키는 출력을 발생시키는 마스터 리세트 플립플롭(56)을 동작시키는 것을 특징으로하는 마이크로 컴퓨터.
5. 제4항에 있어서, 상기 제2수단(63, 64, 66)은 AND게이트(63), 제2의 OR게이트(64) 및 제2의 플립플롭(66)으로 구성되며, 상기 AND게이트(63)는 상기 내부 리세트 신호(V_RST)가 상기 제1플립플롭(61)으로부터 발생하지 않을때만 상기 마스터 리세트 플립플롭(56)으로부터 상기 마이크로컴퓨터 소자를 초기 설정시키는 상기 출력을 자신을 통하여 통과시키나 내부 리세트신호가 발생함으로써 닫혀지도록 동작하며, 상기 제2OR게이트(64)는 각각 자신의 제1 및 제2입력에서 AND게이트(63)로 부터의 분기출력과 상기 전원차단신호를 받아들이며, 제2플립플롭(66)은 제2OR게이트(64)의 출력에 의하여 동작되며 상기 외부 리세트신호(V_RST)나 상기 내부 리세트신호(I_RST)중 하나를 표시하는 신호를 그의 출력에서 유지하는 것을 특징으로하는 마이크로컴퓨터 시스템.
6. 제5항에 있어서, 상기 제1플립플롭(61)의 출력은 한쪽은 상기 제1플립플롭(61)에 다른 한쪽은 이 반전기 (62)를 경유하여 상기 AND게이트 (63)에 접속되는 것을 특징으로하는 마이크로 컴퓨터.
7. 제2항에 있어서, 상기 리세트 명령은 상기 전원차단동작 수행후 곧 실행되는 것을 특징으로하는 마이크로 컴퓨터.
8. 제2항에 있어서, 상기 리세트 명령은 상기 전원차단 동작을 위한 상기 명령에 앞서 복호화되나 대응하는 내부 리세트신호는 상기 전원차단동작의 수행후 곧 유효하게 되는 것을 특징으로하는 마이크로 컴퓨터.

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