KR880014563A - 비동기 에지 트리거(edge-triggered)RS 플립플롭 회로 - Google Patents

비동기 에지 트리거(edge-triggered)RS 플립플롭 회로 Download PDF

Info

Publication number
KR880014563A
KR880014563A KR1019880005744A KR880005744A KR880014563A KR 880014563 A KR880014563 A KR 880014563A KR 1019880005744 A KR1019880005744 A KR 1019880005744A KR 880005744 A KR880005744 A KR 880005744A KR 880014563 A KR880014563 A KR 880014563A
Authority
KR
South Korea
Prior art keywords
input
output
flop
nand gate
flip
Prior art date
Application number
KR1019880005744A
Other languages
English (en)
Inventor
벨트라미니 안겔로
Original Assignee
루이기 코티
몬테비손 에스.피.에이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 루이기 코티, 몬테비손 에스.피.에이 filed Critical 루이기 코티
Publication of KR880014563A publication Critical patent/KR880014563A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Pulse Circuits (AREA)

Abstract

내용 없음

Description

비동기 에지 트리거(edge-triggered) RS 플립플롭 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따라 구성된 RS플립플롭의 블록도, 제7도는 본 발명에 따라 구성된 RS플립플롭의 논리도표, 제10도는 본 발명에 따라 구성된 RS플립플롭의 제1실시예의 회로도.

Claims (19)

  1. 적어도 하나의 출력 Q와, 적어도 하나의 세트(S) 입력과, 적어도 하나의 리세트(r) 입력을 갖는 RS 플립플롭 회로와 ; 상기 세트(s) 및 리세트(r) 입력들 중 하나에 접속되고, 적어도 하나의 입력 신호 Xa를 받아들이는 수단과 ; 상기 세트(s) 및 리세트(r) 입력들 중 하나와 결합된 출력 신호 Ya의 상태를 정지 상태로부터 다른 상태로 변화시키기 위하여 상기 하나의 입력 신호 Xa의 상태에 응답하는 수단과 ; 상기 RS 플립플롭의 출력 Q을 나타내는 적어도 하나의 피이드백 신호 Fa를 수신하기 위한 수단과 ; 상기 출력 신호 Ya를 그것의 정지 상태로 되돌리기 위하여 상기 피이드백 신호 Fa의 상태에서의 변화에 응답하는 수단과를 포함하는 제1회로와 ; 상기 세트(s) 및 리세트(r) 입력들 중 다른 하나에 접속되고, 적어도 하나의 입력 신호 Xb)를 받아들이는 수단과 ; 상기 세트(s) 및 리세트(r)의 입력들 중 다른 하나와 결합된 출력신호 Yb의 상태를 정지 상태로부터 다른 상태로 변화시키기 위하여 상기 하나의 입력 신호 Xb의 상태에 응답하는 수단과 ; 상기 RS 플리플롭의 출력 Q을 나타내는 적어도 하나의 피이드백 신호 Fb를 수신하기 위한 수단과 ; 상기 출력 신호 Yb를 그것의 정지 상태로 되돌리기 위하여 상기 피이드백 신호 Fb의 상태에서의 변화에 응답하는 수단과를 포함하는 제2회로와 ; 로 구성함을 특징으로 하는 비동기 플립플롭.
  2. 제1항에 있어서, 상기 RS플립플롭이 상기 제1 및 제2회로들에 인가된 상기 신호들 Xa, Xb 중 하나의 상태의 변화에 따라 상기 신호들 Xa,Xb 중 하나의 상태의 변화에 따라 상기 신호들 Xa,Xb 중 다른 하는 비동기 플립플롭.
  3. 제1항에 있어서, 상기 제1 및 제2회로들 각각에 있어서, 제1논리 방향으로 가해진 신호 Xa,Xb의 논리 전이가 제1방향과 반대방향인 제2 논리 방향으로 출력 신호 Ya,Yb의 논리 전이를 야기함을 특징으로 하는 비동기 플립플롭.
  4. 제3항에 있어서, 상기 제1회로가 또한 상기 출력 신호 Ya를 형성하는 출력과 적어도 하나의 제1 및 제2 입력들을 갖는 제1 NAND게이트와 ; 상기 제1 NAND게이트의 입력들 중 하나에 접속된 출력 Ps와 적어도 제1 및 제2입력들을 갖고, 상기 제1입력이 가해진 신호 S를 수신하고, 상기 제1 NAND게이트의 다른 입력이 또한 상기 가해진 신호 S를 수신하는 제2 NAND 게이트와 ; 상기 제2 NAND게이트의 제2입력에 접속된 출력과 상기 제2 NAND게이트의 출력 Ps에 접속된 제1입력과 상기 피이드백 신호 Fa를 수신하는 제2입력을 갖는제3 NAND게이트와를 포함하고, 상기 제2회로가 또한 상기 출력 신호 Yb를 형성하는 출력과 적어도 하나의 제1 및 제2입력들을 갖는 제4 NAND게이트와 ; 상기 제4 NAND게이트의 입력들 중 하나에 접속된 출력 Ps와 적어도 제1 및 제2입력들을 갖는 제4 NAND게이트와 ; 상기 제4 NAND게이트의 입력들 중 하나에 접속된 출력 Pr과 적어도 제1 및 제2입력들을 갖고, 상기 제1입력이 가해진 신호 R을 수신하고, 상기 제4 NAND게이트의 다른 입력시 또한 상기 가해진 신호 R를 수신하는 제5 NAND게이트와 ; 상기 제5 NAND게이트의 제2입력에 접속된 출력과 상기 제5 NAND게이트의 출력 Pr에 접속된 제1입력과 상기 피이드백 신호 Fb를 수신하는 제2입력을 갖는 제6 NAND게이트와를 포함함을 특징으로 하는 비동기 플립플롭.
  5. 제4항에 있어서, 다음 논리 방정식 :
    Q=(SΛPs)V(QΛ(RΛPr))
    여기서, Λ는 논리 AND함수를 나타내고, Λ는 논리 AND함수를 나타내며, V는 논리 OR함수를 나타냄)을 가짐을 특징으로 하는 비동기 플립플롭.
  6. 제4항에 있어서, 상기 제1 NAND게이트는 상기 피이드백 신호 Fa를 수신하도록 접속된 제3입력을 가지며, 상기 제4 NAND게이트가 상기 피이드백 신호 Fb를 수신하도록 접속된 제3입력을 가짐을 특징으로 하는 비동기 플립플롭.
  7. 제4항에 있어서, 스위칭 신호 전이들이 상기 입력 신호 S 및 R에서 동시에 발생할 때, 상기 비동기 플립프롭은 상기 RS 플립플롭의 출력 Q이 상태를 변화하는 토글 플립플롭으로서 동작함을 특징으로 하는 비동기 플립플롭.
  8. 제4항에 있어서, 상기 RS 플립플롭이 출력 Q와, 제1입력(s) 및 제2입력을 갖는 제7 NAND게이트와 ; 출력 Q와, 제1입력(r) 및 제2입력을 갖는 제8 NAND게이트와를 포함하며, 상기 제7 NAND게이트의 제2입력이 제8 NAND게이트의 출력 Q를 수신하고 상기 제8 NAND게이트의 제2입력이 제7 NAND게이트의 출력 Q를 수신함을 특징으로 하는 비동기 플립플롭.
  9. 제8항에 있어서, 또한 출력과 상기 제7 NAND게이트의 제1 및 제2입력들에 각각 결합된 제1 및 제2입력들을 갖는 제1 XOR게이트와 ; 출력과 상기 제8 NAND게이트의 제1 및 제2입력들에 각각 결합된 제1 및 제2입력들을 갖는 제2 XOR게이트와 ; 상기 제1 및 제2 XOR게이트들의 출력들에 각각 결합된 제1 및 제2입력들과, 상기 제1 및 제2회로들에 공통으로 피이드백 신호 Fa 및 Fb와 동일한 피이드백 신호를 공급하는 출력을 갖는 OR게이트와를 포함함을 특징으로 하는 비동기 플리플롭.
  10. 제9항에 있어서, 상기 제1 및 제4 NAND게이트 게이트들이 상기 공통으로 가해진 피이드백 신호를 수신하기 위한 제3입력을 가짐을 특징으로 하는 비동기 플립플롭.
  11. 제9항에 있어서, 다음과 같은 공통 피이트백 신호 F용 논리 방정식 :
    F=((RΛPrΛF)ΛQΛ(SΛPsMF))V((RΛPrΛF)ΛQΛ(SΛPsΛF))
    ［여기서, Λ는 논리 AND함수를 나타내고, Λ는 논리 AND함수를 나타내며, V는 논리 OR함수를 나타냄］을 가짐을 특징으로 하는 비동기 플립플롭.
  12. 제9항에 있어서, 다음과 같은 논리 방정식 :
    Q=(SΛPsΛF) V (QΛ (RΛPrΛ)
    [여기서, Λ는 논리 AND 함수를 나타내고, V는 논리 OR 함수를 나타태며, Λ는 논리 AND함수를 나타낸]을 가짐을 특징으로 하는 비동기 플립플롭.
  13. 제1항에 있어서, 상기 출력 Q가 인가된 입력 신호의 포지티브 전이에 응하여 상태를 변화시킴을 특징으로 하는 비동기 플립플롭.
  14. 제1항에 있어서, 상기 출력 Q가 인가된 입력 신호의 네거티브 전이에 응하여 상태를 변화시킴을 특징으로 하는 비동기 플립플롭.
  15. 제1항에 있어서, 상기 RS플립플롭이 또한 상기 RS플립플롭을 소정의 상태로 프리세팅하기 위한 적어도 하나의 프리세트 입력과 상기 RS플립플롭을 다른 상태로 두기 위한 적어도 하나의 클리어 입력을 포함함을 특징으로 하는 비동기 플립플롭.
  16. 제8항에 있어서, 상기 제7 NAND게이트가 프리세트 입력 신호를 수신하기 위한 제3입력을 가지며, 상기 제8 NAND게이트가 클리어 입력 신호를 수신하기 위한 제3입력을 가지고, 상기 제1 및 제4 NAND게이트 각각이 상기 클리어 및 프리세트 입력 신호를 각각 수신하기 위한 제3입력을 갖는 것을 특징으로 하는 비동기 플립플롭.
  17. 적어도 하나의 출력 Q와, 적어도 하나의 세트(s) 입력과, 적어도 하나의 리세트(r) 입력을 갖는 RS플립플롭 회로와 ; 상기 세트(s) 및 리세트(r) 입력들 중 하나에 접속되고, 적어도 하나의 입력 신호 X를 받아들이는 수단과 ; 상기 세트(s) 및 리세트(r) 입력들 중 하나와 결합된 출력 신호 Y의 상태를 정지 상태로부터 다른 상태로 변화시키기 위하여 상기 하나의 입력 신호 X의 상태에 응답하는 수단과 ; 상기 출력 신호 Y를 그것을 정지상태로 되돌리기 위하여 상기 피이드백 신호 F의 상태에서의 변화에 응답하는 수단과를 포함하는 제1회로와를 포함함을 특징으로 하는 비동기 플립플롭.
  18. 제17항에 있어서, 상기 제1회로가 상기 세트(s)입력에 접속되며, 추가로 상기 RS플립플롭을 클리어 상태로 세팅하기 위한 클리어 입력 신호에 응답하는 수단을 포함함을 특징으로 하는 비동기 플립플롭.
  19. 제17항에 있어서, 상기 제1회로가 상기 리세트(r) 입력에 접속되며, 추가로 상기 RS플립플롭을 프리세트 상태로 세팅하기 위한 프리세트 입력 신호에 응답하는 수단을 포함함을 특징으로 하는 비동기 플립플롭.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880005744A 1987-05-15 1988-05-16 비동기 에지 트리거(edge-triggered)RS 플립플롭 회로 KR880014563A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT20536A/87 1987-05-15
IT20536/87A IT1204621B (it) 1987-05-15 1987-05-15 Circuito flip-flop rs asincrono con scatto comandato dalle transizioni applicate agli ingressi

Publications (1)

Publication Number Publication Date
KR880014563A true KR880014563A (ko) 1988-12-24

Family

ID=11168420

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880005744A KR880014563A (ko) 1987-05-15 1988-05-16 비동기 에지 트리거(edge-triggered)RS 플립플롭 회로

Country Status (9)

Country Link
US (1) US4894557A (ko)
EP (1) EP0291360A3 (ko)
JP (1) JPS6454809A (ko)
KR (1) KR880014563A (ko)
AU (1) AU598127B2 (ko)
BR (1) BR8802340A (ko)
IL (1) IL86328A0 (ko)
IT (1) IT1204621B (ko)
ZA (1) ZA883368B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4980577A (en) * 1987-06-18 1990-12-25 Advanced Micro Devices, Inc. Dual triggered edge-sensitive asynchrounous flip-flop
US5124568A (en) * 1991-02-14 1992-06-23 Advanced Micro Devices, Inc. Edge-triggered flip-flop
EP0685938A1 (en) * 1994-05-31 1995-12-06 STMicroelectronics S.r.l. A bistable sequential logic network which is sensible to input signals edges
US6072348A (en) * 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
US6061418A (en) * 1998-06-22 2000-05-09 Xilinx, Inc. Variable clock divider with selectable duty cycle
US6629223B2 (en) * 1998-10-06 2003-09-30 Texas Instruments Incorporated Method and apparatus for accessing a memory core multiple times in a single clock cycle
EP1865601A1 (en) * 2006-06-08 2007-12-12 STMicroelectronics S.r.l. Asynchronous RS flip-flop having a test mode
US7962681B2 (en) * 2008-01-09 2011-06-14 Qualcomm Incorporated System and method of conditional control of latch circuit devices
US9147620B2 (en) * 2012-03-28 2015-09-29 Teradyne, Inc. Edge triggered calibration
WO2018141359A1 (en) * 2017-01-31 2018-08-09 Huawei Technologies Co., Ltd. A double data rate time interpolating quantizer with reduced kickback noise
CN114553194A (zh) * 2022-02-28 2022-05-27 电子科技大学 一种基于融合逻辑的具有多层优先级的静态rs触发器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4607173A (en) * 1984-03-14 1986-08-19 At&T Bell Laboratories Dual-clock edge triggered flip-flop circuits
IT1204915B (it) * 1987-03-11 1989-03-10 Montedison Spa Derivatori per sistemi asincronici

Also Published As

Publication number Publication date
AU598127B2 (en) 1990-06-14
EP0291360A2 (en) 1988-11-17
AU1607888A (en) 1988-11-17
ZA883368B (en) 1988-11-14
IL86328A0 (en) 1988-11-15
IT1204621B (it) 1989-03-10
IT8720536A0 (it) 1987-05-15
US4894557A (en) 1990-01-16
JPS6454809A (en) 1989-03-02
EP0291360A3 (en) 1989-08-30
BR8802340A (pt) 1988-12-13

Similar Documents

Publication Publication Date Title
KR900005264A (ko) 클럭신호스위칭회로와 그 스위칭방법
KR880014563A (ko) 비동기 에지 트리거(edge-triggered)RS 플립플롭 회로
KR970031338A (ko) 동일 ic 칩상에 형성된 cmos 블록에 의해 직접 제어가능한 bimos 로직회로(a bimos logic circuit directly controllable by a cmos block formed on same ic chip)
US4355283A (en) Circuit and method for duty cycle control
KR900013720A (ko) 프로그래머블 논리회로
KR910016077A (ko) 반도체집적회로
KR960042413A (ko) 데이터 처리 시스템
KR860001643A (ko) 위상변경회로
KR890001104A (ko) 반도체집적회로
KR900000767A (ko) 순서 선택 우선의 임의/순서 선택회로
KR890002768A (ko) 하나 이상의 입력 비동기 레지스터
JPH04306013A (ja) ラッチ回路装置
ATE67891T1 (de) Integrierbare bewerterschaltung.
ES385332A1 (es) Puerta logica.
KR880012010A (ko) 비동기 시스템용 디지탈 논리회로
KR930005367A (ko) 잡음제거회로
KR100209717B1 (ko) 반도체 메모리의 출력버퍼
KR100211078B1 (ko) 하프 래치 회로
KR930008226Y1 (ko) D플립플롭/2분주 회로
GB1464842A (en) Resettable toggle flip-flop
KR930002846Y1 (ko) 더블 에지 트리거 디-플립플롭 회로
SU372696A1 (ru) ДВУХПОЗИЦИОННЫЙ ключ КОММУТАЦИИ ИМПУЛЬСНЫХ СИГНАЛОВ
KR910001974A (ko) 집적회로구조
KR920007342A (ko) 주파수 배율용 디지탈 논리 회로
KR900019382A (ko) 전 출력 전압 스윙을 갖는 고성능 BiCMOS 논리회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid