KR880012010A - 비동기 시스템용 디지탈 논리회로 - Google Patents

비동기 시스템용 디지탈 논리회로 Download PDF

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KR880012010A
KR880012010A KR1019880002461A KR880002461A KR880012010A KR 880012010 A KR880012010 A KR 880012010A KR 1019880002461 A KR1019880002461 A KR 1019880002461A KR 880002461 A KR880002461 A KR 880002461A KR 880012010 A KR880012010 A KR 880012010A
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gate
receiving
logic circuit
output
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벨트라미니 안젤로
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루이지 꼬띠
몬테디손 에스ㆍ피ㆍ에이
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Abstract

내용 없음

Description

비동기 시스템용 디지털 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 IERIVER 회로의 동작을 도시하는 블록도.
제2도는 DERIVER 회로의 일반 타이밍도.
제3도는 DERIVER 회로의 일반적인 동작을 도시하는 표.

Claims (48)

  1. 디지털 논리회로에 있어서, 이 논리회로가 최소한 하나의 입력 신호(X)를 수신하는 수단; 상기 최소한 하나의 입력 신호(X)의 상태변화에 응답하여, 휴지 상태로부터 다른 상태로 출력 신호(Y)에서 상태변화를 생성하기 위한 수단; 최소한 하나의 피이드백 신호(F)를 상기 출력 신호(Y)를 이용하는 회로로부터 수신하기 위한 수단; 상기 피이드백 신호(F)의 상태변화에 응답하여 상기 출력 신호(Y)를 상기 휴지 상태로 다시 복귀시키기 위한 수단;을 포함하는 것을 특징으로 하는 디지털 논리회로.
  2. 제1항에 있어서, 상기 휴지 상태로부터 상기 출력신호(Y)의 상태변화를 생성하기 위한 상기 수단이 상기 피이드백 신호(F)의 상태와 독립적으로 동작하는 것을 특징으로 하는 디지털 논리회로.
  3. 제2항에 있어서, 논리회로가 상기 입력(X)을 수신하기 위한 제1게이트와, 상기 입력(X)을 수신하는 일 입력과 수신된 피이드백 신호(F)에 응답하는 다른 입력을 가지는 제1플립플롭을 포함하며, 상기 제1게이트가 또한 상기 제1플립플롭의 출력 신호(P)를 입력으로서 수신하는 것을 특징으로 하는 디지털 논리회로.
  4. 제3항에 있어서, 논리회로가 상기 출력 신호(Y)를 수신하는 일 입력과 상기 피이드백 신호(F)를 수신하는 다른 입력을 가지는 제2플립플롭과, 상기 제2플립플롭의 출력(S)을 수신하는 일 입력과 상기 피이드백 신호(F)를 수신하는 다른 입력을 가지는 제2게이트를 포함하며, 상기 제2게이트의 추력이 상기 제1플립플롭의 상기 다른 입력에 인가되는 것을 특징으로 하는 디지털 논리회로.
  5. 제1항에 있어서, 논리회로가 상기 출력 신호(Y)로부터 다른 DERIVER 회로를 위한 피이드백 신호(E)를 생성하기 위한 수단(Y)을 포함하는 것을 특징으로 하는 디지털 논리회로.
  6. 제5항에 있어서, 피이드백 신호를 생성하기 위한 상기 수단이 인버터인 것을 특징으로 하는 디지털 논리회로.
  7. 제4항에 있어서, 논리회로가 다음의 논리등식 :
    Y=X∧P∧(F∧SA∧)
    (여기서 ∧는 논리 AND 기능을 나타내고, ∧는 논리 AND 기능의 역(inverse)을 나타냄.)을 가지는 것을 특징으로 하는 디지털 논리회로.
  8. 제1항에 있어서, 상기 휴지 상태로부터 상기 출력 신호(Y)의 상태변화를 생성하는 수단이 피이드백 신호(F)의 현재상태에 따라서 동작하여서, 이에 따라 상기 피이드백 신호(F)가 입력 신호(X)의 상기 상태변화 중에 소정의 상태를 가짐으로써, 상기 휴지 상태로부터 출력 신호(Y)의 변화를 허용하는 것을 특징으로 하는 디지털 논리회로.
  9. 제8항에 있어서, 논리회로가 상기 입력 신호(X)에 응답하는 제1게이트와, 상기 입력신호(X)에 응답하는 일 입력과 수신된 피이드백 신호(F)에 응답하는 다른 입력을 가지는 제1플립플롭을 포함하며, 상기 제1게이트가 상기 제1플립플롭의 출력 신호(P)를 수신하기 위한 다른 입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  10. 제9항에 있어서, 인가된 피이드백 신호(F)를 변환하고, 상기 제1플립플롭의 상기 다른 입력에 변환된 피이드백 신호(F)를 공급하기 위한 인버터를 포함하는 것을 특징으로 하는 디지털 논리회로.
  11. 제10항에 있어서, 논리회로가 다음의 논리등식:
    Y=X∧(P∧F)
    (여기서 A는 논리 AND 기능을 나타냄.)을 가지는 것을 특징으로 하는 디지털 논리회로.
  12. 제11항에 있어서, 상기 제1게이트가 상기 인버터의 출력 신호를 수신하는 것 제3입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  13. 제1항에 있어서, 상기 수신용 수단이 복수의 입력 신호를 수신하는 AND게이트이고, 상기 휴지 상태로부터 상기 출력 신호의 상태변화를 생성하는 상기 수단이 상기 AND 게이트의 출력 상태의 변화에 응답하여 상기 변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  14. 제10항에 있어서, 논리회로가 복수의 입력 신호(X1…Xn)를 수신하는 각 입력을 갖는 AND 게이트를 포함하며, 상기 제1게이트가 상기 AND게이트의 출력 신호를 수신하고, 또한 그 상기 일 입력에서 상기 제1플립플롭이 상기 AND 게이트의 출력을 수신하며, 상기 디지털 논리회로가 다음의 논리등식 :
    Y=(X1∧X2∧…Xn∧(P∧F)
    (여기서 ∧는 논리 AND 기능을 나타냄.)을 가지는 것을 특징으로 하는 디지털 논리회로.
  15. 제2항에 있어서, 최소한 하나의 입력 신호를 수신하기 위한 상기 수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상태변화에 응답하는 상기 수단이 상기 입력 신호의 논리 AND 기능을 수행함으로써, 상기 출력 신호(Y)의 상기 상태변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  16. 제8항에 있어서, 최소한 하나의 입력 신호를 수신하기 위한 상기 수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상태변화에 응답하는 상기 수단이 상기 입력 신호의 논리 AND 기능을 수행함으로써, 상기 출력 신호(Y)의 상기 상태변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  17. 제2항에 있어서, 최소한 하나의 입력 신호를 수신하기 위한 상기 수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상태변화에 응답하는 상기 수단이 상기 입력 신호의 논리 OR 기능을 수행함으로써, 상기 출력 신호(Y)의 상기 상태변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  18. 제8항에 있어서, 최소한 하나의 입력 신호를 수신하기 위한 상기 수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상태변화에 응답하는 상기 수단이 상기 입력 신호의 논리 OR 기능을 수행함으로써, 상기 출력 신호(Y)의 상기 상태변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  19. 제15항에 있어서, 논리회로가 상기 출력 신호(Y)를 변환하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 논리회로.
  20. 제16항에 있어서, 논리회로가 상기 출력신호(Y)를 변환하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 논리회로.
  21. 제17항에 있어서, 논리회로가 상기 출력 신호(Y)를 변환하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 논리회로.
  22. 제18항에 있어서, 논리회로가 상기 출력 신호(Y)를 변환하기 위한 수단을 포함하는 것을 특징으로 하는 디지털 논리회로.
  23. 제2항에 있어서, 논리회로가 상기 입력 신호(X)에 응답하는 제1게이트와, 상기 입력 신호(X)에 응답하는 일 입력과 수신된 피이드백 신호(F)에 응답하은 다른 입력을 가지는 제1플립플롭을 포함하며, 상기 제1게이트가 상기 제1플립플롭의 출력 신호(P)를 수신하기 위한 다른 입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  24. 제23항에 있어서, 인가된 피이드백 신호(F)를 변환하고, 상기 제1플립플롭의 상기 다른 입력에 변환된 피이드백 신호(F)를 공급하기 위한 인버터를 포함하는 것을 특징으로 하는 디지털 논리회로.
  25. 제15항에 있어서, 논리회로가 복수의 인가된 입력 신호(X1…Xn)를 수신하는 제1AND 게이트를 포함하며, 일 플립플롭이 상기 제1AND 게이트의 출력을 수신하는 일 입력과 상기 피이드백 신호에 응답하는 다른 입력을 가지고, 제2AND 게이트가 상기 제1AND 게이트의 출력 신호를 수신하기 위한 제1입력과 상기 플립플롭의 출력을 수신하기 위한 제2입력을 가지며, 상기 출력 신호(Y)가 상기 제2AND게이트의 출력으로부터 얻어지는 것을 특징으로 하는 디지털 논리회로.
  26. 제16항에 있어서, 논리회로가 복수의 인가된 입력 신호(X1…Xn)를 수신하는 제1AND 게이트를 포함하며, 일 플립플롭이 상기 제1AND 게이트의 출력을 수신하는 일 입력과 상기 피이드백 신호에 응답하는 다른 입력을 가지고, 제2AND 게이트가 상기 제1AND 게이트의 출력 신호를 수신하기 위한 제1입력과 상기 플립플롭의 출력을 수신하기 위한 제2입력 및 상기 피이드백 신호에 응답하는 제3입력을 가지며, 상기 출력 신호(Y)가 상기 제2AND 게이트의 출력으로부터 얻어지는 것을 특징으로 하는 디지털 논리회로.
  27. 제15항에 있어서, 논리회로가 각기 상기 입력 신호(X1…Xn)를 수신하는 입력을 갖는 일 AND 게이트와 교차 결합된 NAND 게이트에 의하여 형성된 플립플롭을 포함하며, 상기 NAND 게이트의 하나가 상기 입력 신호(X1…Xn)를 수신하는 각기 입력과 다른 NAND 게이트의 출력을 수신하는 다른 입력을 가지고, AND 게이트가 상기 일 NADN 게이트의 출력을 수신하는 일 입력을 가지며, 상기 다른 NAND 게이트가 상기 피이드백 신호에 응답도록 접속된 일 입력과 상기 일 NAND 게이트로부터 출력을 수신하는 다른 입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  28. 제16항에 있어서, 논리회로가 각기 상기 입력 신호(X1…Xn))를 수신하는 입력을 갖는 일 AND 게이트와 교차결합된 NAND 게이트에 의하여 형성된 플립플롭을 포함하며, 상기 NAND 게이트의 하나가 상기 입력 신호(X1…Xn))를 수신하는 각기 입력과 다른 NAND의 출력을 수신하는 다른 입력을 가지고, 상기 AND 게이트와 상기 일 NAND의 출력을 수신하는 일 입력을 가지며, 상기 다른 NAND가 상기 피이드백 신호에 응답도록 접속된 일 입력과 상기 일 NAND로부터 출력을 수신하는 다른 입력을 가지고 상기 AND 게이트가 상기 피이드백 신호에 응답하는 다른 입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  29. 제17항에 있어서, 논리회로가 각각의 입력 신호(X1…Xn)를 수신하는 입력을 갖는 OR 게이트와, 상기 OR 게이트의 출력을 수신하는 일 입력과 상기 피이드백 신호에 응답하는 다른 입력을 갖는 플립플롭과, 상기 OR 게이트의 출력을 수신하는 일 입력과 상기 플립플롭의 출력(P)을 수신하는 다른 입력을 갖는 AND 게이트를 포함하는 것을 특징으로 하는 디지털 논리회로.
  30. 제17항에 있어서, 논리회로가 각각의 입력 신호(X1…Xn)를 수신하는 입력을 갖는 OR 게이트와, 상기 OR 게이트의 출력을 수신하는 일 입력과 상기 피이드백 신호에 응답하는 다른 입력을 갖는 플립플롭과, 상기 OR 게이트의 출력을 수신하는 일 입력과 상기 플립플롭의 출력(P)을 수신하는 다른 입력 및 상기 피이드백 신호에 응답하는 다른 입력을 AND 게이트를 포함하는 것을 특징으로 하는 디지털 논리회로.
  31. 제29항에 있어서, 논리회로가 다음의 논리등식 :
    Y=(X1∨X2∨…Xn)∧(P∧F)
    (여기서 ∨는 논리 OR 기능을 나타내고, ∧는 논링 AND 기능을 나타냄.)을 가지는 것을 특징으로 하는 디지털 논리회로.
  32. 제30항에 있어서, 논리회로가 다음의 논리등식 ;
    Y=(X1∨X2∨…Xn)∧(P∧F)
    (여기서 ∨는 논리 OR 기능을 나타내고, ∧는 논리 AND 기능을 나타냄.)을 가지는 것을 특징으로 하는 디지털 논리회로.
  33. 제18항에 있어서, 논리회로가 상기 인가된 입력 신호(X1…Xn)의 하나를 각기 수신하는 제1입력을 갖는 복수의 NAND와, 각기 입력 신호(X1…Xn)를 수신하는 일 입력과 상기 복수의 NAND로부터 각 출력을 수신하기 위한 다른 입력을 갖는 복수의 AND 게이트와, 상기 다른 NAND의 출력이 상기 복수의 NAND의 제2입력에 공통으로 공급되고, 상기 다른 NAND가 상기 피이드백 신호에 응답하는 일 입력과 상기 복수의 NAND의 출력(P1,P2)을 수신하는 복수의 다른 입력을 지며, 플립플롭을 형성하기 위하여 상기 복수의 NAND에 교차결합된 다른 NAND와, 상기 AND 게이트의 출력을 각기 수신하는 복수의 입력을 갖는 OR 게이트를 포함하며, 상기 출력 신호(Y)가 상기 OR 게이트의 출력에서 얻어지고, 또한 상기 AND 게이트가 상기 피이드백 신호에 응답하는 각 입력을 가지는 것을 특징으로 하는 디지털 논리회로.
  34. 제33항에 있어서, 논리회로가 다음의 등식 :
    Y=X1∧P1∧F)∨(X2∧P2∧F)∨…(Xn∧Pn∧F)을 가지는 것을 특징으로 하는 디지털 논리회로.
  35. 제18항에 있어서, 논리회로가 상기 인가된 입력 신호(X1…Xn)의 하나를 각기 수신하는 제1입력을 갖는 복수의 NAND와, 각기 입력 신호(X1…Xn)를 수신하는 일 입력과 상기 복수의 NAND로부터이 각 출력을 수신하기 위한 다른 입력을 갖는 복수의 AND 게이트와, 상기 다른 NAND의 출력이 상기 복수의 AND 게이트의 제2입력에 공통으로 공급되고, 상기 다른 NAND가 상기 피이드백 신호에 응답하는 일 입력과 복수의 NAND의 출력(P1,P2)을 수신하는 복수의 다른 입력을 가지며, 플립플롭을 형성하기 위하여 상기 복수의 NAND에 교차결합된 다른 NAND와, 상기 AND 게이트의 출력을 각기 수신하는 복수의 입력을 갖는 OR 게이트를 포함하며, 상기 출력 신호(Y)가 상기 OR 게이트의 출력에서 얻어지는 것을 특징으로 하는 디지털 논리회로.
  36. 제35항에 있어서, 논리회로가 다음의 등식 :
    Y=(X1∧P1∧F) ∨ (X2∧P2∧F) ∨…(Xn∧Pn∧F)을 가지는 것을 특징으로 하는 디지털 논리회로.
  37. 제2항에 있어서, 상기 수신수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상기 휴지 상태로부터 상기 출력 신호의 상태변화를 생성하기 위한 상기 수단은 상기 입력 신호의 상태의 소정의 논리조합에 응답하여 상기 변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  38. 제37항에 있어서, 상기 소정의 논리조합이 AND 기능인 것을 특징으로 하는 디지털 논리회로.
  39. 제37항에 있어서, 상기 소정의 논리조합이 OR 기능인 것을 특징으로 하는 디지털 논리회로.
  40. 제37항에 있어서, 상기 소정의 논리조합이 XOR 기능인 것을 특징으로 하는 디지털 논리회로.
  41. 제37항에 있어서, 상기 소정의 논리조합이 NAND 기능인 것을 특징으로 하는 디지털 논리회로.
  42. 제37항에 있어서, 상기 소정의 논리조합이 NOR 기능인 것을 특징으로 하는 디지털 논리회로.
  43. 제8항에 있어서, 수신수단이 복수의 입력 신호(X1…Xn)를 수신하고, 상기 휴지 상태로부터 상기 출력 신호의 상태변화를 생성하기 위한 상기 수단은 상기 입력 신호의 상태의 소정의 논리조합에 응답하여 상기 변화를 생성하는 것을 특징으로 하는 디지털 논리회로.
  44. 제43항에 있어서, 상기 소정의 논리조합이 AND 기능인 것을 특징으로 하는 디지털 논리회로.
  45. 제43항에 있어서, 상기 소정의 논리조합이 OR 기능인 것을 특징으로 하는 디지털 논리회로.
  46. 제43항에 있어서, 상기 소정의 논리조합이 XOR 기능인 것을 특징으로 하는 디지털 논리회로.
  47. 제43항에 있어서, 상기 소정의 논리조합이 NAND 기능인 것을 특징으로 하는 디지털 논리회로.
  48. 제43항에 있어서, 상기 소정의 논리조합이 NOR 기능인 것을 특징으로 하는 디지털 논리회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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