KR880001116A - 채널 엔코더 - Google Patents

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KR880001116A
KR880001116A KR1019870006211A KR870006211A KR880001116A KR 880001116 A KR880001116 A KR 880001116A KR 1019870006211 A KR1019870006211 A KR 1019870006211A KR 870006211 A KR870006211 A KR 870006211A KR 880001116 A KR880001116 A KR 880001116A
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야코부스 반 게스텔 빌헬무스
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이반 밀러 레르너
엔.브이. 필립스 글로아이람펜파브 리켄
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    • H—ELECTRICITY
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Abstract

내용 없음

Description

채널 엔코더
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 채널 엔코더 설명에 중요한 디지탈 자기 녹음 및 재생 장치부의 블럭도. 제3도는 채널 엔코더 내의 프리코더 이용을 설명하기 위해 간략화된 3개의 회로도. 제4도는 본 발명에 따른 한 실시예의 채널 엔코더의 회로도.

Claims (9)

  1. m＞n인 m비트에 대해 수신된 n비트 정보 워드 주로 DC-프리(free)코드 워드를 엔코딩 하기 위한 것으로, 계수기에 접속된 입력을 가진 메모리 회로를 구비하는데 상기 메모리 회로는 n비트 정보 워드만 수신하는 데에 제공되어, 상기 계수기는 연속 수신된 두 2진 워드 사이에서의 디지탈 합 변동(DSV)을 결정하기 위해 제공되는 채널 엔코더에 있어서, 상기 채널 엔코더는 상기 엔코더의 출력에서 m비트 코드 워드를 상기 계수기의 입력에 공급하기 위해 제공되는 프리코더를 구비하는데, 상기 m 비트 코드 워드는 런길이 제한(RLL)코드 워드이므로, m비트 코드 워드의 디지탈 합 및 상기 디지탈 합 변동에 의거하여 상기 메모리 회로에 의해 형성된(m-n)비트 워드와 직력로 상기 프리코더의 입력에 공급된 n비트 정보 워드로부터 인출된 것을 특징으로 하는 채널 인코더.
  2. 제1항에 있어서, (m-n)=1이고, 프리코더는 D가 지연 조작자인 전달 함수(1+D)-1를 가지며, 상기 프리코더 출력은 선행 m비트 코드워드의 최종 비트만을 입력시키기 위한 상기 메모리 회로의 다른 입력에 접속되는데, 상기 최종 비트는 상기(m-n)=1비트 워드로 고려되는 것을 특징으로 하는 채널 엔코더.
  3. 제2항에 있어서, 상기 메모리 회로는 최종 비트가 제1예정치를 가진 m비트 코드 워드에 뒤따라 프리코더를 패스시킨 각각의 m비트 코드워드에 대한 디지탈 합산치가 기억되는 메모리를 구비하는데, 상기 m비트 코드 워드는 제2예정치를 가진 1비트 워드가 부가되는 각 n비트 정보 워드에서만 형성되는 것을 특징으로 하는 채널 엔코더.
  4. 제3항에 있어서, 상기 메모리 회로는 상기 메모리의 데이타 출력에 접속된 논리 회로를 포함하고, 전달 함수 Y=X1X2X3+ X1 를 갖는데, 여기서 X1은 적절한 디지탈 합산치(DS)에 대한 표준치를 나타내고, X2는 프리코더에 의해 공급된 상기 최종 비트를 나타내며, 그리고 X3는 상기 디지탈 합 변동치(DSV)에 대한 표준치를 나타내며, Y는 n비트 정보 워드에 부가될 비트값인 것을 특징으로 하는 채널 엔코더.
  5. 제4항에 있어서, 상기 엔코더는 n비트 정보가 인가되는 제로 검출기를 구비하여, n비트 정보 워드가 0만으로 이루어질 시에 제로 검출 신호를 공급하는데 상기제로 검출 신호 및 상기 신호 Y는 제각기 공급되는 상기1비트 워드를 출력시키는 논리 OR 게이트의 제1및 2입력에 인가되는 것을 특징으로 하는 채널 엔코더.
  6. 제1항에 있어서, m-n=2이고, 프리코더는 D가 지연 조작자인 전달 함수(1+D2-1)를 가지며 선행m비트 코드 워드의 최종 두 비트(Xm·Xm_1)만이 n비트 정보 워드에 가산될 n비트 엔코딩 신호를 결정하는데에 이용되는 것을 특징으로 하는 채널 엔코더.
  7. 제6항에 있어서, 상기 메모리 회로는 상기 디지탈 합 변동치와 n비트 정보 워드를 수신함과 동시에 n비트 워드(Xa·Xb)를 형성하기 위해 제공되고 비트Xa 및 Xb와 비트Xm 및 Xm_1에 응답하여, 제각기 비트 정보 워드에 가산될 비트 X´a 및 X´b를 공급하는 두 배타적 OR게이트를 구비하는 것을 특징으로 하는 채널 엔코더.
  8. 제7항에 있어서, 상기 메모리 회로는 n비트 정보 워드의 짝수 비트에 응답하여 제1부분 디지탈 합산치(DSa)를 결정하는 제1보조 메모리와, n비트 정보 워드의 홀수 비트에 응답하여 제2부분 디지탈 합산치(DSb)를 공급하는 제2보조 메모리와 제1및 2부분 디지탈 합산치(DSa·DSb)와 디지탈 합 변동치로부터 상기 n비트 워드(Xa·Xb)를 인출하는 제3보조 메모리를 구비하는 것을 특징으로 하는 체널 엔코더.
  9. 제8항에 있어서, 상기 제1및 제2보조 메모리 내에는 매번 제각기 예정치를 가진 1비트 워드X´a·X´b를 상기 짝수 및 홀수 비트에 부가하여 성취된 조합치가 프리코더를 패스하고, 프리코더에 의해 공급된 선행 비트 코드 워드의 고정값의 최종 2비트가 프리코더에 인가됨으로써 형성되는 디지탈 합산치(DSa·DSb)가 기억되는 것을 특징으로 하는 채널 엔코더.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR87006211A 1986-06-20 1987-06-19 Channel encoder KR950013804B1 (en)

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