JP2809306B2 - チヤネルエンコーダ - Google Patents
チヤネルエンコーダInfo
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Description
【発明の詳細な説明】
本発明は、ｍ＞ｎとした場合に、受信したｎビット情
報ワードをほぼ直流分のないｍビットワードに符号化す
るチャネルエンコーダであって、カウンタに接続されて
いる入力部を有するメモリ回路を具え、このメモリ回路
がｎビット情報ワードを毎回受信するために設けられ、
前記カウンタが２個の順次受信した二進ワード間のデジ
タル和の変化を決定するために設けられているチャネル
エンコーダに関するものである。 チャネルエンコーダはデジタル磁気記録再生装置に広
く使用されており、入力したデータ流をデータ伝送チャ
ネルの特性に適合させるために用いられている。このよ
うな装置においては、読取ヘッドによって磁束が時間的
に微分されている。高周波損失を無視することにより、
この磁束は書込ヘッドに供給される書込電流と同一形状
を有することになる。従って、読取ヘッドの出力電流
は、書込電流に遷移が生ずる区域における正又は負のパ
ルスで構成される。このような記録再生装置において再
生側で書込電流のレプリカを得るため、所謂“書込電流
再生”による検出、すなわち読取ヘッド出力信号を積分
することによる検出に加えて所謂パルス振幅検出法を用
いることができる。このパルス振幅検出法においては読
取ヘッドの出力信号のパルスが検出されている。この再
生信号は微分されているため常に直流分が含まれていな
いが、この検出方法においては書込電流も直流分がない
ことが望ましい。けだし、書込増幅器と書込ヘッドとの
間に回転変換器（rotating transformer）が配置されて
いる場合或いは別の信号（tracking tones）を低周波数
で記録する必要がある場合に別の問題点が発生するおそ
れがあるためである。 この型式のチャネルエンコーダはフランス国特許出願
第2,469,047号から既知である。この既知のチャネルエ
ンコーダによれば、ｎビットの情報ワードがメモリ回路
と共にカウンタにも供給されている。このカウンタは、
２個の順次供給される情報ワード間のデジタル和の変化
を毎回決定している。このデジタル和の変化は、ｍビッ
トのコードワードを形成すると共にこのようにして形成
された符号化信号に直流分がほぼ含まれないようにする
ために決定される。従って、このデジタル和の変化が零
から大きく偏移する場合、供給された情報ワードが反転
してしまい、付加された（ｍ−ｎ）ワードは反転が生じ
ていることを示すことになる。 この既知のエンコーダの欠点は、デジタル和の変化を
決定するために符号化されるべきｎビットの情報ワード
を用いているが、符号化情報に直流分が含まれないよう
にするためのプリコーダを使用することができないこと
である。実際には、既知のエンコーダによって符号した
信号をプリコーダに供給すると、出力信号がもはや直流
分のない状態ではなくなってしまう。 従って、本発明の目的は、ほぼ直流分のない符号化信
号を出力すると共にプリコーダを用いて連長制限された
コードワードを得ることができるエンコーダを提供する
ものである。 この目的を達成するため、本発明によるチャネルエン
コーダは、受信したｎビットの情報ワードを、直流分が
ほとんどなく連長制限されたコードビット流に符号化す
るチャネルエンコーダであって、プリコーダを具え、こ
のプリコーダのプリコードされた出力信号が前記コード
ビット流に対応し、プリコーダの入力部がｍビットの中
間ワードを直列に受信するように結合され、この中間ワ
ードは受信したｎビットの情報ワード及びこれに結合さ
れている１個又はそれ以上のｍ−ｎ個のエキストラビッ
トで構成され、このエキストラビットは、前記コードビ
ット流のデジタル和の変動（DSV）をほぼ所望の値に維
持すると共に前記コードビット流の連長が制限されるよ
うにエキストラビットを選択するエキストラビット選択
手段からプリコーダに供給され、前記エキストラビット
選択手段が、前記ｎビット情報ワード及びカウンタから
の信号を受信するデジタル和予測入力部を有し、前記カ
ウンタが、前記コードビット流に対応するデジタル和の
変動を決定するように配置されているチャネルエンコー
ダにおいて、前記プリコーダが、前記直列に出力された
コードビット流の各コードビットが前記直列入力した中
間ワードの各ビット及び先行するコードビットの関数と
なる伝達関数を有し、固定された数の順次のコードビッ
トが前記コードビットに先行し、前記カウンタ及び前記
エキストラビット選択手段の別の入力部がプリコーダか
ら出力されたコードビット流を受信し、新しい中間ワー
ドについてのエキストラビットの選択が、少なくとも前
記先行する中間ワードから取り出した直前のコードビッ
トに対応することを特徴とする。 カウンタがプリコーダから出力されたｍビットのコー
ドワードを受信するので、デジタル和の変化が符号化さ
れたワードに基づいて決定され、この結果ほぼ直流分が
含まれていないと共に連長制限された符号化信号を発生
することができる。ｎビット情報ワードに付加された
（ｍ−ｎ）ビットワードは、供給したｎビットワード及
びデジタル和の変化を考慮してメモリ回路によって発生
される。この符号化信号は連長制限されているので、遷
移間違いが生じた場合や初期値が不正確な場合にエラー
伝播検出を行うことができる。 本発明によるチャネルエンコーダの第１実施例は、
（ｍ−ｎ）＝１とし、Ｄを遅延演算子とした場合、前記
プリコーダが（１＋Ｄ）-1の伝達関数を有し、前記プリ
コーダの出力が先行するｍビットコードワードの最後の
ビットだけを入力するメモリ回路の別の入力部に接続さ
れ、この最後のビットが前記（ｍ−ｎ）＝１のビットワ
ードを形成するように構成したことを特徴とする。 伝達関数（１＋Ｄ）-1を有するプリコーダを用いる場
合、先行するｍビットコードワードの最後のビットだけ
を考慮する必要がある。 前記メモリ回路がメモリを具え、このメモリに、最後
のビットが予め定めた第１の値を有し、予め定めた第２
の値を有する１ビットワードが付加されている各ｎビッ
ト情報ワードから毎回形成されるｍビットコードワード
に続き前記プリコーダを通過したｍビットコードワード
の各々についてデジタル和を記憶するように構成するの
が好適である。メモリを用いることによりチャネルエン
コーダを簡単に実現することができ、例えば（ｍ−ｎ）
ビットワード“0"をｎビット情報ワードに付加されたも
のと仮定することができ、メモリによって供給されるｍ
ビットコードワードのビットとして“0"をプリコーダに
供給したものと仮定することができる。これら２個の仮
定を用いることによりメモリのDS値が規制され、必要な
場合DSVカウンタを経るフィードバックにより第１の仮
定が補正され、必要な場合プリコーダによって実際に供
給した最後のｍビットコードワードの最後のビットのフ
ィードバックによって第２の仮定が補正される。従っ
て、このメモリは、DS値の決定における各仮定について
２個の補正の可能性を有し、操作時に可能な限り直流分
のないｍビットコードワードがチャネルエンコーダの出
力部に供給されるように予め満たされることになる。 ｍ−ｎ＝２の場合、伝達関数（１＋D2）-1 を有するプリコーダを用い、先行するｍビットコードワ
ードの最後の２ビットだけを用いてｎビット情報ワード
に付加されるべき２ビット符号化信号を決定する。この
場合、メモリ回路は同様にメモリを含み、このメモリに
ｍ−ｎ＝１の場合に用いた仮定と類似の仮定を行うこと
によって決定したデジタル和値（DS）を記憶する。 この型式のプリコーダを用いることにより、ほぼ直流
分がないと共に連長規制されたコードを供給するチャネ
ルエンコーダを得ることができる。このチャネルエンコ
ーダにおいては、エラー伝播が防止され、関連する装置
の出力信号を書込ヘッド及び／又は読出ヘッドの接続極
性に独立させることができ、しかも限定された帯域を実
現することができ、この結果ノイズがほとんど発生する
ことがない。 以下図面に基づき本発明を詳細に説明する。 第１図はデジタル式磁気記録再生装置のチャネルエン
コーダの説明に重要な部分を示すブロック線図である。
第１図においてチャネルエンコーダを参照番号１で示
し、このエンコーダにおいてほぼ直流分がなく且つ連長
制限された（RLL）ｍビットコードが得られるようにｎ
ビットのデータ流を符号化する。ここで、ｍ＞ｎであ
る。この符号化されたビット流中の直流レベルは、この
ビット流中の“1"の数と“0"の数との差によって決定さ
れ、この連長は符号化されたビット流中の遷移間距離に
よって決定される。符号化されたビット流、すなわち書
込電流を書込増幅器（図示せず）及びできることならば
回転変換器（図示せず）を介して書込ヘッドに供給して
符号化されたビット流を記録媒体に記録する。再生中こ
のビット流を読出ヘッド３で読出し、次にこの記録媒体
に記録されている信号を時間に対して微分する。この微
分信号はフィルタ４に供給され、フィルタ４において高
周波損失分を除去し多少フラットな周波数応答曲線を形
成し、読出した信号の遷移時にδパルス形状信号を発生
し、この後この出力信号をナイキィスト（Nyquist）パ
ルス形成フィルタを用いて濾波してから微分された書込
電流に対応する信号を発生する検出ユニット５の検出系
に供給する。検出器において、この信号から再生したビ
ット流を更に取り出す。このビット流を再び順次復調す
る必要があり、この操作をデコーダ６で行い、この後ｎ
ビットのデータ流を再び形成する。 第２図において、参照符号Ａは書込ヘッドに供給され
るべき書込電流を示し、参照符号Ｂはフィルタ段４で形
成したδパルス形状信号を示し、参照符号Ｃはナイキィ
ストパルス形成後に形成されフィルタ４から供給される
信号を示し、参照符号Ｄは微分された書込電流に対応す
る検出出力信号を示し、参照符号Ｅは再生された符号化
ビット流を示す。 対応する限りにおいて、デジタル化及び時間的離散の
観点より上述し回路を第3a図に示した回路のように簡単
化することができる。再生に際しビット流の微分を行
い、この微分は（１＋Ｄ）の乗算を意味する。ここで、
Ｄは遅延演算子を示す。この操作を関数回路網７によっ
て示す。符号化されたビット流の再生は検出器で行わ
れ、この再生は（１＋Ｄ）-1の乗算を意味し、この操作
を関数回路網８によって示す。再生中に検出器において
遷移誤りが生ずる場合或いは書込ヘッド及び／又は読出
ヘッドが間違った極性に接続されている場合エラー伝播
が生じてしまう。符号化されているビット流が、再生側
の検出器においてではなくエラーの生じていない記録側
で（１＋Ｄ）-1だけ乗算されてしまうと、検出器が微分
書込電流に対応する信号の代わりにオリジナルの符号化
されたビット流を直接受信してしまう。この状況を第3b
図に示す。第3b図において、関数回路網８は記録伝送チ
ャネルに挿入されている。このような形態において関数
回路網８は、チャネルエンコーダ１に直接接続されてい
るか又はチャネルエンコーダ１に一体化されている所謂
プリコーダを構成することになる。第3a図及び第3b図に
おいて、関数回路網７及び８の各々を、遅延素子9,10及
びエクスクルーシブーオアゲート11,12でそれぞれ構成
する。遅延時間Ｔは、ビット流の１ビットセルに対応す
る第3b図に示す形態において、遷移誤りが生じてもエラ
ー伝送とはならず、また書込電流に関する信号読出しの
極性はもやは重要ではない。これらの事項を実施例に基
づいて説明する。 例えば、第3b図においてビット列001100101が関数回
路網８に供給される場合、遅延素子10が最初にビット値
０を供給すれば書込電流はビット列001000110を形成
し、遅延素子10が最初にビット値１を供給すれば書込電
流は110111001を形成することになる。関数回路網７で
微分するに際し互いに反転するビット列、すなわちビッ
ト値０が先行するビット列001000110及びビット値１が
先行するビット列110111001が同一のビット列001100101
に変換される。換言すれば、書込電流について読出され
たビット電流の極性は、もはや重要ではない。すなわ
ち、読出ヘッドで微分された信号の検出中に遷移誤りが
生じても、もやはエラー伝播が生じないことになる。 第3c図は、第3b図に類似する回路を示す。この回路に
おいて、関数回路網13は２個の遅延素子14及び15と１個
のエクスクルーシブオアゲート16とで構成されプリコー
ダとして作用し、２個の遅延素子18及び19とエクスクル
ーシブオアゲート20とによって構成される関数回路網は
再生チャネル中に生ずる微分を示す。この場合、書込電
流は（１＋D2）-1だけ乗算され、再生チャネル中では
（１＋D2）の乗算が行われる。 第3c図において例えばビット列001100101が回路網13
に供給される場合、遅延素子14,15が最初にビット値00
を供給すれば書込電流はビット列001111011によって形
成されることになり、遅延素子14,15が最初にビット値1
0を供給すれば書込電流はビット列011010001によって形
成されることになり、遅延素子14,15が最初にビット値0
1を供給すれば書込電流はビット列100101110によって形
成され、遅延素子14,15が最初にビット値11を供給すれ
ば書込電流はビット列110000100によって形成されるこ
とになる。これらのビット列は２個づつ互いに反転して
いる。回路網17における微分に際し、各ビットは先行す
る２個のビット値を有し、４個のビット列の全てが同一
のビット列001100101に変換される。第3c図に示す回路
は第3b図に示す回路と同様な有用な特性を有するだけで
なく、ノイズが一層小さくなるようにバンド域が小さく
なる付加的利点も達成する。 第４図は本発明によるチャネルエンコーダの第１実施
例を示す。このチャネルエンコーダの構成及び作用を８
→９チャネルエンコーダを例にして説明する。この８→
９チャネルエンコーダは８ビット情報ワードをほぼ直流
分のない連長制限された（RLL）９ビットコードに変換
する。しかし、この構成は、原理的にはいかなるｎビッ
トをｎ＋１ビットに変換し得るチャネルエンコーダに好
適である。 符号化されるべき８ビット情報ワードをレジスタ21に
書込む。このレジスタ21から８ビット情報ワードを、レ
ジスタ付並列変換器22と共にメモリ回路23に並列に供給
する。本例では、このメモリ回路23は８→1PROM24を具
え、このRPOM24において予め定めた固定値の１ビット符
号化信号を毎回付加することによって、この場合８ビッ
ト情報ワードに例えば０を付加することによって構成さ
れる９ビットワードのデジタル和値DSを記憶し、このよ
うにして得た組合せワードをこれに接続されているプリ
コーダにレジスタ付並列変換器22を介して供給し、プリ
コーダ８によって供給される９ビットコードワードの最
後のビット固定値、この場合例えば０をプリコーダ８に
供給する。例えば、８ビットワード01100101をPROMに供
給する場合、DS値−３がこのメモリ回路にアドレスされ
る。この値は予め次のように決定する。９ビットワード
には１ビットの符号化信号０が付加されているもの、す
なわち001100101であると仮定する。この９ビットワー
ドがプリコーダ８を通過するものと仮定すれば、遅延素
子10が最初に０を供給するものとし、プリコーダ８は９
ビットワード001000110を発生する。また、情報ワード
のデジタル和値DSは“1"の数と“0"の数との間の差を表
すものと理解されるべきであるから、この場合DS＝−３
となる。従って、いかなる実行可能な８ビットデータワ
ードに対してもDS値がPROM24に存在することになる。PR
OM24から出力されるべき信号X1について次の事項が適用
される。DS０の場合X1＝０とし、DS＜０の場合X1＝１
とする。しかしながら、この信号X1を確立する仮定は補
正を必要とする場合がある。このため、メモリ回路23は
２個のエクスクルーシブオアゲート25及び26を具えてい
る。エクスクルーシブオアゲート25は、８→1PROM24か
らの信号X1に作用するだけでなく、プリコーダ８から供
給される最終の９ビットコードの最後のビットである信
号X2にも作用する。エクスクルーシブオアゲート26は、
エクスクルーシブオアゲート25の出力信号に作用するだ
けでなく、DSVカウンタ72の出力信号X3にも作用する。
このDSVカウンタ27は、このようにして毎回得た符号化
されたビットコードのデジタル和の変化DSVを決定する
カウンタである。このため、DSVカウンタ27はプリコー
ダ８から毎回９ビットコードワードを受信する。DSVカ
ウンタの出力信号X3は、デジタル和の変化DSVが０より
大きいか又は０に等しい場合１になり、DSVが０よりも
小さい場合X3＝０となる。２個のエクスクルーシブオア
ゲート25及び26によって構成される論理回路の伝達関数
は、ブーリアン（Boolean）式として次のように表すこ
とができる。 ｙ＝X1X2X3＋X1 ２ ３＋1X2 ３＋１ 2X3 また、この伝達関数により、９ビット符号化ワードを
得るために８ビット情報ワードに付加されるビットを決
定することもできる。 第４図に示す実施例は別の論理回路28及びオアゲート
29も具えている。８ビット情報ワードを論理回路28に供
給し、この論理回路での作用において８ビット情報ワー
ドが“0"だけで構成されている場合この論理回路から零
検出信号“1"を供給する。この零検出信号を上記信号ｙ
と共にオアゲート29に供給する。オアゲート29の出力信
号は、８ビット情報ワードに付加されるべき１ビットの
符号化信号を形成する。この結果、余分な連長（run le
ngth）が防止される。このようにして得た符号化ビット
流の直流変化分にかかわらず、“0"値だけで構成される
８ビットワードに１を付加し、この結果符号化ビット流
中の９ビットワード当り少なくとも１個の遷移を発生さ
せる。 一例として情報ワード01100101が８ビットデータ流と
して供給されるものと仮定する。既に説明したように、
この情報ワードについてDS＝−３となるので、X1＝１と
なる。従って、４種類のケースが生ずる。 − このようにして得た符号化ビット流のDSVについ
て、DSV＜０となるのでX3＝０となり、一方プリコーダ
８からの出力の最後のビットX2は０となる場合。この場
合ｙ＝１となる。従って、プリコーダに供給される９ビ
ット信号は101100101となる。これに応じてプリコーダ
８は信号110111001を発生する。再生中の微分に際し、
この信号からビット列101100101を発生し、記録中に付
加されたビットを削除することによってオンリジナルの
ワード01100101が再び形成される。負であったDSVの値
はプリコーダから供給される９ビットのワードのデジタ
ル和値だけ、本例では＋３だけ増加される。 − このようにして得た符号化ビット流のDSVについてD
SV＜０であり、従ってX3＝０となり、一方プリコーダか
ら供給される最後のビットX2が１となる場合。この場合
ｙ＝０となる。従って、プリコーダに供給される９ビッ
トワードは001100101となる。これに応じてプリコーダ
はワード110111001を発生する。再生中の微分に際し、
この信号からビット列001100101が発生し、記録中に付
加したビットを削除することによってオリジナルワード
01100101が再現される。負であったDSV値は再び３だけ
増加する。 − このようにして得た符号化ビット流のDSVについ
て、DSV0,X1＝０となり、プリコーダから供給される
最後のビットX2が０の場合。この場合ｙ＝０となる。従
って、プリコーダに供給される９ビットワードは001100
101となる。これに対応してプリコーダはワード0010001
10を発生する。微分に当り、このワードはビット列0011
00101を形成し、記録中に付加したビットを削除するこ
とによりオリジナル信号が再現される。DSV値は−３だ
け増加する。 − このようにして得た符号化ビット流のDSVについ
て、DSV０で、X1＝０となり、プリコーダから供給さ
れる最後のビットX2が１の場合。この場合、ｙ＝１とな
る。従って、プリコーダに供給される９ビットワードは
101100101となる。これに対応してプリコーダはワード0
01000110を発生する。微分に当り、このワードはビット
列101100101を形成し、記録中に付加したビットを削除
することによってオリジナルワードが再現される。DSV
値は同様に−３だけ増加する。 ８ビットワードがチャンネルエンコーダに供給される
場合、ほぼ直流分のないコードを得るためDSVは０を中
心にしてできるだけ大きく変化することになる。 初期状態DSV＝0,X3＝０及びX2＝０から開始し、８ビ
ットワード11110000,00000000,00011111,01100101を順
次供給するものとする。第２ワード及び第３ワードにそ
れぞれ“0"が付加される場合17個の“0"が互いに連続
し、この結果余分な連長が発生してしまう。従って、こ
のような状態を図示の回路により回避する。PROM24に第
１ワードを供給した後、このワードについてDS＝−５、
信号X1＝１が出力される。X2,X3＝0,1についてｙ＝０が
生じる。ビット列011110000をプリコーダに供給する。
これに対応してプリコーダはビット列010100000を発生
し、この結果DSVは値−５となりX3は０となる。X2はそ
のまま０である。第２ワードについて、論理回路28は零
検出信号１を出力するので、プリコーダに供給される９
ビットワードは100000000となる。これに対応してプリ
コーダはワード111111111を発生し、この結果DSVは９だ
け増加して値＋４となる。更に、X2,X3＝1,1となる。第
３ワードについてDS＝−３であるから、X1＝１となる。
この場合ｙ＝１であり、従って第２ワードと第３ワード
との間に１が付加されるので、この場合連長は９に制限
されたままになる。このビット列100011111をプリコー
ダに供給した後プリコーダはワード00010101を発生する
ので、DSVは−３だけ増加して値＋１となる。第３ワー
ドの後、X2,X3＝1,1となる。第４ワードを供給した後、
第４ワードについてDS＝−３、従ってX1＝１となり、ｙ
＝１となると共にビット列101100101がプリコーダに供
給されることになる。これに対応してプリコーダがワー
ド001000110を発生し、この結果DSVが−１から−２に変
化することになる。 第５図は本発明によるチャネルエンコーダの第２実施
例を示す。このチャネルエンコーダの構成及び作用を、
８ビット情報ワードをほぼ直流分のない10ビットコード
に変換する８→10チャネルエンコーダを例にして説明す
る。このチャネルエンコーダは、８→10ビット変換だけ
に限定されず、原理的にｎビットをｎ＋２ビットに変換
するｎ→ｎ＋２チャネルエンコーダに好適なものとして
位置付けられる。 符号化されるべき８ビット情報ワードをレジスタ30に
書込む。このレジスタ８から８ビットワードをレジスタ
付並列変換器31と共にメモリ回路32に並列して供給す
る。このメモリ回路32は供給される８ビットデータに基
づいて２個のビットXa,Xbを出力するPROMを含み、本例
では３ビット符号化DSV出力信号を出力する。従って、1
1→2PROMを用いることができる。しかしながら、記憶容
量を節約するため、本例では第１サブメモリ33及び第２
サブメモリ34を用いる。第１サブメモリ33は８ビット情
報ワードの偶数ビットに応答して２ビットの部分的なデ
ジタル和値DSaを発生し、第２サブメモリ34は８ビット
情報ワードに応答して２ビットの部分的なデジタル和値
DSbを発生する。更に第３サブメモリ35を設け、この第
３サブメモリ35において部分的デジタル和値DSa及びDSb
と３ビットDSV値とからビットXa,Xbを形成する。従っ
て、本例では２個の４→2PROMと１個の７→2PROMを用い
る。これら部分的デジタル和値DSa及びDSbは、第１実施
例のデジタル和値DSの決定方法と同一方法によって決定
される。すなわち、サブメモリ33及び34が、ビットXa′
＝０及びビットXb′＝０がサブメモリ33及び34にそれぞ
れ供給される４ビットワードに付加されることによって
構成される５ビットコード（本例の場合）のデジタル和
値DSa及びDSbをそれぞれ記憶し、このようにして得た組
合せワードがプリコーダを通過するものとすることによ
りプリコーダから最後に発生する10ビットワードの最後
のビットXm-1＝０およびXm＝０がプリコーダに供給され
ることになる。例えばレジスタ30により８ビット情報ワ
ード01100101が出力される場合サブワード0100がサブメ
モリ33に供給され、従って予め次のようにして決定した
デジタル和値DSa＝＋１がアドレスされる。ビットXa′
＝０が付加されワード00100がプリコーダに供給される
ものと仮定する。従って、Xm＝０についてプリコーダが
デジタル和値DSa＝＋１を有するワード00111を出力する
ことになる。サブワード1011がサブメモリ34に供給され
ると、あらかじめ次のようにして決定したデジタル和値
DSb＝＋１がアドレスされる。ビットXb′＝０が付加さ
れワード01011がプリコーダに供給されるものと仮定す
る。Xm-1＝０について、プリコーダがデジタル和値DSb
＝＋１を有するワード01101を出力する。本例では、ｎ
は偶数であるので、サブメモリ33及び34は同一の記憶容
量を有する。ｎが奇数の場合記憶容量が同一とならない
ことは明らかである。 メモリ回路32は、更に２個のエクスクルーシブオアゲ
ート36及び37を具え、これらエクスクルーシブオアゲー
ト36及び37は信号Xa,Xbと付加されるべき各ビットXa′,
Xb′を供給することによってプリコーダ13からそれぞれ
発生する信号Xm-1およびXmとにそれぞれ応答し、この結
果レジスタ付並列変換器31から10ビットワードがデコー
ダに供給される。ここで用いられるプリコーダは第3c図
に示す型式のものである。ビットXm及びXm-1は、このプ
リコーダによって供給さる最後のワードの最後の２ビッ
トを毎回形成する。プリコーダの10ビットコードはDSV
カウンタ38にも供給され、このDSVカウンタ38から３ビ
ットで符号化されたDSV値をメモリ回路32に供給する。
本例のメモリ回路は適切に構成され、符号化されたビッ
ト流が最小のDSV及び制限された連長を有するようにPRO
Mが満たされる。 第6a図はPROM33及び34に含まれる表の一例を示す。こ
れらPROMの４ビット入力信号について、DS値−5,−3,…
−１は増大する十進値0,1,2,…15に対して適合する。こ
れらDS値は上述した方法で決定される。供給される２ビ
ット信号DSa（又はDSb）について、DS＝＋３の場合DSa
（又はDSb）＝1,1となり、DS＝＋１の場合DSa（又はD
Sb）＝1,0となり、DS＝−１の場合DSa（又はDSb）＝0,1
となり、DS＝−３又は−５の場合DSa（又はDSb）＝0,0
となる。 第6b図はPROM35に含まれる表の一例を示す。このメモ
リ35は２ビット信号DSa及びDSbと３ビットDSV値を受信
する。10ビットワードについて、DSVカウンタ38は、DSV
＋６の場合出力信号101を供給し、DSV＝＋４の場合出
力信号110を、DSV＝＋２の場合出力信号101を、DSV＝０
の場合出力信号100を、DSV＝−２の場合出力信号001
を、及びDSV−６の場合出力信号011を供給する。この
場合値000は使用されない。本例では、DSVは〔4,−４〕
の範囲内に維持されるので、第6b図の表にはDSV値＋4,
＋2,0,−2,−４及びDSa,DSb値00,01,10及び11に対する
ビットXa,Xbだけが含まれる。 初期条件DSV＝０及びXm,Xm-1＝0,0を用い、８ビット
ワード11110000,00000000,00011111及び00100101を順次
供給するものと同様に仮定する。従って、ビット群110
0,0000,0011及び0100がPROM33に順次供給され、この結
果Daは順次値00,00,00及び10となる。ビット群1100,000
0,0111及び0011がPROM34に供給されると、DSbは順次値0
0,00,01及び00となる。 第１の８ビットワードが供給されると、DSV＝０とな
るので、Xa,Xb＝1,0及びXa′,Xb′＝1,0となる。次に、
ビット列1011110000がプリコーダに供給されると、これ
に応じてプリコータが信号1001101010を供給し、この結
果Xm,Xm-1＝0,1となると共にDSVは０のままとなる。第
２の８ビットワードが供給されると、Xa,Xbは1,0のまま
に維持され、Xa′,Xb′＝1,1となる。次にビット列1100
000000がプリコーダに供給され、これに応じてプリコー
ダが信号0101010101を発生し、この結果Xm,Xm-1＝1,0と
なりDSVは０のままである。第３の８ビットワードが供
給されると、Xa,Xbは1,0のままであり、Xa′,Xb′＝0,0
となる。次にビット列0000011111がプリコーダに供給さ
れ、このプリコーダから信号0101001100が発生し、この
結果Xm,Xm-1＝0,0となりDSVは０から−２に変化する。
第４の８ビットワードが供給されると、Xa,Xb＝0,1とな
りXa′,Xb′＝0,1となる。次にビット列0100100101がプ
リコーダに供給され、これに応じてプリコーダが信号01
01111011を供給し、この結果Xm,Xm-1＝1,1となりDSVは
−２から＋２に変化する。本例から、DSVは範囲〔＋4,
−４〕内に維持され、直流分は最小に維持されることは
明らかであり、ビット11が第１ワードと第２ワードとの
間に付加されるので、連長は限定された範囲以内に維持
されることになる。サブメモリの内容決定において、連
長が限定された範囲内に維持されるべき基準と共にDSV
が最小に維持されるべき基準が考慮されている。DSVの
零からの変化分が過剰な場合上記第１の基準が決定さ
れ、連長が長すぎる場合上記第２の基準が決定される。 第２実施例においては、伝達関数（１＋D2）-1を有す
るプリコーダを用いて２ビットがデータ流に付加され
た。これは、８→10変換する場合チャネルビットが25％
増大することを意味する。このチャネルビットの増大が
制限されるべきであるならば、８→９変かを用いてもよ
い。しかしながら、第２実施例で用いたプリコーダの特
性をそのまま用いることを望む場合には、伝達関数（１
＋Ｄ）-1を有するプリコーダを用いることができ、この
場合補間因子２を有する補間を用いる必要がある。 本発明によるチャネルエンコーダの上述した実施例に
おいては、できるだけ直流分のない信号を得るために符
号化されたビット流のデジタル和の変化が零に再調整さ
れている。しかしながら、所謂トラッキング周波数を符
号化されたビット流に誘導することも望ましくなる場合
もある。これは、符号化されたビット流のデジタル和の
変化を零の代わりに負の値および正の値に交互に再調整
するものとして理解されることができる。この目的を達
成するため、メモリ回路を二重構造となるように構成
し、符号化されたビット流に挿入されるべき所望の周波
数を用いて２個のメモリ間で切り換えることができる。
対応するメモリ回路PROMを適切に満たして符号化された
ビット流を所望の正及び負の値に再調整する付加される
ビットを形成する。毎回生ずるデジタル和の変化は周期
的に補正することもできる。
報ワードをほぼ直流分のないｍビットワードに符号化す
るチャネルエンコーダであって、カウンタに接続されて
いる入力部を有するメモリ回路を具え、このメモリ回路
がｎビット情報ワードを毎回受信するために設けられ、
前記カウンタが２個の順次受信した二進ワード間のデジ
タル和の変化を決定するために設けられているチャネル
エンコーダに関するものである。 チャネルエンコーダはデジタル磁気記録再生装置に広
く使用されており、入力したデータ流をデータ伝送チャ
ネルの特性に適合させるために用いられている。このよ
うな装置においては、読取ヘッドによって磁束が時間的
に微分されている。高周波損失を無視することにより、
この磁束は書込ヘッドに供給される書込電流と同一形状
を有することになる。従って、読取ヘッドの出力電流
は、書込電流に遷移が生ずる区域における正又は負のパ
ルスで構成される。このような記録再生装置において再
生側で書込電流のレプリカを得るため、所謂“書込電流
再生”による検出、すなわち読取ヘッド出力信号を積分
することによる検出に加えて所謂パルス振幅検出法を用
いることができる。このパルス振幅検出法においては読
取ヘッドの出力信号のパルスが検出されている。この再
生信号は微分されているため常に直流分が含まれていな
いが、この検出方法においては書込電流も直流分がない
ことが望ましい。けだし、書込増幅器と書込ヘッドとの
間に回転変換器（rotating transformer）が配置されて
いる場合或いは別の信号（tracking tones）を低周波数
で記録する必要がある場合に別の問題点が発生するおそ
れがあるためである。 この型式のチャネルエンコーダはフランス国特許出願
第2,469,047号から既知である。この既知のチャネルエ
ンコーダによれば、ｎビットの情報ワードがメモリ回路
と共にカウンタにも供給されている。このカウンタは、
２個の順次供給される情報ワード間のデジタル和の変化
を毎回決定している。このデジタル和の変化は、ｍビッ
トのコードワードを形成すると共にこのようにして形成
された符号化信号に直流分がほぼ含まれないようにする
ために決定される。従って、このデジタル和の変化が零
から大きく偏移する場合、供給された情報ワードが反転
してしまい、付加された（ｍ−ｎ）ワードは反転が生じ
ていることを示すことになる。 この既知のエンコーダの欠点は、デジタル和の変化を
決定するために符号化されるべきｎビットの情報ワード
を用いているが、符号化情報に直流分が含まれないよう
にするためのプリコーダを使用することができないこと
である。実際には、既知のエンコーダによって符号した
信号をプリコーダに供給すると、出力信号がもはや直流
分のない状態ではなくなってしまう。 従って、本発明の目的は、ほぼ直流分のない符号化信
号を出力すると共にプリコーダを用いて連長制限された
コードワードを得ることができるエンコーダを提供する
ものである。 この目的を達成するため、本発明によるチャネルエン
コーダは、受信したｎビットの情報ワードを、直流分が
ほとんどなく連長制限されたコードビット流に符号化す
るチャネルエンコーダであって、プリコーダを具え、こ
のプリコーダのプリコードされた出力信号が前記コード
ビット流に対応し、プリコーダの入力部がｍビットの中
間ワードを直列に受信するように結合され、この中間ワ
ードは受信したｎビットの情報ワード及びこれに結合さ
れている１個又はそれ以上のｍ−ｎ個のエキストラビッ
トで構成され、このエキストラビットは、前記コードビ
ット流のデジタル和の変動（DSV）をほぼ所望の値に維
持すると共に前記コードビット流の連長が制限されるよ
うにエキストラビットを選択するエキストラビット選択
手段からプリコーダに供給され、前記エキストラビット
選択手段が、前記ｎビット情報ワード及びカウンタから
の信号を受信するデジタル和予測入力部を有し、前記カ
ウンタが、前記コードビット流に対応するデジタル和の
変動を決定するように配置されているチャネルエンコー
ダにおいて、前記プリコーダが、前記直列に出力された
コードビット流の各コードビットが前記直列入力した中
間ワードの各ビット及び先行するコードビットの関数と
なる伝達関数を有し、固定された数の順次のコードビッ
トが前記コードビットに先行し、前記カウンタ及び前記
エキストラビット選択手段の別の入力部がプリコーダか
ら出力されたコードビット流を受信し、新しい中間ワー
ドについてのエキストラビットの選択が、少なくとも前
記先行する中間ワードから取り出した直前のコードビッ
トに対応することを特徴とする。 カウンタがプリコーダから出力されたｍビットのコー
ドワードを受信するので、デジタル和の変化が符号化さ
れたワードに基づいて決定され、この結果ほぼ直流分が
含まれていないと共に連長制限された符号化信号を発生
することができる。ｎビット情報ワードに付加された
（ｍ−ｎ）ビットワードは、供給したｎビットワード及
びデジタル和の変化を考慮してメモリ回路によって発生
される。この符号化信号は連長制限されているので、遷
移間違いが生じた場合や初期値が不正確な場合にエラー
伝播検出を行うことができる。 本発明によるチャネルエンコーダの第１実施例は、
（ｍ−ｎ）＝１とし、Ｄを遅延演算子とした場合、前記
プリコーダが（１＋Ｄ）-1の伝達関数を有し、前記プリ
コーダの出力が先行するｍビットコードワードの最後の
ビットだけを入力するメモリ回路の別の入力部に接続さ
れ、この最後のビットが前記（ｍ−ｎ）＝１のビットワ
ードを形成するように構成したことを特徴とする。 伝達関数（１＋Ｄ）-1を有するプリコーダを用いる場
合、先行するｍビットコードワードの最後のビットだけ
を考慮する必要がある。 前記メモリ回路がメモリを具え、このメモリに、最後
のビットが予め定めた第１の値を有し、予め定めた第２
の値を有する１ビットワードが付加されている各ｎビッ
ト情報ワードから毎回形成されるｍビットコードワード
に続き前記プリコーダを通過したｍビットコードワード
の各々についてデジタル和を記憶するように構成するの
が好適である。メモリを用いることによりチャネルエン
コーダを簡単に実現することができ、例えば（ｍ−ｎ）
ビットワード“0"をｎビット情報ワードに付加されたも
のと仮定することができ、メモリによって供給されるｍ
ビットコードワードのビットとして“0"をプリコーダに
供給したものと仮定することができる。これら２個の仮
定を用いることによりメモリのDS値が規制され、必要な
場合DSVカウンタを経るフィードバックにより第１の仮
定が補正され、必要な場合プリコーダによって実際に供
給した最後のｍビットコードワードの最後のビットのフ
ィードバックによって第２の仮定が補正される。従っ
て、このメモリは、DS値の決定における各仮定について
２個の補正の可能性を有し、操作時に可能な限り直流分
のないｍビットコードワードがチャネルエンコーダの出
力部に供給されるように予め満たされることになる。 ｍ−ｎ＝２の場合、伝達関数（１＋D2）-1 を有するプリコーダを用い、先行するｍビットコードワ
ードの最後の２ビットだけを用いてｎビット情報ワード
に付加されるべき２ビット符号化信号を決定する。この
場合、メモリ回路は同様にメモリを含み、このメモリに
ｍ−ｎ＝１の場合に用いた仮定と類似の仮定を行うこと
によって決定したデジタル和値（DS）を記憶する。 この型式のプリコーダを用いることにより、ほぼ直流
分がないと共に連長規制されたコードを供給するチャネ
ルエンコーダを得ることができる。このチャネルエンコ
ーダにおいては、エラー伝播が防止され、関連する装置
の出力信号を書込ヘッド及び／又は読出ヘッドの接続極
性に独立させることができ、しかも限定された帯域を実
現することができ、この結果ノイズがほとんど発生する
ことがない。 以下図面に基づき本発明を詳細に説明する。 第１図はデジタル式磁気記録再生装置のチャネルエン
コーダの説明に重要な部分を示すブロック線図である。
第１図においてチャネルエンコーダを参照番号１で示
し、このエンコーダにおいてほぼ直流分がなく且つ連長
制限された（RLL）ｍビットコードが得られるようにｎ
ビットのデータ流を符号化する。ここで、ｍ＞ｎであ
る。この符号化されたビット流中の直流レベルは、この
ビット流中の“1"の数と“0"の数との差によって決定さ
れ、この連長は符号化されたビット流中の遷移間距離に
よって決定される。符号化されたビット流、すなわち書
込電流を書込増幅器（図示せず）及びできることならば
回転変換器（図示せず）を介して書込ヘッドに供給して
符号化されたビット流を記録媒体に記録する。再生中こ
のビット流を読出ヘッド３で読出し、次にこの記録媒体
に記録されている信号を時間に対して微分する。この微
分信号はフィルタ４に供給され、フィルタ４において高
周波損失分を除去し多少フラットな周波数応答曲線を形
成し、読出した信号の遷移時にδパルス形状信号を発生
し、この後この出力信号をナイキィスト（Nyquist）パ
ルス形成フィルタを用いて濾波してから微分された書込
電流に対応する信号を発生する検出ユニット５の検出系
に供給する。検出器において、この信号から再生したビ
ット流を更に取り出す。このビット流を再び順次復調す
る必要があり、この操作をデコーダ６で行い、この後ｎ
ビットのデータ流を再び形成する。 第２図において、参照符号Ａは書込ヘッドに供給され
るべき書込電流を示し、参照符号Ｂはフィルタ段４で形
成したδパルス形状信号を示し、参照符号Ｃはナイキィ
ストパルス形成後に形成されフィルタ４から供給される
信号を示し、参照符号Ｄは微分された書込電流に対応す
る検出出力信号を示し、参照符号Ｅは再生された符号化
ビット流を示す。 対応する限りにおいて、デジタル化及び時間的離散の
観点より上述し回路を第3a図に示した回路のように簡単
化することができる。再生に際しビット流の微分を行
い、この微分は（１＋Ｄ）の乗算を意味する。ここで、
Ｄは遅延演算子を示す。この操作を関数回路網７によっ
て示す。符号化されたビット流の再生は検出器で行わ
れ、この再生は（１＋Ｄ）-1の乗算を意味し、この操作
を関数回路網８によって示す。再生中に検出器において
遷移誤りが生ずる場合或いは書込ヘッド及び／又は読出
ヘッドが間違った極性に接続されている場合エラー伝播
が生じてしまう。符号化されているビット流が、再生側
の検出器においてではなくエラーの生じていない記録側
で（１＋Ｄ）-1だけ乗算されてしまうと、検出器が微分
書込電流に対応する信号の代わりにオリジナルの符号化
されたビット流を直接受信してしまう。この状況を第3b
図に示す。第3b図において、関数回路網８は記録伝送チ
ャネルに挿入されている。このような形態において関数
回路網８は、チャネルエンコーダ１に直接接続されてい
るか又はチャネルエンコーダ１に一体化されている所謂
プリコーダを構成することになる。第3a図及び第3b図に
おいて、関数回路網７及び８の各々を、遅延素子9,10及
びエクスクルーシブーオアゲート11,12でそれぞれ構成
する。遅延時間Ｔは、ビット流の１ビットセルに対応す
る第3b図に示す形態において、遷移誤りが生じてもエラ
ー伝送とはならず、また書込電流に関する信号読出しの
極性はもやは重要ではない。これらの事項を実施例に基
づいて説明する。 例えば、第3b図においてビット列001100101が関数回
路網８に供給される場合、遅延素子10が最初にビット値
０を供給すれば書込電流はビット列001000110を形成
し、遅延素子10が最初にビット値１を供給すれば書込電
流は110111001を形成することになる。関数回路網７で
微分するに際し互いに反転するビット列、すなわちビッ
ト値０が先行するビット列001000110及びビット値１が
先行するビット列110111001が同一のビット列001100101
に変換される。換言すれば、書込電流について読出され
たビット電流の極性は、もはや重要ではない。すなわ
ち、読出ヘッドで微分された信号の検出中に遷移誤りが
生じても、もやはエラー伝播が生じないことになる。 第3c図は、第3b図に類似する回路を示す。この回路に
おいて、関数回路網13は２個の遅延素子14及び15と１個
のエクスクルーシブオアゲート16とで構成されプリコー
ダとして作用し、２個の遅延素子18及び19とエクスクル
ーシブオアゲート20とによって構成される関数回路網は
再生チャネル中に生ずる微分を示す。この場合、書込電
流は（１＋D2）-1だけ乗算され、再生チャネル中では
（１＋D2）の乗算が行われる。 第3c図において例えばビット列001100101が回路網13
に供給される場合、遅延素子14,15が最初にビット値00
を供給すれば書込電流はビット列001111011によって形
成されることになり、遅延素子14,15が最初にビット値1
0を供給すれば書込電流はビット列011010001によって形
成されることになり、遅延素子14,15が最初にビット値0
1を供給すれば書込電流はビット列100101110によって形
成され、遅延素子14,15が最初にビット値11を供給すれ
ば書込電流はビット列110000100によって形成されるこ
とになる。これらのビット列は２個づつ互いに反転して
いる。回路網17における微分に際し、各ビットは先行す
る２個のビット値を有し、４個のビット列の全てが同一
のビット列001100101に変換される。第3c図に示す回路
は第3b図に示す回路と同様な有用な特性を有するだけで
なく、ノイズが一層小さくなるようにバンド域が小さく
なる付加的利点も達成する。 第４図は本発明によるチャネルエンコーダの第１実施
例を示す。このチャネルエンコーダの構成及び作用を８
→９チャネルエンコーダを例にして説明する。この８→
９チャネルエンコーダは８ビット情報ワードをほぼ直流
分のない連長制限された（RLL）９ビットコードに変換
する。しかし、この構成は、原理的にはいかなるｎビッ
トをｎ＋１ビットに変換し得るチャネルエンコーダに好
適である。 符号化されるべき８ビット情報ワードをレジスタ21に
書込む。このレジスタ21から８ビット情報ワードを、レ
ジスタ付並列変換器22と共にメモリ回路23に並列に供給
する。本例では、このメモリ回路23は８→1PROM24を具
え、このRPOM24において予め定めた固定値の１ビット符
号化信号を毎回付加することによって、この場合８ビッ
ト情報ワードに例えば０を付加することによって構成さ
れる９ビットワードのデジタル和値DSを記憶し、このよ
うにして得た組合せワードをこれに接続されているプリ
コーダにレジスタ付並列変換器22を介して供給し、プリ
コーダ８によって供給される９ビットコードワードの最
後のビット固定値、この場合例えば０をプリコーダ８に
供給する。例えば、８ビットワード01100101をPROMに供
給する場合、DS値−３がこのメモリ回路にアドレスされ
る。この値は予め次のように決定する。９ビットワード
には１ビットの符号化信号０が付加されているもの、す
なわち001100101であると仮定する。この９ビットワー
ドがプリコーダ８を通過するものと仮定すれば、遅延素
子10が最初に０を供給するものとし、プリコーダ８は９
ビットワード001000110を発生する。また、情報ワード
のデジタル和値DSは“1"の数と“0"の数との間の差を表
すものと理解されるべきであるから、この場合DS＝−３
となる。従って、いかなる実行可能な８ビットデータワ
ードに対してもDS値がPROM24に存在することになる。PR
OM24から出力されるべき信号X1について次の事項が適用
される。DS０の場合X1＝０とし、DS＜０の場合X1＝１
とする。しかしながら、この信号X1を確立する仮定は補
正を必要とする場合がある。このため、メモリ回路23は
２個のエクスクルーシブオアゲート25及び26を具えてい
る。エクスクルーシブオアゲート25は、８→1PROM24か
らの信号X1に作用するだけでなく、プリコーダ８から供
給される最終の９ビットコードの最後のビットである信
号X2にも作用する。エクスクルーシブオアゲート26は、
エクスクルーシブオアゲート25の出力信号に作用するだ
けでなく、DSVカウンタ72の出力信号X3にも作用する。
このDSVカウンタ27は、このようにして毎回得た符号化
されたビットコードのデジタル和の変化DSVを決定する
カウンタである。このため、DSVカウンタ27はプリコー
ダ８から毎回９ビットコードワードを受信する。DSVカ
ウンタの出力信号X3は、デジタル和の変化DSVが０より
大きいか又は０に等しい場合１になり、DSVが０よりも
小さい場合X3＝０となる。２個のエクスクルーシブオア
ゲート25及び26によって構成される論理回路の伝達関数
は、ブーリアン（Boolean）式として次のように表すこ
とができる。 ｙ＝X1X2X3＋X1 ２ ３＋1X2 ３＋１ 2X3 また、この伝達関数により、９ビット符号化ワードを
得るために８ビット情報ワードに付加されるビットを決
定することもできる。 第４図に示す実施例は別の論理回路28及びオアゲート
29も具えている。８ビット情報ワードを論理回路28に供
給し、この論理回路での作用において８ビット情報ワー
ドが“0"だけで構成されている場合この論理回路から零
検出信号“1"を供給する。この零検出信号を上記信号ｙ
と共にオアゲート29に供給する。オアゲート29の出力信
号は、８ビット情報ワードに付加されるべき１ビットの
符号化信号を形成する。この結果、余分な連長（run le
ngth）が防止される。このようにして得た符号化ビット
流の直流変化分にかかわらず、“0"値だけで構成される
８ビットワードに１を付加し、この結果符号化ビット流
中の９ビットワード当り少なくとも１個の遷移を発生さ
せる。 一例として情報ワード01100101が８ビットデータ流と
して供給されるものと仮定する。既に説明したように、
この情報ワードについてDS＝−３となるので、X1＝１と
なる。従って、４種類のケースが生ずる。 − このようにして得た符号化ビット流のDSVについ
て、DSV＜０となるのでX3＝０となり、一方プリコーダ
８からの出力の最後のビットX2は０となる場合。この場
合ｙ＝１となる。従って、プリコーダに供給される９ビ
ット信号は101100101となる。これに応じてプリコーダ
８は信号110111001を発生する。再生中の微分に際し、
この信号からビット列101100101を発生し、記録中に付
加されたビットを削除することによってオンリジナルの
ワード01100101が再び形成される。負であったDSVの値
はプリコーダから供給される９ビットのワードのデジタ
ル和値だけ、本例では＋３だけ増加される。 − このようにして得た符号化ビット流のDSVについてD
SV＜０であり、従ってX3＝０となり、一方プリコーダか
ら供給される最後のビットX2が１となる場合。この場合
ｙ＝０となる。従って、プリコーダに供給される９ビッ
トワードは001100101となる。これに応じてプリコーダ
はワード110111001を発生する。再生中の微分に際し、
この信号からビット列001100101が発生し、記録中に付
加したビットを削除することによってオリジナルワード
01100101が再現される。負であったDSV値は再び３だけ
増加する。 − このようにして得た符号化ビット流のDSVについ
て、DSV0,X1＝０となり、プリコーダから供給される
最後のビットX2が０の場合。この場合ｙ＝０となる。従
って、プリコーダに供給される９ビットワードは001100
101となる。これに対応してプリコーダはワード0010001
10を発生する。微分に当り、このワードはビット列0011
00101を形成し、記録中に付加したビットを削除するこ
とによりオリジナル信号が再現される。DSV値は−３だ
け増加する。 − このようにして得た符号化ビット流のDSVについ
て、DSV０で、X1＝０となり、プリコーダから供給さ
れる最後のビットX2が１の場合。この場合、ｙ＝１とな
る。従って、プリコーダに供給される９ビットワードは
101100101となる。これに対応してプリコーダはワード0
01000110を発生する。微分に当り、このワードはビット
列101100101を形成し、記録中に付加したビットを削除
することによってオリジナルワードが再現される。DSV
値は同様に−３だけ増加する。 ８ビットワードがチャンネルエンコーダに供給される
場合、ほぼ直流分のないコードを得るためDSVは０を中
心にしてできるだけ大きく変化することになる。 初期状態DSV＝0,X3＝０及びX2＝０から開始し、８ビ
ットワード11110000,00000000,00011111,01100101を順
次供給するものとする。第２ワード及び第３ワードにそ
れぞれ“0"が付加される場合17個の“0"が互いに連続
し、この結果余分な連長が発生してしまう。従って、こ
のような状態を図示の回路により回避する。PROM24に第
１ワードを供給した後、このワードについてDS＝−５、
信号X1＝１が出力される。X2,X3＝0,1についてｙ＝０が
生じる。ビット列011110000をプリコーダに供給する。
これに対応してプリコーダはビット列010100000を発生
し、この結果DSVは値−５となりX3は０となる。X2はそ
のまま０である。第２ワードについて、論理回路28は零
検出信号１を出力するので、プリコーダに供給される９
ビットワードは100000000となる。これに対応してプリ
コーダはワード111111111を発生し、この結果DSVは９だ
け増加して値＋４となる。更に、X2,X3＝1,1となる。第
３ワードについてDS＝−３であるから、X1＝１となる。
この場合ｙ＝１であり、従って第２ワードと第３ワード
との間に１が付加されるので、この場合連長は９に制限
されたままになる。このビット列100011111をプリコー
ダに供給した後プリコーダはワード00010101を発生する
ので、DSVは−３だけ増加して値＋１となる。第３ワー
ドの後、X2,X3＝1,1となる。第４ワードを供給した後、
第４ワードについてDS＝−３、従ってX1＝１となり、ｙ
＝１となると共にビット列101100101がプリコーダに供
給されることになる。これに対応してプリコーダがワー
ド001000110を発生し、この結果DSVが−１から−２に変
化することになる。 第５図は本発明によるチャネルエンコーダの第２実施
例を示す。このチャネルエンコーダの構成及び作用を、
８ビット情報ワードをほぼ直流分のない10ビットコード
に変換する８→10チャネルエンコーダを例にして説明す
る。このチャネルエンコーダは、８→10ビット変換だけ
に限定されず、原理的にｎビットをｎ＋２ビットに変換
するｎ→ｎ＋２チャネルエンコーダに好適なものとして
位置付けられる。 符号化されるべき８ビット情報ワードをレジスタ30に
書込む。このレジスタ８から８ビットワードをレジスタ
付並列変換器31と共にメモリ回路32に並列して供給す
る。このメモリ回路32は供給される８ビットデータに基
づいて２個のビットXa,Xbを出力するPROMを含み、本例
では３ビット符号化DSV出力信号を出力する。従って、1
1→2PROMを用いることができる。しかしながら、記憶容
量を節約するため、本例では第１サブメモリ33及び第２
サブメモリ34を用いる。第１サブメモリ33は８ビット情
報ワードの偶数ビットに応答して２ビットの部分的なデ
ジタル和値DSaを発生し、第２サブメモリ34は８ビット
情報ワードに応答して２ビットの部分的なデジタル和値
DSbを発生する。更に第３サブメモリ35を設け、この第
３サブメモリ35において部分的デジタル和値DSa及びDSb
と３ビットDSV値とからビットXa,Xbを形成する。従っ
て、本例では２個の４→2PROMと１個の７→2PROMを用い
る。これら部分的デジタル和値DSa及びDSbは、第１実施
例のデジタル和値DSの決定方法と同一方法によって決定
される。すなわち、サブメモリ33及び34が、ビットXa′
＝０及びビットXb′＝０がサブメモリ33及び34にそれぞ
れ供給される４ビットワードに付加されることによって
構成される５ビットコード（本例の場合）のデジタル和
値DSa及びDSbをそれぞれ記憶し、このようにして得た組
合せワードがプリコーダを通過するものとすることによ
りプリコーダから最後に発生する10ビットワードの最後
のビットXm-1＝０およびXm＝０がプリコーダに供給され
ることになる。例えばレジスタ30により８ビット情報ワ
ード01100101が出力される場合サブワード0100がサブメ
モリ33に供給され、従って予め次のようにして決定した
デジタル和値DSa＝＋１がアドレスされる。ビットXa′
＝０が付加されワード00100がプリコーダに供給される
ものと仮定する。従って、Xm＝０についてプリコーダが
デジタル和値DSa＝＋１を有するワード00111を出力する
ことになる。サブワード1011がサブメモリ34に供給され
ると、あらかじめ次のようにして決定したデジタル和値
DSb＝＋１がアドレスされる。ビットXb′＝０が付加さ
れワード01011がプリコーダに供給されるものと仮定す
る。Xm-1＝０について、プリコーダがデジタル和値DSb
＝＋１を有するワード01101を出力する。本例では、ｎ
は偶数であるので、サブメモリ33及び34は同一の記憶容
量を有する。ｎが奇数の場合記憶容量が同一とならない
ことは明らかである。 メモリ回路32は、更に２個のエクスクルーシブオアゲ
ート36及び37を具え、これらエクスクルーシブオアゲー
ト36及び37は信号Xa,Xbと付加されるべき各ビットXa′,
Xb′を供給することによってプリコーダ13からそれぞれ
発生する信号Xm-1およびXmとにそれぞれ応答し、この結
果レジスタ付並列変換器31から10ビットワードがデコー
ダに供給される。ここで用いられるプリコーダは第3c図
に示す型式のものである。ビットXm及びXm-1は、このプ
リコーダによって供給さる最後のワードの最後の２ビッ
トを毎回形成する。プリコーダの10ビットコードはDSV
カウンタ38にも供給され、このDSVカウンタ38から３ビ
ットで符号化されたDSV値をメモリ回路32に供給する。
本例のメモリ回路は適切に構成され、符号化されたビッ
ト流が最小のDSV及び制限された連長を有するようにPRO
Mが満たされる。 第6a図はPROM33及び34に含まれる表の一例を示す。こ
れらPROMの４ビット入力信号について、DS値−5,−3,…
−１は増大する十進値0,1,2,…15に対して適合する。こ
れらDS値は上述した方法で決定される。供給される２ビ
ット信号DSa（又はDSb）について、DS＝＋３の場合DSa
（又はDSb）＝1,1となり、DS＝＋１の場合DSa（又はD
Sb）＝1,0となり、DS＝−１の場合DSa（又はDSb）＝0,1
となり、DS＝−３又は−５の場合DSa（又はDSb）＝0,0
となる。 第6b図はPROM35に含まれる表の一例を示す。このメモ
リ35は２ビット信号DSa及びDSbと３ビットDSV値を受信
する。10ビットワードについて、DSVカウンタ38は、DSV
＋６の場合出力信号101を供給し、DSV＝＋４の場合出
力信号110を、DSV＝＋２の場合出力信号101を、DSV＝０
の場合出力信号100を、DSV＝−２の場合出力信号001
を、及びDSV−６の場合出力信号011を供給する。この
場合値000は使用されない。本例では、DSVは〔4,−４〕
の範囲内に維持されるので、第6b図の表にはDSV値＋4,
＋2,0,−2,−４及びDSa,DSb値00,01,10及び11に対する
ビットXa,Xbだけが含まれる。 初期条件DSV＝０及びXm,Xm-1＝0,0を用い、８ビット
ワード11110000,00000000,00011111及び00100101を順次
供給するものと同様に仮定する。従って、ビット群110
0,0000,0011及び0100がPROM33に順次供給され、この結
果Daは順次値00,00,00及び10となる。ビット群1100,000
0,0111及び0011がPROM34に供給されると、DSbは順次値0
0,00,01及び00となる。 第１の８ビットワードが供給されると、DSV＝０とな
るので、Xa,Xb＝1,0及びXa′,Xb′＝1,0となる。次に、
ビット列1011110000がプリコーダに供給されると、これ
に応じてプリコータが信号1001101010を供給し、この結
果Xm,Xm-1＝0,1となると共にDSVは０のままとなる。第
２の８ビットワードが供給されると、Xa,Xbは1,0のまま
に維持され、Xa′,Xb′＝1,1となる。次にビット列1100
000000がプリコーダに供給され、これに応じてプリコー
ダが信号0101010101を発生し、この結果Xm,Xm-1＝1,0と
なりDSVは０のままである。第３の８ビットワードが供
給されると、Xa,Xbは1,0のままであり、Xa′,Xb′＝0,0
となる。次にビット列0000011111がプリコーダに供給さ
れ、このプリコーダから信号0101001100が発生し、この
結果Xm,Xm-1＝0,0となりDSVは０から−２に変化する。
第４の８ビットワードが供給されると、Xa,Xb＝0,1とな
りXa′,Xb′＝0,1となる。次にビット列0100100101がプ
リコーダに供給され、これに応じてプリコーダが信号01
01111011を供給し、この結果Xm,Xm-1＝1,1となりDSVは
−２から＋２に変化する。本例から、DSVは範囲〔＋4,
−４〕内に維持され、直流分は最小に維持されることは
明らかであり、ビット11が第１ワードと第２ワードとの
間に付加されるので、連長は限定された範囲以内に維持
されることになる。サブメモリの内容決定において、連
長が限定された範囲内に維持されるべき基準と共にDSV
が最小に維持されるべき基準が考慮されている。DSVの
零からの変化分が過剰な場合上記第１の基準が決定さ
れ、連長が長すぎる場合上記第２の基準が決定される。 第２実施例においては、伝達関数（１＋D2）-1を有す
るプリコーダを用いて２ビットがデータ流に付加され
た。これは、８→10変換する場合チャネルビットが25％
増大することを意味する。このチャネルビットの増大が
制限されるべきであるならば、８→９変かを用いてもよ
い。しかしながら、第２実施例で用いたプリコーダの特
性をそのまま用いることを望む場合には、伝達関数（１
＋Ｄ）-1を有するプリコーダを用いることができ、この
場合補間因子２を有する補間を用いる必要がある。 本発明によるチャネルエンコーダの上述した実施例に
おいては、できるだけ直流分のない信号を得るために符
号化されたビット流のデジタル和の変化が零に再調整さ
れている。しかしながら、所謂トラッキング周波数を符
号化されたビット流に誘導することも望ましくなる場合
もある。これは、符号化されたビット流のデジタル和の
変化を零の代わりに負の値および正の値に交互に再調整
するものとして理解されることができる。この目的を達
成するため、メモリ回路を二重構造となるように構成
し、符号化されたビット流に挿入されるべき所望の周波
数を用いて２個のメモリ間で切り換えることができる。
対応するメモリ回路PROMを適切に満たして符号化された
ビット流を所望の正及び負の値に再調整する付加される
ビットを形成する。毎回生ずるデジタル和の変化は周期
的に補正することもできる。
【図面の簡単な説明】
第１図はチャネルエンコーダの説明に重要なデジタル式
磁気記録再生装置の一部を示すブロック線図、 第２図は第１図に示す回路構成の作用を説明するための
グラフ、 第３図はチャネルエンコーダにプリコーダを用いる３種
類の簡単化した回路構成を示す回路図、 第４図は本発明によるチャネルエンコーダの第１実施例
を示す回路図、 第５図は本発明によるチャネルコンコーダの第２実施例
を示す回路図、 第6a図及び第6b図はチャネルコンコーダの第２実施例の
メモリ回路の表を示す線図である。 8,13……プリコーダ、10,14,15……遅延素子 21,30……レジスタ、22,31……レジスタ付変換器 23,32……メモリ回路、24……PROM 12,16,25,26,36,37……エクスクルーシブオアゲート 27……カウンタ、28……論理回路 29……オアゲート、33,34,35……サブメモリ 38……DSVカウンタ
磁気記録再生装置の一部を示すブロック線図、 第２図は第１図に示す回路構成の作用を説明するための
グラフ、 第３図はチャネルエンコーダにプリコーダを用いる３種
類の簡単化した回路構成を示す回路図、 第４図は本発明によるチャネルエンコーダの第１実施例
を示す回路図、 第５図は本発明によるチャネルコンコーダの第２実施例
を示す回路図、 第6a図及び第6b図はチャネルコンコーダの第２実施例の
メモリ回路の表を示す線図である。 8,13……プリコーダ、10,14,15……遅延素子 21,30……レジスタ、22,31……レジスタ付変換器 23,32……メモリ回路、24……PROM 12,16,25,26,36,37……エクスクルーシブオアゲート 27……カウンタ、28……論理回路 29……オアゲート、33,34,35……サブメモリ 38……DSVカウンタ
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(56)参考文献 特開 昭56−65314（ＪＰ，Ａ)
米国特許3631471（ＵＳ，Ａ)
仏国特許公開2469047（ＦＲ，Ａ２)
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ｒｅｓｐｏｎｓｅ ｃｈａｎｎｅｌ ｃ
ｏｄｉｎｇ ｔｏ ｍａｇｎｅｔｉｃ
ｒｅｃｏｒｄｉｎｇ ｓｙｓｔｅｍｓ
(58)調査した分野(Int.Cl.6，ＤＢ名)
H03M 7/14
Claims (1)
- (57)【特許請求の範囲】 １．受信したｎビットの情報ワードを、直流分がほとん
どなく連長制限されたコードビット流に符号化するチャ
ネルエンコーダであって、プリコーダ（8,13）を具え、
このプリコーダのプリコードされた出力信号が前記コー
ドビット流に対応し、プリコーダの入力部がｍビットの
中間ワードを直列に受信するように結合され、この中間
ワードは受信したｎビットの情報ワード及びこれに結合
されている１個又はそれ以上のｍ−ｎ個のエキストラビ
ットで構成され、このエキストラビットは、前記コード
ビット流のデジタル和の変動（DSV）をほぼ所望の値に
維持すると共に前記コードビット流の連長が制限される
ようにエキストラビットを選択するエキストラビット選
択手段（23,29,32）からプリコーダに供給され、前記エ
キストラビット選択手段が、前記ｎビット情報ワード及
びカウンタ（27,38）からの信号を受信するデジタル和
予測入力部を有し、前記カウンタが、前記コードビット
流に対応するデジタル和の変動を決定するように配置さ
れているチャネルエンコーダにおいて、 前記プリコーダが、前記直列に出力されたコードビット
流の各コードビットが前記直列入力した中間ワードの各
ビット及び先行するコードビットの関数となる伝達関数
を有し、固定された数の順次のコードビットが前記コー
ドビットに先行し、前記カウンタ及び前記エキストラビ
ット選択手段の別の入力部がプリコーダから出力された
コードビット流を受信し、新しい中間ワードについての
エキストラビットの選択が、少なくとも前記先行する中
間ワードから取り出した直前のコードビットに対応する
ことを特徴とするチャネルエンコーダ。 ２．請求項１に記載のチャネルエンコーダにおいて、前
記エキストラビット選択手段がメモリ（24）を具え、受
信されたｎビットワードがアドレス入力に結合され、前
記メモリが、予め定めたエキストラビットが結合される
と共に順次ビットの固定された数が予め定めた値を有す
る場合、アドレスされたｎビットの情報ワードをプリコ
ードした後前記カウンタにおいてデジタル和の変動とし
て得られるデジタル和の変動を表わす値を記憶すること
を特徴とするチャネルエンコーダ。 ３．請求項１に記載のチャネルエンコーダにおいて、１
個のエキストラビット（ｍ−ｎ＝１）が存在し、前記先
行するコードビットが直前のコードビットだけとされ、
前記伝達関数が、各中間ビットと前記直前のコードビッ
トとのエクスクルーシブオアに対応することを特徴とす
るチャネルエンコーダ。 ４．請求項３に記載のチャネルエンコーダにおいて、前
記デジタル和の変動における変化の符号を表わす符号信
号を含む前記メモリの単一ビットデータ出力（XI）が、
論理回路（25,26）を介してプリコーダにエキストラビ
ットとして供給されると共に、前記直前のコードビット
が前記予め定めた値と相異し又は前記カウンタにより決
定されたデジタル和の変動の符号が前記符号信号により
指示された符号と一致する場合、前記符号信号を反転さ
せることを特徴とするチャネルエンコーダ。 ５．請求項４に記載のチャネルエンコーダにおいて、前
記エキストラビット選択手段が、零ビットだけから成る
ｎビット情報ワードを検出する零検出器を具え、この零
検出器の出力を、零の検出に応じてエキストラビットを
論理“1"にする論理回路に結合したことを特徴とするチ
ャネルエンコーダ。 ６．請求項１に記載のチャネルエンコーダにおいて、２
個のエキストラビット（ｍ−ｎ＝２）が存在し、前記先
行するコードビットを直前のコードビットから１個前の
コードビットとし、前記伝達関数が、各中間ビットと前
記直前のコードビットから１個前のコードビットとのエ
クスクルーシブオアに対応することを特徴とするチャネ
ルエンコーダ。 ７．請求項６に記載のチャネルエンコーダにおいて、前
記エキストラビット選択手段が、受信された情報ワード
の偶数ビット及び奇数ビットにそれぞれ結合されている
アドレス入力部をそれぞれ有する偶数サブメモリ及び奇
数サブメモリ（33,34）を具え、これら偶数サブメモリ
及び奇数サブメモリが、それぞれ偶数デジタル和値及び
奇数デジタル和値を記憶し、奇数デジタル和値が、予め
定めた値の奇数の先行するコードビットに続く予め定め
た奇数エキストラビットが結合されているアドレスされ
た奇数ビットをプリコードした後の前記カウンタにおけ
るデジタル和の変動における変化を表し、前記偶数デジ
タル和値が、予め定めた値の偶数の先行するコードビッ
トに続く予め定めた偶数エキストラビットが結合されて
いるアドレスされた偶数ビットをプリコードした後の前
記カウンタにおけるデジタル和の変動における変化を表
し、前記偶数及び奇数のサブメモリのデータ出力を結合
メモリに結合したことを特徴とするチャネルエンコー
ダ。 ８．請求項７に記載のチャネルエンコーダにおいて、前
記結合メモリの偶数ビットデータ出力及び奇数ビットデ
ータ出力（Xa,Xb）を論理回路（36,37）を介してそれぞ
れ偶数エキストラビット及び奇数エキストラビットとし
てプリコーダにそれぞれ結合し、前記ビットデータ出力
のビット信号を、先行する中間ワードから取り出した直
前の２個のコードビット（Xm,Xm−１）に応じて反転さ
せることを特徴とするチャネルエンコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8601603 | 1986-06-20 | ||
| NL8601603A NL8601603A (nl) | 1986-06-20 | 1986-06-20 | Kanaalcoderingsinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634721A JPS634721A (ja) | 1988-01-09 |
| JP2809306B2 true JP2809306B2 (ja) | 1998-10-08 |
Family
ID=19848197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152445A Expired - Lifetime JP2809306B2 (ja) | 1986-06-20 | 1987-06-20 | チヤネルエンコーダ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4779072A (ja) |
| EP (1) | EP0250049B1 (ja) |
| JP (1) | JP2809306B2 (ja) |
| KR (1) | KR950013804B1 (ja) |
| AT (1) | ATE76530T1 (ja) |
| DE (1) | DE3779186D1 (ja) |
| NL (1) | NL8601603A (ja) |
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| JPS634721A (ja) | 1988-01-09 |
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