JPS634721A - チヤネルエンコ−ダ - Google Patents
チヤネルエンコ−ダInfo
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- JPS634721A JPS634721A JP62152445A JP15244587A JPS634721A JP S634721 A JPS634721 A JP S634721A JP 62152445 A JP62152445 A JP 62152445A JP 15244587 A JP15244587 A JP 15244587A JP S634721 A JPS634721 A JP S634721A
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- Japan
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- bit
- word
- precoder
- channel encoder
- bits
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- 230000006870 function Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000004069 differentiation Effects 0.000 description 7
- 230000007704 transition Effects 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 6
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- 238000000034 method Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Vehicle Body Suspensions (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｍ＞ｎとした場合に、受信したｎビット情報
ワードをほぼ直流分のないｍビットワードに符号化する
チャネルエンコーダであって、カウンタに接続されてい
る入力部を有するメモリ回路を具え、このメモリ回路が
ｎビット情報ワードを毎回受信するために設けられ、前
記カウンタが２個の順次受信した二進ワード間のデジタ
ル和の変化を決定するために設けられているチャネルエ
ンコーダに関するものである。
ワードをほぼ直流分のないｍビットワードに符号化する
チャネルエンコーダであって、カウンタに接続されてい
る入力部を有するメモリ回路を具え、このメモリ回路が
ｎビット情報ワードを毎回受信するために設けられ、前
記カウンタが２個の順次受信した二進ワード間のデジタ
ル和の変化を決定するために設けられているチャネルエ
ンコーダに関するものである。
チャネルエンコーダはデジタル磁気記録再生装置に広（
使用されており、入力したデータ流をデータ伝送チャネ
ルの特性に適合させるために用いられている。このよう
な装置においては、読取ヘッドによって磁束が時間的に
微分されている。高周波損失を無視することにより、こ
の磁束は書込ヘッドに供給される書込電流と同一形状を
有することになる。従って、読取ヘッドの出力電流は、
書込電流に遷移が生ずる区域における正又は負のパルス
で構成される。このような記録再生装置において再生側
で書込電流のレプリカを得るため、所謂“書込電流再生
″′による検出、すなわち読取ヘッド出力信号を積分す
ることによる検出に加えて所謂パルス振幅検出法を用い
ることができる。
使用されており、入力したデータ流をデータ伝送チャネ
ルの特性に適合させるために用いられている。このよう
な装置においては、読取ヘッドによって磁束が時間的に
微分されている。高周波損失を無視することにより、こ
の磁束は書込ヘッドに供給される書込電流と同一形状を
有することになる。従って、読取ヘッドの出力電流は、
書込電流に遷移が生ずる区域における正又は負のパルス
で構成される。このような記録再生装置において再生側
で書込電流のレプリカを得るため、所謂“書込電流再生
″′による検出、すなわち読取ヘッド出力信号を積分す
ることによる検出に加えて所謂パルス振幅検出法を用い
ることができる。
このパルス振幅検出法においては読取ヘッドの出力信号
のパルスが検出されている。この再生信号は微分されて
いるめ常に直流分が含まれていないが、この検出方法に
おいては書込電流も直流分がないことが望ましい。けだ
し、書込増幅器と書込ヘッドとの間に回転変換器（ｒｏ
ｔａｔｉｎｇ ｔｒａｎｓｆｏｒｍｅｒ）が配置されて
いる場合或いは別の信号（ｔｒａｃｋｉｎ）＜ｔｏｎｅ
ｓ）を低周波数で記録する必要がある場合に別の問題点
が発生するおそれがあるためである。
のパルスが検出されている。この再生信号は微分されて
いるめ常に直流分が含まれていないが、この検出方法に
おいては書込電流も直流分がないことが望ましい。けだ
し、書込増幅器と書込ヘッドとの間に回転変換器（ｒｏ
ｔａｔｉｎｇ ｔｒａｎｓｆｏｒｍｅｒ）が配置されて
いる場合或いは別の信号（ｔｒａｃｋｉｎ）＜ｔｏｎｅ
ｓ）を低周波数で記録する必要がある場合に別の問題点
が発生するおそれがあるためである。
この型式のチャネルエンコーダはフランス国特許出願第
２．４６９．０４７号から既知である。この既知のチャ
ネルエンコーダによれば、ｎビットの情報ワードがメモ
リ回路と共にカウンタにも供給されている。このカウン
タは、２個の順次供給される情報ワード間のデジタル和
の変化を毎回決定している。このデジタル和の変化は、
ｍビットのコードワードを形成すると共にこのようにし
て形成された符号化信号に直流分がほぼ含まれないよう
にするために決定される。従って、このデジタル和の変
化が零から大きく偏移する場合、供給された情報ワード
が反転してしまい、付加された（ｍ−ｎ）ワードは反転
が生じていることを示すことになる。
２．４６９．０４７号から既知である。この既知のチャ
ネルエンコーダによれば、ｎビットの情報ワードがメモ
リ回路と共にカウンタにも供給されている。このカウン
タは、２個の順次供給される情報ワード間のデジタル和
の変化を毎回決定している。このデジタル和の変化は、
ｍビットのコードワードを形成すると共にこのようにし
て形成された符号化信号に直流分がほぼ含まれないよう
にするために決定される。従って、このデジタル和の変
化が零から大きく偏移する場合、供給された情報ワード
が反転してしまい、付加された（ｍ−ｎ）ワードは反転
が生じていることを示すことになる。
この既知のエンコーダの欠点は、デジタル和の変化を決
定するために符号化されるべきｎビットの情報ワードを
用いているが、符号化情報に直流分が含まれないように
するためのプリコーダを使用することができないことで
ある。実際には、既知のエンコーダによって符号した信
号をプリコーダに供給すると、出力信号がもはや直流分
のない状態ではなくなってしまう。
定するために符号化されるべきｎビットの情報ワードを
用いているが、符号化情報に直流分が含まれないように
するためのプリコーダを使用することができないことで
ある。実際には、既知のエンコーダによって符号した信
号をプリコーダに供給すると、出力信号がもはや直流分
のない状態ではなくなってしまう。
従って、本発明の目的は、はぼ直流分のない符号化信号
を出力すると共にプリコーダを用いて連長制限されたコ
ードワードを得ることができるエンコーダを提供するも
のである。
を出力すると共にプリコーダを用いて連長制限されたコ
ードワードを得ることができるエンコーダを提供するも
のである。
この目的を達成するため、本発明によるチャネルエンコ
ーダは、このエンコーダの出力部において前記カウンタ
の入力部にｍビットコードワードを供給するために設け
られているプリコーダを具え、前記ｍビットコードワー
ドが連長制限されると共に、このｍビットコードワード
が、デジタル和の変化及びｍビア）コードワードのデジ
タル和に基づいて前記メモリ回路によって形成される（
ｍ−ｎ）ビットワードに並列して前記プリコーダの入力
部に供給されるｎビア）情報ワードから形成されるよう
に構成したことを特徴とする。
ーダは、このエンコーダの出力部において前記カウンタ
の入力部にｍビットコードワードを供給するために設け
られているプリコーダを具え、前記ｍビットコードワー
ドが連長制限されると共に、このｍビットコードワード
が、デジタル和の変化及びｍビア）コードワードのデジ
タル和に基づいて前記メモリ回路によって形成される（
ｍ−ｎ）ビットワードに並列して前記プリコーダの入力
部に供給されるｎビア）情報ワードから形成されるよう
に構成したことを特徴とする。
カウンタがプリコーダから出力されたｍビットのコード
ワードを受信するので、デジタル和の変化が符号化され
たワードに基づいて決定され、この結果はぼ直流分が含
まれていないと共に連長制限された符号化信号を発生す
ることができる。ｎビット情報ワードに付加された（ｍ
−ｎ）ビットワードは、供給したｎビットワード及びデ
ジタル和の変化を考慮してメモリ回路によって発生され
る。この符号化信号は連長制限されているので、遷移間
違いが生じた場合や初期値が不正確な場合にエラー伝播
検出を行うことができる。
ワードを受信するので、デジタル和の変化が符号化され
たワードに基づいて決定され、この結果はぼ直流分が含
まれていないと共に連長制限された符号化信号を発生す
ることができる。ｎビット情報ワードに付加された（ｍ
−ｎ）ビットワードは、供給したｎビットワード及びデ
ジタル和の変化を考慮してメモリ回路によって発生され
る。この符号化信号は連長制限されているので、遷移間
違いが生じた場合や初期値が不正確な場合にエラー伝播
検出を行うことができる。
本発明によるチャネルエンコーダの第１実施例は、（ｍ
−ｎ）＝１とし、Ｄを遅延演算子とした場合、前記プリ
コーダが（１＋Ｄ）−’の伝達関数を有し、前記プリコ
ーダの出力が先行するｍビットコードワードの最後のビ
ットだけを入力するメモリ回路の別の入力部に接続され
、この最後のビットカ前記（ｍ−ｎ）＝１のビットワー
ドを形成するように構成したことを特徴とする。
−ｎ）＝１とし、Ｄを遅延演算子とした場合、前記プリ
コーダが（１＋Ｄ）−’の伝達関数を有し、前記プリコ
ーダの出力が先行するｍビットコードワードの最後のビ
ットだけを入力するメモリ回路の別の入力部に接続され
、この最後のビットカ前記（ｍ−ｎ）＝１のビットワー
ドを形成するように構成したことを特徴とする。
伝達関数（１＋Ｄ）−’を有するプリコーダを用いる場
合、先行するｍビットコードワードの最後のビットだけ
を考慮する必要がある。
合、先行するｍビットコードワードの最後のビットだけ
を考慮する必要がある。
前記メモリ回路がメモリを具え、このメモリに、最後の
ビットが予め定めた第１の１直を有し、予め定めた第２
の値を有する１ビットワードが付加されている各ｎビッ
ト情報ワードから毎回形成されるｍビットコードワード
に続き前記プリコーダを通過したｍビットコードワード
の各々についてデジタル和を記憶するように構成するの
が好適である。メモリを用いることによりチャネルエン
コーダを簡単に実現することができ、例えば（ｍ−ｎ）
ビットワード０”をｎビット情報ワードに付加されたも
のと仮定することができ、メモリによって供給されるｍ
ビットコードワードのビットとして“Ｏ”をプリコーダ
に供給したものと仮定することができる。これら２個の
仮定を用いることによりメモリのＯ３値が規制され、必
要な場合ＤＳＶカウンタを経るフィードバックにより第
１の仮定が補正され、必要な場合プリコーダによって実
際に供給した最後のｍビットコードワードの最後のビッ
トのフィードバックによって第２の仮定が補正される。
ビットが予め定めた第１の１直を有し、予め定めた第２
の値を有する１ビットワードが付加されている各ｎビッ
ト情報ワードから毎回形成されるｍビットコードワード
に続き前記プリコーダを通過したｍビットコードワード
の各々についてデジタル和を記憶するように構成するの
が好適である。メモリを用いることによりチャネルエン
コーダを簡単に実現することができ、例えば（ｍ−ｎ）
ビットワード０”をｎビット情報ワードに付加されたも
のと仮定することができ、メモリによって供給されるｍ
ビットコードワードのビットとして“Ｏ”をプリコーダ
に供給したものと仮定することができる。これら２個の
仮定を用いることによりメモリのＯ３値が規制され、必
要な場合ＤＳＶカウンタを経るフィードバックにより第
１の仮定が補正され、必要な場合プリコーダによって実
際に供給した最後のｍビットコードワードの最後のビッ
トのフィードバックによって第２の仮定が補正される。
従って、このメモリは、Ｏ３値の決定における各仮定に
ついて２個の補正の可能性を有し、操作時に可能な限り
直流分のないｍビットコードワードがチャネルエンコー
ダの出力部に供給されるように予め満たされることにな
る。
ついて２個の補正の可能性を有し、操作時に可能な限り
直流分のないｍビットコードワードがチャネルエンコー
ダの出力部に供給されるように予め満たされることにな
る。
ｍ−ｎ＝２の場合、伝達関数（１＋Ｄ’）−’を有する
プリコーダを用い、先行するｍビットコードワードの最
後の２ビットだけを用いてｎビット情報ワードに付加さ
れるべき２ビット符号化信号を決定する。この場合、メ
モリ回路は同様にメモリを含み、このメモリにｍ−ｎ＝
１の場合に用いた仮定と類似の仮定を行うことによって
決定したデジタル和値（Ｏ３）を記憶する。
プリコーダを用い、先行するｍビットコードワードの最
後の２ビットだけを用いてｎビット情報ワードに付加さ
れるべき２ビット符号化信号を決定する。この場合、メ
モリ回路は同様にメモリを含み、このメモリにｍ−ｎ＝
１の場合に用いた仮定と類似の仮定を行うことによって
決定したデジタル和値（Ｏ３）を記憶する。
この型式のプリコーダを用いることにより、はぼ直流分
がないと共に連長規制されたコードを供給するチャネル
エンコーダを得ることができる。
がないと共に連長規制されたコードを供給するチャネル
エンコーダを得ることができる。
このチャネルエンコーダにおいては、エラー伝播が防止
され、関連する装置の出力信号を書込ヘッド及び／又は
読出ヘッドの接続極性に独立させることができ、しかも
限定された帯域を実現することができ、この結果ノイズ
がほとんど発生することがない。
され、関連する装置の出力信号を書込ヘッド及び／又は
読出ヘッドの接続極性に独立させることができ、しかも
限定された帯域を実現することができ、この結果ノイズ
がほとんど発生することがない。
以下図面に基づき本発明の詳細な説明する。
第１図はデジタル式磁気記録再生装置のチャネルエンコ
ーダの説明に重要な部分を示すブロック線図である。第
１図においてチャネルエンコーダを参照番号１で示し、
このエンコーダにおいてほぼ直流分がなく且つ連長制限
された（ＲＬＬ） ｍビットコードが得られるようにｎ
ビットのデータ流を符号化する。ここで、ｍ＞ｎである
。この符号化されたビット流中の直流レベルは、このビ
ット流中の“ｌ”の数と“０゛の数の差によって決定さ
れ、この連長は符号化されたビット流中の遷移間距離に
よって決定される。符号化されたビット流、すなわち書
込電流を書込増幅器（図示せず）及びできることならば
回転変換器（図示せず）を介して書込ヘッドに供給して
符号化されたビット流を記録媒体に記録する。再生中こ
のビット流を続出へラド３で読出し、次にこの記録媒体
に記録されている信号を時間に対して微分する。この微
分信号はフィルタ４に供給され、フィルタ４において高
周波損失分を除去し多少フラットな周波数応答曲線を形
成し、読出した信号の遷移時にδパルス形状信号を発生
し、この後この出力信号をナイキイスト（Ｎｙｑｕｉｓ
ｔ）パルス形成フィルタを用いて濾波してから微分され
た書込電流に対応する信号を発生する検出ユニット５の
検出系に供給する。検出器において、この信号から再生
したビット流を更に取り出す。このビット流を再び順次
復調する必要があり、この操作をデコーダ６で行い、こ
の後ｎビットのデータ流を再び形成する。
ーダの説明に重要な部分を示すブロック線図である。第
１図においてチャネルエンコーダを参照番号１で示し、
このエンコーダにおいてほぼ直流分がなく且つ連長制限
された（ＲＬＬ） ｍビットコードが得られるようにｎ
ビットのデータ流を符号化する。ここで、ｍ＞ｎである
。この符号化されたビット流中の直流レベルは、このビ
ット流中の“ｌ”の数と“０゛の数の差によって決定さ
れ、この連長は符号化されたビット流中の遷移間距離に
よって決定される。符号化されたビット流、すなわち書
込電流を書込増幅器（図示せず）及びできることならば
回転変換器（図示せず）を介して書込ヘッドに供給して
符号化されたビット流を記録媒体に記録する。再生中こ
のビット流を続出へラド３で読出し、次にこの記録媒体
に記録されている信号を時間に対して微分する。この微
分信号はフィルタ４に供給され、フィルタ４において高
周波損失分を除去し多少フラットな周波数応答曲線を形
成し、読出した信号の遷移時にδパルス形状信号を発生
し、この後この出力信号をナイキイスト（Ｎｙｑｕｉｓ
ｔ）パルス形成フィルタを用いて濾波してから微分され
た書込電流に対応する信号を発生する検出ユニット５の
検出系に供給する。検出器において、この信号から再生
したビット流を更に取り出す。このビット流を再び順次
復調する必要があり、この操作をデコーダ６で行い、こ
の後ｎビットのデータ流を再び形成する。
第２図において、参照符号Ａは書込ヘッドに供給される
べき書込電流を示し、参照符号Ｂはフィルタ段４で形成
したδパルス形状信号を示し、参照符号Ｃはナイキイス
トパルス形成後に形成されフィルタ４から供給される信
号を示し、参照符号りは微分された書込電流に対応する
検出、出力信号を示し、参照符号Ｅは再生された符号化
ビット流を示す。
べき書込電流を示し、参照符号Ｂはフィルタ段４で形成
したδパルス形状信号を示し、参照符号Ｃはナイキイス
トパルス形成後に形成されフィルタ４から供給される信
号を示し、参照符号りは微分された書込電流に対応する
検出、出力信号を示し、参照符号Ｅは再生された符号化
ビット流を示す。
対応する限りにおいて、デジタル化及び時間的離散の観
点より上述し回路を第３ａ図に示した回路のように簡単
化することができる。再生に際しビット流の微分を行い
、この微分は（１＋Ｄ）の乗算を意味する。ここで、Ｄ
は遅延演算子を示す。
点より上述し回路を第３ａ図に示した回路のように簡単
化することができる。再生に際しビット流の微分を行い
、この微分は（１＋Ｄ）の乗算を意味する。ここで、Ｄ
は遅延演算子を示す。
この操作を関数回路網７によって示す。符号化されたビ
ット流の再生は検出器で行われ、この再生は（１＋Ｄ）
−’の乗算を意味し、この操作を関数回路網８によって
示す。再生中に検出器において遷移誤りが生ずる場合或
いは書込ヘット及び／又は続出ヘッドが間違った極性に
接続されている場合エラー伝播が生じてしまう。符号化
されているビット流が、再生側の検出器においてではな
くエラーの生じていない記録側で（１＋Ｄ）−’だけ乗
算されてしまうと、検出器が微分書込電流に対応する信
号の代わりにオリジナルの符号化されたビット流を直接
受信してしまう。この状況を第３ｂ図に示す。第３ｂ図
において、関数回路網８は記録伝送チャネルに挿入され
ている。このような形態において関数回路網８は、チャ
ネルエンコーダ１に直接接続されているか又はチャネル
エンコーダ１に一体化されている所謂プリコーダを構成
することになる。第３ａ図及び第３ｂ図において、関数
回路網７及び８の各々を、遅延素子９，１０及びエクス
クルーシブーオアゲー）１１．１２でそれぞれ構成する
。遅延時間Ｔは、ビｙ ）流の１ビットセルに対応する
第３ｂ図に示す形態において、遷移誤りが生じてもエラ
ー伝送とはならず、また書込電流に関する信号読出しの
極性はもはや重要ではない。これらの事項を実施例に基
づいて説明する。
ット流の再生は検出器で行われ、この再生は（１＋Ｄ）
−’の乗算を意味し、この操作を関数回路網８によって
示す。再生中に検出器において遷移誤りが生ずる場合或
いは書込ヘット及び／又は続出ヘッドが間違った極性に
接続されている場合エラー伝播が生じてしまう。符号化
されているビット流が、再生側の検出器においてではな
くエラーの生じていない記録側で（１＋Ｄ）−’だけ乗
算されてしまうと、検出器が微分書込電流に対応する信
号の代わりにオリジナルの符号化されたビット流を直接
受信してしまう。この状況を第３ｂ図に示す。第３ｂ図
において、関数回路網８は記録伝送チャネルに挿入され
ている。このような形態において関数回路網８は、チャ
ネルエンコーダ１に直接接続されているか又はチャネル
エンコーダ１に一体化されている所謂プリコーダを構成
することになる。第３ａ図及び第３ｂ図において、関数
回路網７及び８の各々を、遅延素子９，１０及びエクス
クルーシブーオアゲー）１１．１２でそれぞれ構成する
。遅延時間Ｔは、ビｙ ）流の１ビットセルに対応する
第３ｂ図に示す形態において、遷移誤りが生じてもエラ
ー伝送とはならず、また書込電流に関する信号読出しの
極性はもはや重要ではない。これらの事項を実施例に基
づいて説明する。
例えば、第３ｂ図においてビット列００１１００１０１
が関数回路網８に供給される場合、遅延素子１０が最初
にビット値Ｏを供給すれば書込電流はビット列００１０
００１１０を形成し、遅延素子１０が最初にビット値１
を供給すれば書込電流は１１０１１１００１を形成する
ことになる。関数回路網７で微分するに際し互いに反転
するビット列、すなわちビット値０が先行するビット列
００１００旧１０及びビット値１が先行するビット列１
１０１１１００１が同一のビット列００１１００１０１
に変換される。換言すれば、書込電流ついて読出された
ビット電流の極性は、もはや重要ではない。すなわち、
読出ヘッドで微分された信号の検出中に遷移誤りが生じ
ても、もはやエラー伝播が生じないことになる。
が関数回路網８に供給される場合、遅延素子１０が最初
にビット値Ｏを供給すれば書込電流はビット列００１０
００１１０を形成し、遅延素子１０が最初にビット値１
を供給すれば書込電流は１１０１１１００１を形成する
ことになる。関数回路網７で微分するに際し互いに反転
するビット列、すなわちビット値０が先行するビット列
００１００旧１０及びビット値１が先行するビット列１
１０１１１００１が同一のビット列００１１００１０１
に変換される。換言すれば、書込電流ついて読出された
ビット電流の極性は、もはや重要ではない。すなわち、
読出ヘッドで微分された信号の検出中に遷移誤りが生じ
ても、もはやエラー伝播が生じないことになる。
第３Ｃ図は、第３ｂ図に類似する回路を示す。この回路
において、関数回路網１３は２個の遅延素子１４及び１
５と１個のエクスクル−シブオアゲート１６とで構成さ
れプリコーダとして作用し、２個の遅延素子１８及び１
９とエクスクル−シブオアゲート２０とによって構成さ
れる関数回路網は再生チャネル中に生ずる微分を示す。
において、関数回路網１３は２個の遅延素子１４及び１
５と１個のエクスクル−シブオアゲート１６とで構成さ
れプリコーダとして作用し、２個の遅延素子１８及び１
９とエクスクル−シブオアゲート２０とによって構成さ
れる関数回路網は再生チャネル中に生ずる微分を示す。
この場合、書込電流は（１＋０２）−１だけ乗算され、
再生チャネル中では（１＋０２）の乗算が行われる。
再生チャネル中では（１＋０２）の乗算が行われる。
第３Ｃ図において例えばビット列００１１００１０１が
回路網１３に供給される場合、遅延素子１４．１５が最
初にビット値００を供給すれば書込電流はビット列００
１１１１０１１によって形成されることになり、遅延素
子１４．１５が最初にビット値１０を供給すれば書込電
流はビット列０１１０１０００１によって形成されるこ
とになり、遅延素子１４．１５が最初にビット値旧を供
給すれば書込電流はビット列１００１０１１１０によっ
て形成され、遅延素子１４．１５が最初にビット値１１
を供給すれば書込電流はビット列１１００００１００に
よって形成されることになる。これらのビット列は２個
づつ互いに反転している。回路網１７における微分に際
し、各ビットは先行する２個のビット値を有し、４個の
ビット列の全てが同一のビット列００１１００１０１
に変換される。第３Ｃ図に示す回路は第３ｂ図に示す回
路と同様な有用な特性を有するだけでなく、ノイズが一
層小さくなるようにバンド域が小さくなる付加的利点も
達成する。
回路網１３に供給される場合、遅延素子１４．１５が最
初にビット値００を供給すれば書込電流はビット列００
１１１１０１１によって形成されることになり、遅延素
子１４．１５が最初にビット値１０を供給すれば書込電
流はビット列０１１０１０００１によって形成されるこ
とになり、遅延素子１４．１５が最初にビット値旧を供
給すれば書込電流はビット列１００１０１１１０によっ
て形成され、遅延素子１４．１５が最初にビット値１１
を供給すれば書込電流はビット列１１００００１００に
よって形成されることになる。これらのビット列は２個
づつ互いに反転している。回路網１７における微分に際
し、各ビットは先行する２個のビット値を有し、４個の
ビット列の全てが同一のビット列００１１００１０１
に変換される。第３Ｃ図に示す回路は第３ｂ図に示す回
路と同様な有用な特性を有するだけでなく、ノイズが一
層小さくなるようにバンド域が小さくなる付加的利点も
達成する。
第４図は本発明によるチャネルエンコーダの第１実施例
を示す。このチャネルエンコーダの構成及び作用を８→
９チヤネルエンコーダを例にして説明する。この８→９
チヤネルエンコーダは８ビット情報ワードをほぼ直流分
のない連長制限された（ＲＬＬ） ９ビットコードに
変換する。しかし、この構成は、原理的にはいかなるｎ
ビットをｎ＋１ビットに変換し得るチャネルエンコーダ
に好適である。
を示す。このチャネルエンコーダの構成及び作用を８→
９チヤネルエンコーダを例にして説明する。この８→９
チヤネルエンコーダは８ビット情報ワードをほぼ直流分
のない連長制限された（ＲＬＬ） ９ビットコードに
変換する。しかし、この構成は、原理的にはいかなるｎ
ビットをｎ＋１ビットに変換し得るチャネルエンコーダ
に好適である。
符号化されるべき８ビット情報ワードをレジスタ２１に
書込む。このレジスタ２１から８ビット情報ワードを、
レジスタ付並列変換器２２と共にメモリ回路２３に並列
に供給する。本例では、このメモリ回路２３は８→Ｉ
ＲＰＯＩ、Ｉ ２４を具え、このＲＰＯＩ、４２．１に
おいて予め定めた固定１直の１ビット符号化信号を毎回
付加することによって、この場合８ビット情報ワードに
例えば０を付加することによって構成される９ビットワ
ードのデジタル和１直Ｏ３を記憶し、このようにして得
た組合せワードをこれに接続されているプリコーダにレ
ジスタ付並列変換器２２を介して供給し、プリコーダ８
によって供給される９ビットコードワードの最後のビッ
ト固定値、この場合例えばＯをプリコーダ８に供給する
。例えば、８ビットワード０１１００１０１をＰＲＯＭ
に供給する場合、Ｏ８値−３がこのメモリ回路にアドレ
スさせる。
書込む。このレジスタ２１から８ビット情報ワードを、
レジスタ付並列変換器２２と共にメモリ回路２３に並列
に供給する。本例では、このメモリ回路２３は８→Ｉ
ＲＰＯＩ、Ｉ ２４を具え、このＲＰＯＩ、４２．１に
おいて予め定めた固定１直の１ビット符号化信号を毎回
付加することによって、この場合８ビット情報ワードに
例えば０を付加することによって構成される９ビットワ
ードのデジタル和１直Ｏ３を記憶し、このようにして得
た組合せワードをこれに接続されているプリコーダにレ
ジスタ付並列変換器２２を介して供給し、プリコーダ８
によって供給される９ビットコードワードの最後のビッ
ト固定値、この場合例えばＯをプリコーダ８に供給する
。例えば、８ビットワード０１１００１０１をＰＲＯＭ
に供給する場合、Ｏ８値−３がこのメモリ回路にアドレ
スさせる。
この値は予め次のように決定する。９ビットワードには
１ビットの符号化信号０が付加されているもの、すなわ
ち００１１００１０１であると仮定する。この９ビット
ワードがプリコーダ８を通過するものと仮定すれば、遅
延素子１０が最初に０を供給するものとし、プリコーダ
８は９ビットワード００１０００１１０を発生する。ま
た、情報ワードのデジタル和値Ｏ３は１”の数とＯ”の
数との間の差を表すものと理解されるべきであるから、
この場合（］５＝−３となる。従って、いかなる実行可
能な８ビットデータワードに対してＤＳ１直がＰＲＯ！
、Ｉ ２４に存在することになる。ＦＲＯＭ ２４から
出力されるべき信号ｘ１について次の事項が適用される
。Ｏ３≧０の場合ｘ１＝０とし、ｔｌｓ＜０の場合Ｘ、
＝４とする。しかしながら、この信号ｘ１を確立する仮
定は補正を必要とする場合がある。このため、メモリ回
路２３は２個のエクスクリ−シブオアゲート２５及び２
６も具えている。エクスクリ−シブオアゲート２５は、
８−ＩＰＲＯ！、１２４からの信号×１に作用するだけ
でなく、プリコーダ８から供給される最終の９ビットコ
ードの最後のビットである信号×２にも作用する。エク
スクル−シブオアゲート２６は、エクスクル−シブオア
ゲート２５の出力信号に作用するだけでなく、ＤＳＶカ
ウンタ２７の出力信号Ｘ、にも作用する。このＤＳＶカ
ウンタ２７は、このようにして毎回得た符号化されたビ
ットコードのデジタル和の変化ＤＳＶを決定するカウン
タである。このため、ＤＳＶカウンタ２７はプリコーダ
８から毎回９ビットコードワードを受信する。ｏＳＶカ
ウンタの出力信号×３は、デジタル和の変化Ｏ８ｖが０
より大きいか又はＯに等しい場合１になり、ＤＳＶが０
よりも小さい場合Ｘ。
１ビットの符号化信号０が付加されているもの、すなわ
ち００１１００１０１であると仮定する。この９ビット
ワードがプリコーダ８を通過するものと仮定すれば、遅
延素子１０が最初に０を供給するものとし、プリコーダ
８は９ビットワード００１０００１１０を発生する。ま
た、情報ワードのデジタル和値Ｏ３は１”の数とＯ”の
数との間の差を表すものと理解されるべきであるから、
この場合（］５＝−３となる。従って、いかなる実行可
能な８ビットデータワードに対してＤＳ１直がＰＲＯ！
、Ｉ ２４に存在することになる。ＦＲＯＭ ２４から
出力されるべき信号ｘ１について次の事項が適用される
。Ｏ３≧０の場合ｘ１＝０とし、ｔｌｓ＜０の場合Ｘ、
＝４とする。しかしながら、この信号ｘ１を確立する仮
定は補正を必要とする場合がある。このため、メモリ回
路２３は２個のエクスクリ−シブオアゲート２５及び２
６も具えている。エクスクリ−シブオアゲート２５は、
８−ＩＰＲＯ！、１２４からの信号×１に作用するだけ
でなく、プリコーダ８から供給される最終の９ビットコ
ードの最後のビットである信号×２にも作用する。エク
スクル−シブオアゲート２６は、エクスクル−シブオア
ゲート２５の出力信号に作用するだけでなく、ＤＳＶカ
ウンタ２７の出力信号Ｘ、にも作用する。このＤＳＶカ
ウンタ２７は、このようにして毎回得た符号化されたビ
ットコードのデジタル和の変化ＤＳＶを決定するカウン
タである。このため、ＤＳＶカウンタ２７はプリコーダ
８から毎回９ビットコードワードを受信する。ｏＳＶカ
ウンタの出力信号×３は、デジタル和の変化Ｏ８ｖが０
より大きいか又はＯに等しい場合１になり、ＤＳＶが０
よりも小さい場合Ｘ。
＝０となる。２個のエクスクル−シブオアゲート２５及
び２６によって構成される論理回路の伝達関数は、ブー
リアン（Ｂｏｏｌｅａｎ）式として次のように表すこと
ができる。
び２６によって構成される論理回路の伝達関数は、ブー
リアン（Ｂｏｏｌｅａｎ）式として次のように表すこと
ができる。
Ｖ＝ＸＩ ｘ２ｘ３＋ｘ、 Ｘ２ Ｘ３＋Ｘ、 Ｘ２
Ｘ３＋Ｘ、 Ｘ２ Ｘ３また、この伝達関数により、９
ビット符号化ワードを得るために８ビット情報ワードに
付加されるビットを決定することもできる。
Ｘ３＋Ｘ、 Ｘ２ Ｘ３また、この伝達関数により、９
ビット符号化ワードを得るために８ビット情報ワードに
付加されるビットを決定することもできる。
第４図に示す実施例は別の論理回路２８及びオアゲート
２９も具えている。８ビット情報ワードを論理回路２８
に供給し、この論理回路での作用において８ビット情報
ワードが“０”だけで構成されている場合この論理回路
から零検出信号“１”を供給する。この零検出信号を上
記信号ｙと共にオアゲート２９に供給する。オアゲート
２９の出力信号は、８ビット情報ワードに付加されるべ
き１ビットの符号化信号を形成する。この結果、余分な
連長（ｒｕｎ １ｅＢｔｈ）が防止される。このように
して得た符号化ビット流の直流変化分にかかわらず、“
０゜値だけで構成される８ビットワードに１を付加し、
この結果符号化ビット流中の９ビットワード当り少なく
とも１個の遷移を発生させる。
２９も具えている。８ビット情報ワードを論理回路２８
に供給し、この論理回路での作用において８ビット情報
ワードが“０”だけで構成されている場合この論理回路
から零検出信号“１”を供給する。この零検出信号を上
記信号ｙと共にオアゲート２９に供給する。オアゲート
２９の出力信号は、８ビット情報ワードに付加されるべ
き１ビットの符号化信号を形成する。この結果、余分な
連長（ｒｕｎ １ｅＢｔｈ）が防止される。このように
して得た符号化ビット流の直流変化分にかかわらず、“
０゜値だけで構成される８ビットワードに１を付加し、
この結果符号化ビット流中の９ビットワード当り少なく
とも１個の遷移を発生させる。
−例として情報ワード０１１００１０１が８ビットデー
タ流として供給されるものと仮定する。既に説明したよ
うに、この情報ワードについて０３＝−３となるので、
Ｘ１＝１となる。従って、４種類のケースが生ずる。
タ流として供給されるものと仮定する。既に説明したよ
うに、この情報ワードについて０３＝−３となるので、
Ｘ１＝１となる。従って、４種類のケースが生ずる。
−このようにして得た符号化ビット流のＤＳＶについて
、ＤＳＶ＜０となるのでＸ３＝０となり、−方プリコー
ダ８からの出力の最後のビット×２は０となる場合。こ
の場合ｙ＝１となる。従って、プリコーダに供給される
９ビット信号は１０１１００１０１ となる。これに応
じてプリコーダ８は信号１１０１１１００１を発生する
。再生中の微分に際し、この信号からビット列１０１１
００１０１を発生し、記録中に付加されたビットを削除
することによってオリジナルのワード旧１００１旧が再
び形成される。負であったＤＳｖの値はプリコーダから
供給される９ビットのワードのデジタル和値だけ、本例
では＋３だけ増加される。
、ＤＳＶ＜０となるのでＸ３＝０となり、−方プリコー
ダ８からの出力の最後のビット×２は０となる場合。こ
の場合ｙ＝１となる。従って、プリコーダに供給される
９ビット信号は１０１１００１０１ となる。これに応
じてプリコーダ８は信号１１０１１１００１を発生する
。再生中の微分に際し、この信号からビット列１０１１
００１０１を発生し、記録中に付加されたビットを削除
することによってオリジナルのワード旧１００１旧が再
び形成される。負であったＤＳｖの値はプリコーダから
供給される９ビットのワードのデジタル和値だけ、本例
では＋３だけ増加される。
−このようにして得た符号化ビット流のＤＳ’ｉｌにつ
いてｏｓｖ＜ｏであり、従ってＸ３＝０となり、−方プ
リコーダから供給される最後のビットＸ２がＩとなる場
合。この場合ｙ＝０となる。従って、プリコーダに供給
される９ビットワードは００１１００１０１ となる。
いてｏｓｖ＜ｏであり、従ってＸ３＝０となり、−方プ
リコーダから供給される最後のビットＸ２がＩとなる場
合。この場合ｙ＝０となる。従って、プリコーダに供給
される９ビットワードは００１１００１０１ となる。
これに応じてプリコーダはワード１１０１１１００１を
発生する。再生中の微分に際し、この信号からビット列
００１１００１０１が発生し、記録中に付加したビット
を削除することによってオリジナルワード０１１００１
０１が再現される。
発生する。再生中の微分に際し、この信号からビット列
００１１００１０１が発生し、記録中に付加したビット
を削除することによってオリジナルワード０１１００１
０１が再現される。
負であったＤＳＶ値は再び３だけ増加する。
−このようにして得た符号化ビット流のＤＳｖについて
、ＤＳＶ≧Ｏ，Ｘ１＝０となり、プリコーダから供給さ
れる最後のビットＸ２がＯの場合。この場合ｙ＝０とな
る。従って、プリコーダに供給される９ビットワードは
００１１００１０１ となる。
、ＤＳＶ≧Ｏ，Ｘ１＝０となり、プリコーダから供給さ
れる最後のビットＸ２がＯの場合。この場合ｙ＝０とな
る。従って、プリコーダに供給される９ビットワードは
００１１００１０１ となる。
これに対応してプリコーダはワード００１０００１１０
を発生する。微分に当り、このワードはビット列００１
１００１０１を形成し、記録中に付加したビットを削除
することによりオリジナル信号が再現される。ＤＳＶ値
は−３だけ増加する。
を発生する。微分に当り、このワードはビット列００１
１００１０１を形成し、記録中に付加したビットを削除
することによりオリジナル信号が再現される。ＤＳＶ値
は−３だけ増加する。
−このようにして得た符号化ビット流のＤＳｖについて
、ＤＳＶ≧０で、Ｘ１＝０となり、プリコーダから供給
される最後のピッ）Ｘ２が１の場合。
、ＤＳＶ≧０で、Ｘ１＝０となり、プリコーダから供給
される最後のピッ）Ｘ２が１の場合。
この場合、ｙ＝１となる。従って、プリコーダに供給さ
れる９ビットワードは１０１１００１０１ となる。こ
れに対応してプリコーダがワード００１０００１１０を
発生する。微分に当り、このワードはビット列１０１１
００１０１を形成し、記録中に付加したビットを削除す
ることによってオリジナルワードが再現される。ＤＳＶ
値は同様に−３だけ増加する。
れる９ビットワードは１０１１００１０１ となる。こ
れに対応してプリコーダがワード００１０００１１０を
発生する。微分に当り、このワードはビット列１０１１
００１０１を形成し、記録中に付加したビットを削除す
ることによってオリジナルワードが再現される。ＤＳＶ
値は同様に−３だけ増加する。
８ビットワードがチャンネルエンコーダに供給される場
合、はぼ直流分のないコードを得るためＤＳＶは０を中
心にしてできるだけ大きく変化することになる。
合、はぼ直流分のないコードを得るためＤＳＶは０を中
心にしてできるだけ大きく変化することになる。
初期状態ＤＳＶ ＝ Ｏ，Ｘ３＝ Ｏ及びＸ２＝０から
開始し、８ビットワード１１１１００００． ００００
００００． ０００１１１１１、０１１００ｉ０１を順
次供給するものとする。第２ワード及び第３ワードにそ
れぞれ“０”が付加される場合１７個の“０”が互いに
連続し、この結果余分な連長が発生してしまう。従って
、このような状態を図示の回路により回避する。Ｐ Ｒ
Ｏ！Ｊ ２４に第１ワードを供給した後、このワードに
ついて０５＝−５、信号ｘ１＝１が出力される。ｘ２．
Ｘ３＝０． １１：いてｙ＝０が生じる。ビット列０
１１１１００００をプリコーダに供給する。これに対応
してプリコーダはビット列０１０１０００００を発生し
、この結果ＤＳＶは値−５となりＸ、は０となる。×２
はそのまま０である。
開始し、８ビットワード１１１１００００． ００００
００００． ０００１１１１１、０１１００ｉ０１を順
次供給するものとする。第２ワード及び第３ワードにそ
れぞれ“０”が付加される場合１７個の“０”が互いに
連続し、この結果余分な連長が発生してしまう。従って
、このような状態を図示の回路により回避する。Ｐ Ｒ
Ｏ！Ｊ ２４に第１ワードを供給した後、このワードに
ついて０５＝−５、信号ｘ１＝１が出力される。ｘ２．
Ｘ３＝０． １１：いてｙ＝０が生じる。ビット列０
１１１１００００をプリコーダに供給する。これに対応
してプリコーダはビット列０１０１０００００を発生し
、この結果ＤＳＶは値−５となりＸ、は０となる。×２
はそのまま０である。
第２ワードについて、論理回路２８は零検出信号１を出
力するので、プリコーダに供給される９ビットワードは
１００００００００ となる。これに対応してプリコー
ダはワード１１１１１１１１１を発生し、この結果ＤＳ
Ｖは９だけ増加して値＋４となる。更に、×２゜Ｘ３＝
１．ｌとなる。第３ワードについて０３＝−３であるか
ら、Ｘ、＝１となる。この場合ｙ＝１であり、従って第
２ワードと第３ワードとの間に１が付加されるので、こ
の場合連長は９に制限されたままになる。このビット列
１０００１１１１１をプリコーダに供給した後プリコー
ダはワード０００１０１０１を発生するので、ＤＳＶは
−３だけ増加して値＋１となる。第３ワードの後、Ｘ２
． Ｘ３＝ １．１となる。第４ワードを供給した後、
第４ワードについて０５＝−３、従ってＸ、＝１となり
、ｙ＝１となると共にビット列１０１１００１０１がプ
リコーダに供給されることになる。これに対応してプリ
コーダがワード００１０００１１０を発生し、コノ結果
ＤＳｖカー１カラー２に変化することになる。
力するので、プリコーダに供給される９ビットワードは
１００００００００ となる。これに対応してプリコー
ダはワード１１１１１１１１１を発生し、この結果ＤＳ
Ｖは９だけ増加して値＋４となる。更に、×２゜Ｘ３＝
１．ｌとなる。第３ワードについて０３＝−３であるか
ら、Ｘ、＝１となる。この場合ｙ＝１であり、従って第
２ワードと第３ワードとの間に１が付加されるので、こ
の場合連長は９に制限されたままになる。このビット列
１０００１１１１１をプリコーダに供給した後プリコー
ダはワード０００１０１０１を発生するので、ＤＳＶは
−３だけ増加して値＋１となる。第３ワードの後、Ｘ２
． Ｘ３＝ １．１となる。第４ワードを供給した後、
第４ワードについて０５＝−３、従ってＸ、＝１となり
、ｙ＝１となると共にビット列１０１１００１０１がプ
リコーダに供給されることになる。これに対応してプリ
コーダがワード００１０００１１０を発生し、コノ結果
ＤＳｖカー１カラー２に変化することになる。
第５図は本発明によるチャネルエンコーダの第２実施例
を示す。このチャネルエンコーダのｉ成及び作用を、８
ビット情報ワードをほぼ直流分のない１０ビットコード
に変換する８→１０チヤネルエンコーダを例にして説明
する。このチャネルエンコーダは、８−１０ビット変換
だけに限定されず、原理的にｎビットをｎ＋２ビットに
変換するｎ→ｎ＋２チャネルエンコーダに好適なものと
して位置付けられる。
を示す。このチャネルエンコーダのｉ成及び作用を、８
ビット情報ワードをほぼ直流分のない１０ビットコード
に変換する８→１０チヤネルエンコーダを例にして説明
する。このチャネルエンコーダは、８−１０ビット変換
だけに限定されず、原理的にｎビットをｎ＋２ビットに
変換するｎ→ｎ＋２チャネルエンコーダに好適なものと
して位置付けられる。
符号化されるべき８ビット情報ワードをレジスタ３０に
書込む。このレジスタ８から８ビットワードをレジスタ
付並列変換器３１と共にメモリ回路３２に並列して供給
する。このメモリ回路３２は供給される８ビットデータ
に基づいて２個のピッＩ−Ｘ、 。
書込む。このレジスタ８から８ビットワードをレジスタ
付並列変換器３１と共にメモリ回路３２に並列して供給
する。このメモリ回路３２は供給される８ビットデータ
に基づいて２個のピッＩ−Ｘ、 。
Ｘ、を出力するＲＰＯＭを含み、本例では３ビア）符骨
化ＤＳＶ出力信号を出力する。従って、１１→２ ＦＲ
ＯＭを用いることができる。しかしながら、記憶容量を
節約するため、本例では第１サブメモリ３３及び第２サ
ブメモリ３４を用いる。第１サブメモリ３３は８ビット
情報ワードの偶数ビットに応答して２ビットの部分的な
デジタル和値Ｏ３，を発生し、第２サブメモリ３４は８
ビット情報ワードに応答して２ビットの部分的なデジタ
ル和値ＤＳ、を発生する。更に第３サブメモリ３５を設
け、この第３サブメモリ３５において部分的デジタル和
値ＤＳ、及びＯ３゜と３ビットＤＳＶ値とからビットＸ
−，Ｘｂを形成する。従って、本例では２個の４→２
ＰＲ［１Ｍと１個の７→２ＰＲＯＭを用いる。これら部
分的デジタル和値Ｏ３，及びＯ３＋、は、第１実施例の
デジタル和値Ｏ８の決定方法と同一方法によって決定さ
れる。すなわち、サブメモリ３３及び３４が、ビットＸ
、’＝０及びピッ）Ｘｂ’＝０がサブメモリ３３及び３
４にそれぞれ供給される４ビットワードに付加されるこ
とによって構成される５ビｚ’ トコード（本例の場合
）のデジタル和値ＤＳ６及びＤＳｂをそれぞれ記憶し、
このようにして得た組合せワードがプリコーダを通過す
るものとすることによりプリコーダから最後に発生する
１０ビットワードの最後のビ・ノドｘ、、＝Ｏおよび×
１＝０がプリコーダに供給されることになる。例えばレ
ジスタ３０により８ビット情報ワード０１１００１０１
が出力される場合サブワード旧００がサブメモリ３３に
供給され、従って予め次のようにして決定したデジタル
和値ＤＳ、＝＋１がアドレスされる。ビットｘ、’＝ｏ
が付加されワード００１００がプリコーダに供給される
ものと仮定する。従って、ｘ、＝０についてプリコーダ
がデジタル和値ＤＳａ＝’＋ １を有するワード００１
１１を出力することになる。サブワード１０１１がサブ
メモリ３４に供給されると、あらかじめ次のようにして
決定したデジタル和値（］Ｓｂ＝＋１がアドレスされる
。
化ＤＳＶ出力信号を出力する。従って、１１→２ ＦＲ
ＯＭを用いることができる。しかしながら、記憶容量を
節約するため、本例では第１サブメモリ３３及び第２サ
ブメモリ３４を用いる。第１サブメモリ３３は８ビット
情報ワードの偶数ビットに応答して２ビットの部分的な
デジタル和値Ｏ３，を発生し、第２サブメモリ３４は８
ビット情報ワードに応答して２ビットの部分的なデジタ
ル和値ＤＳ、を発生する。更に第３サブメモリ３５を設
け、この第３サブメモリ３５において部分的デジタル和
値ＤＳ、及びＯ３゜と３ビットＤＳＶ値とからビットＸ
−，Ｘｂを形成する。従って、本例では２個の４→２
ＰＲ［１Ｍと１個の７→２ＰＲＯＭを用いる。これら部
分的デジタル和値Ｏ３，及びＯ３＋、は、第１実施例の
デジタル和値Ｏ８の決定方法と同一方法によって決定さ
れる。すなわち、サブメモリ３３及び３４が、ビットＸ
、’＝０及びピッ）Ｘｂ’＝０がサブメモリ３３及び３
４にそれぞれ供給される４ビットワードに付加されるこ
とによって構成される５ビｚ’ トコード（本例の場合
）のデジタル和値ＤＳ６及びＤＳｂをそれぞれ記憶し、
このようにして得た組合せワードがプリコーダを通過す
るものとすることによりプリコーダから最後に発生する
１０ビットワードの最後のビ・ノドｘ、、＝Ｏおよび×
１＝０がプリコーダに供給されることになる。例えばレ
ジスタ３０により８ビット情報ワード０１１００１０１
が出力される場合サブワード旧００がサブメモリ３３に
供給され、従って予め次のようにして決定したデジタル
和値ＤＳ、＝＋１がアドレスされる。ビットｘ、’＝ｏ
が付加されワード００１００がプリコーダに供給される
ものと仮定する。従って、ｘ、＝０についてプリコーダ
がデジタル和値ＤＳａ＝’＋ １を有するワード００１
１１を出力することになる。サブワード１０１１がサブ
メモリ３４に供給されると、あらかじめ次のようにして
決定したデジタル和値（］Ｓｂ＝＋１がアドレスされる
。
ビットＸｂ’＝ｏが付加されワード０１０１１がプリコ
ーダに供給されるものと仮定する。ｘ、、、−、−０に
ついて、プリコーダがデジタル和値ＤＳ、＝＋１を有す
るワード０１１０１を出力する。本例では、ｎは偶数で
あるので、サブメモリ３３及び３４は同一の記憶容量を
有する。ｎが奇数の場合記憶容量が同一とならないこと
は明らかである。
ーダに供給されるものと仮定する。ｘ、、、−、−０に
ついて、プリコーダがデジタル和値ＤＳ、＝＋１を有す
るワード０１１０１を出力する。本例では、ｎは偶数で
あるので、サブメモリ３３及び３４は同一の記憶容量を
有する。ｎが奇数の場合記憶容量が同一とならないこと
は明らかである。
メモリ回路３２は、更に２個のエクスクル−シブオアゲ
ート３６及び３７を具え、これらエクスクル−シブオア
ゲート３６及び３７は信号Ｘａ、Ｘｂ と付加されるべ
き各ビットＸ、’、Ｘ、’ を供給することによってプ
リコーダ１３からそれぞれ発生する信号Ｌ−１および×
、とにそれぞれ応答し、この結果レジスタ付並列変換器
３１から１０ビットワードがデコーダに供給される。こ
こで用いられるプリコーダは第３Ｃ図に示す型式のもの
である。ビットＸ。
ート３６及び３７を具え、これらエクスクル−シブオア
ゲート３６及び３７は信号Ｘａ、Ｘｂ と付加されるべ
き各ビットＸ、’、Ｘ、’ を供給することによってプ
リコーダ１３からそれぞれ発生する信号Ｌ−１および×
、とにそれぞれ応答し、この結果レジスタ付並列変換器
３１から１０ビットワードがデコーダに供給される。こ
こで用いられるプリコーダは第３Ｃ図に示す型式のもの
である。ビットＸ。
及びＸＭ−ｌ は、このプリコーダによって供給さる最
後のワードの最後の２ビットを毎回形成する。
後のワードの最後の２ビットを毎回形成する。
プリコーダの１０ビットコードはＤＳＶ カウンタ３８
にも供給され、このＤＳｖ カウンタ３８から３ビット
で符号化されたＤＳＶ値をメモリ回路３２に供給する。
にも供給され、このＤＳｖ カウンタ３８から３ビット
で符号化されたＤＳＶ値をメモリ回路３２に供給する。
本例のメモリ回路は適切に構成され、符号化されたビッ
ト流が最小のＤＳｖ及び制限された連長を有するように
ＦＲＯＭが満たされる。
ト流が最小のＤＳｖ及び制限された連長を有するように
ＦＲＯＭが満たされる。
第６ａ図はＰ Ｒ０１，１３３及び３４に含まれる表の
一例を示す。これらＦＲＯＭの４ビット入力信号につい
て、Ｏ３値−５，−３，−−−−１は増大する十進値０
．１゜２、−−−１５に対して適合する。これらＯ８値
は上述した方法で決定される。供給される２ビット信号
Ｏ３，（又はＯ８，）について、Ｏ３＝＋３の場合Ｏ３
゜（又はＤＳｂ）＝１．１となり、Ｏ３＝＋１の場合Ｄ
Ｓａ（又はＤＳｂ）＝ｌ、Ｏとなり、０３＝−１の場合
Ｏ５，（又は［ｌＳ、）＝Ｏ，ｌとなり、０３＝−３又
は−５の場合ＤＳ、 （又はＯ８，）＝Ｏ，Ｏとなる
。
一例を示す。これらＦＲＯＭの４ビット入力信号につい
て、Ｏ３値−５，−３，−−−−１は増大する十進値０
．１゜２、−−−１５に対して適合する。これらＯ８値
は上述した方法で決定される。供給される２ビット信号
Ｏ３，（又はＯ８，）について、Ｏ３＝＋３の場合Ｏ３
゜（又はＤＳｂ）＝１．１となり、Ｏ３＝＋１の場合Ｄ
Ｓａ（又はＤＳｂ）＝ｌ、Ｏとなり、０３＝−１の場合
Ｏ５，（又は［ｌＳ、）＝Ｏ，ｌとなり、０３＝−３又
は−５の場合ＤＳ、 （又はＯ８，）＝Ｏ，Ｏとなる
。
第６ｂ図はＦＲＯＭ３５に含まれる表の一例を示す。こ
のメモリ３５は２ビット信号Ｏ３，及びＯ３，と３ピツ
） ＤＳＶ値を受信する。１０ビットワードについて、
ＤＳｖカウンタ３８ハ、ＤＳＶ≧＋’６の場合出力信号
１０１を供給し、ＤＳＶ＝＋４の場合出力信号１１０を
、ＤＳＶ＝＋２の場合出力信号１０１を、ＤＳＶ＝０（
７）場合出力信号１００を、ＤＶＳ＝−２の場合出力信
号００１を、及びＤＶＳ≦−６の場合出力信号０１１を
供給する。この場合値０００は使用されない。本例では
ＤＳＶは［４，−４）の範囲内に維持されるので、第６
ｂ図の表にはｏｓｖ （直＋４．＋２．Ｏ，−２，−４
及びＤＳ、 、 Ｏ３，埴００．０１． １０及び１１
に対するビットＸａ ＋ Ｘｂだけが含まれる。
のメモリ３５は２ビット信号Ｏ３，及びＯ３，と３ピツ
） ＤＳＶ値を受信する。１０ビットワードについて、
ＤＳｖカウンタ３８ハ、ＤＳＶ≧＋’６の場合出力信号
１０１を供給し、ＤＳＶ＝＋４の場合出力信号１１０を
、ＤＳＶ＝＋２の場合出力信号１０１を、ＤＳＶ＝０（
７）場合出力信号１００を、ＤＶＳ＝−２の場合出力信
号００１を、及びＤＶＳ≦−６の場合出力信号０１１を
供給する。この場合値０００は使用されない。本例では
ＤＳＶは［４，−４）の範囲内に維持されるので、第６
ｂ図の表にはｏｓｖ （直＋４．＋２．Ｏ，−２，−４
及びＤＳ、 、 Ｏ３，埴００．０１． １０及び１１
に対するビットＸａ ＋ Ｘｂだけが含まれる。
初期条件ＤＳＶ ＝ Ｑ及びｘｆｆｉ、 Ｘ＋ａ−１
＝０＋ ０を用い、８ビットワード１１１１００００
．００００００００．０００１１１１１及び００１００
１旧を順次供給するものと同様に仮定する。従って、ビ
ット群１１００．００００．００１１及び０１００がＰ
ＲＯＭ３３に順次供給され、この結果ＤＳａ は順次１
直ｏｏ、 ｏｏ、 ｏｏ及び１０となる。ビット群１１
００．００００、０１１１及び００１１がＰＲＯＭ３４
に供給されると、ＤＳｂは順次値００．００．０１及び
００となる。
＝０＋ ０を用い、８ビットワード１１１１００００
．００００００００．０００１１１１１及び００１００
１旧を順次供給するものと同様に仮定する。従って、ビ
ット群１１００．００００．００１１及び０１００がＰ
ＲＯＭ３３に順次供給され、この結果ＤＳａ は順次１
直ｏｏ、 ｏｏ、 ｏｏ及び１０となる。ビット群１１
００．００００、０１１１及び００１１がＰＲＯＭ３４
に供給されると、ＤＳｂは順次値００．００．０１及び
００となる。
第１の８ビットワードが供給されると、ＤＳＶ ＝０と
なるので、Ｘ−、Ｘｂ ＝１． ０及びＸａ’。
なるので、Ｘ−、Ｘｂ ＝１． ０及びＸａ’。
Ｘｂ′＝１．０となる。次に、ヒツト列１０１１１１０
０００がプリコーダに供給されると、これに応じてプリ
コーダが信号１００１１０１０１０を供給し、この結果
×１゜Ｌ−１＝０＋ １となると共にＤＳＶは０のま
まとなる。第２の８ビットワードが供給されると、Ｘａ
＋Ｘ、は１．０のままに維持され１．Ｘ、’、 Ｘ、
’＝１．１となる。次にビット列１１００００００００
がプリコーダに供給され、これに応じてプリコーダが信
号０１０１０１０１０１を発生し、コノ結果Ｘ＋ａ、Ｘ
ｍ−１＝１．０となりＤＳＶは０のままである。第３の
８ビットワードが供給されると、Ｘ−、Ｘｂ は１．０
のままであり、Ｘａ’、 Ｘｂ’ ＝Ｑ、Ｏとなる
。
０００がプリコーダに供給されると、これに応じてプリ
コーダが信号１００１１０１０１０を供給し、この結果
×１゜Ｌ−１＝０＋ １となると共にＤＳＶは０のま
まとなる。第２の８ビットワードが供給されると、Ｘａ
＋Ｘ、は１．０のままに維持され１．Ｘ、’、 Ｘ、
’＝１．１となる。次にビット列１１００００００００
がプリコーダに供給され、これに応じてプリコーダが信
号０１０１０１０１０１を発生し、コノ結果Ｘ＋ａ、Ｘ
ｍ−１＝１．０となりＤＳＶは０のままである。第３の
８ビットワードが供給されると、Ｘ−、Ｘｂ は１．０
のままであり、Ｘａ’、 Ｘｂ’ ＝Ｑ、Ｏとなる
。
次にビット列０００００１１１１１がプリコーダに供給
され、このプリコーダから信号０１０１００１１００が
発生し、この結果Ｘ、、 Ｘ、、 ＝０． ０となり
ＤＳｖハ０カら−２に変化する。第４の８ビットワード
が供給されると、Ｘ、、 ｘｂ ＝０． １となりＸ
、’、Ｘｂ’−〇、１となる。次にビット列０１００１
００１０１がプリコーダに供給され、これに応じてプリ
コーダが信号旧０１１１１０１１を供給し、コノ結果Ｘ
１ｌｌ ＋ Ｘｍ−１＝＝１．１となりＤＳＶは−２
から＋２に変化する。本例から、ＤＳＶは範囲［：＋４
．−４：ｌ内に維持され、直流分は最小に維持されるこ
とは明らかであり、ビット１１が第１ワードと第２ワー
ドとの間に付加されるので、連長は限定された範囲内に
維持されることになる。サブメモリの内容決定において
、連長が限定された範囲内に維持されるべき基準と共に
ＤＳＶが最小に維持されるべき基準が考慮されている。
され、このプリコーダから信号０１０１００１１００が
発生し、この結果Ｘ、、 Ｘ、、 ＝０． ０となり
ＤＳｖハ０カら−２に変化する。第４の８ビットワード
が供給されると、Ｘ、、 ｘｂ ＝０． １となりＸ
、’、Ｘｂ’−〇、１となる。次にビット列０１００１
００１０１がプリコーダに供給され、これに応じてプリ
コーダが信号旧０１１１１０１１を供給し、コノ結果Ｘ
１ｌｌ ＋ Ｘｍ−１＝＝１．１となりＤＳＶは−２
から＋２に変化する。本例から、ＤＳＶは範囲［：＋４
．−４：ｌ内に維持され、直流分は最小に維持されるこ
とは明らかであり、ビット１１が第１ワードと第２ワー
ドとの間に付加されるので、連長は限定された範囲内に
維持されることになる。サブメモリの内容決定において
、連長が限定された範囲内に維持されるべき基準と共に
ＤＳＶが最小に維持されるべき基準が考慮されている。
ＤＳＶの零からの変化分が過剰な場合上記第１の基準が
決定され、連長が長すぎる場合上記第２の基準が決定さ
れる。
決定され、連長が長すぎる場合上記第２の基準が決定さ
れる。
第２実施例においては、伝達関数（１＋Ｄ” ）−’を
有するプリコーダを用いて２ビットがデータ流に付加さ
れた。これは、８→１０変換する場合チャネルビットが
２５％増大することを意味する。このチャネルビットの
増大が制限されるべきであるならば、８→９変換を用い
てもよい。しかしながら、第２実施例で用いたプリコー
ダの特性をそのまま用いることを望む場合には、伝達関
数（１＋Ｄ）−’を有するプリコーダを用いることがで
き、この場合補間因子２を有する補間を用いる必要があ
る。
有するプリコーダを用いて２ビットがデータ流に付加さ
れた。これは、８→１０変換する場合チャネルビットが
２５％増大することを意味する。このチャネルビットの
増大が制限されるべきであるならば、８→９変換を用い
てもよい。しかしながら、第２実施例で用いたプリコー
ダの特性をそのまま用いることを望む場合には、伝達関
数（１＋Ｄ）−’を有するプリコーダを用いることがで
き、この場合補間因子２を有する補間を用いる必要があ
る。
本発明によるチャネルエンコーダの上述した実施例にお
いては、できるだけ直流分のない信号を得るため符号化
されたビット流のデジタル和の変化が零に再調整されて
いる。しかしながら、所謂トラッキング周波数を符号化
されたビット流に誘導することも望ましくなる場合もあ
る。これは、符号化されたビット流のデジタル和の変化
を零の代わりに負の値および正の値に交互に再調整する
ものとして理解されることができる。この目的を達成す
るため、メモリ回路を二重構造となるように構成し、符
号化されたビット流に挿入されるべき所望の周波数を用
いて２個のメモリ間で切り換えることができる。対応す
るメモリ回路Ｐ ＲＯ！、ｌを適切に満たして符号化さ
れたビット流を所望の正及び負の値に再調整する付加さ
れるビットを形成する。毎回生ずるデジタル和の変化は
周期的に補正することもできる。
いては、できるだけ直流分のない信号を得るため符号化
されたビット流のデジタル和の変化が零に再調整されて
いる。しかしながら、所謂トラッキング周波数を符号化
されたビット流に誘導することも望ましくなる場合もあ
る。これは、符号化されたビット流のデジタル和の変化
を零の代わりに負の値および正の値に交互に再調整する
ものとして理解されることができる。この目的を達成す
るため、メモリ回路を二重構造となるように構成し、符
号化されたビット流に挿入されるべき所望の周波数を用
いて２個のメモリ間で切り換えることができる。対応す
るメモリ回路Ｐ ＲＯ！、ｌを適切に満たして符号化さ
れたビット流を所望の正及び負の値に再調整する付加さ
れるビットを形成する。毎回生ずるデジタル和の変化は
周期的に補正することもできる。
第１図はチャネルエンコーダの説明に重要なデジタル式
磁気記録再生装置の一部を示すブロック線図、 第２図は第１図に示す回路構成の作用を説明するための
グラフ、 第３図はチャネルエンコーダにプリコーダを用いる３種
類の簡単化した回路構成を示す回路図、第４図は本発明
によるチャネルエンコーダの第１実施例を示す回路図、 第５図は本発明によるチャネルコンコーダの第２実施例
を示す回路図、 第６ａ図及び第６ｂ図はチャネルコンコーダの第２実施
例のメモリ回路の表を示す線図である。 ８．１３・・・プリコーダ １０．１４．１５・・・
遅延素子２１．３０・・・レジスフ ２２．３１
・・・レジスタ付変換器２３、３２・・・メモリ回路
２４・・・ＦＲＯＭ１２、１６．２５．２６．３６．
３７・・・エクスクル−シブオアゲート２７・・・カウ
ンタ ２８・・・論理回路２９・・・オアゲ
ート ３３．３４．３５・・・サブメモリ３８
・・・ＤＳＶカウンタ ＦＩ６．１ Ｅ ＦＩ６．２ ＦＩＧ、３ ＼ｔ
磁気記録再生装置の一部を示すブロック線図、 第２図は第１図に示す回路構成の作用を説明するための
グラフ、 第３図はチャネルエンコーダにプリコーダを用いる３種
類の簡単化した回路構成を示す回路図、第４図は本発明
によるチャネルエンコーダの第１実施例を示す回路図、 第５図は本発明によるチャネルコンコーダの第２実施例
を示す回路図、 第６ａ図及び第６ｂ図はチャネルコンコーダの第２実施
例のメモリ回路の表を示す線図である。 ８．１３・・・プリコーダ １０．１４．１５・・・
遅延素子２１．３０・・・レジスフ ２２．３１
・・・レジスタ付変換器２３、３２・・・メモリ回路
２４・・・ＦＲＯＭ１２、１６．２５．２６．３６．
３７・・・エクスクル−シブオアゲート２７・・・カウ
ンタ ２８・・・論理回路２９・・・オアゲ
ート ３３．３４．３５・・・サブメモリ３８
・・・ＤＳＶカウンタ ＦＩ６．１ Ｅ ＦＩ６．２ ＦＩＧ、３ ＼ｔ
Claims (1)
- 【特許請求の範囲】 １、ｍ＞ｎとした場合に、受信したｎビット情報ワード
をほぼ直流分のないｍビットワードに符号化するチャネ
ルエンコーダであって、カウンタに接続されている入力
部を有するメモリ回路を具え、このメモリ回路がｎビッ
ト情報ワードを毎回受信するために設けられ、前記カウ
ンタが２個の順次受信した二進ワード間のデジタル和の
変化を決定するために設けられているチャネルエンコー
ダにおいて、このエンコーダの出力部において前記カウ
ンタの入力部にｍビットコードワードを供給するために
設けられているプリコーダを具え、前記ｍビットコード
ワードが連長制限されると共に、このｍビットコードワ
ードが、デジタル和の変化及びｍビットコードワードの
デジタル和に基づいて前記メモリ回路によって形成され
る（ｍ−ｎ）ビットワードに並列して前記プリコーダの
入力部に供給されるｎビット情報ワードから形成される
ように構成したことを特徴とするチャネルエンコーダ。 ２、（ｍ−ｎ）＝１とし、Ｄを遅延演算子とした場合に
前記プリコーダが（１＋Ｄ）＾−＾１の伝達関数を有し
、前記プリコーダの出力が先行するｍビットコードワー
ドの最後のビットだけを入力するメモリ回路の別の入力
部に接続され、この最後のビットが前記（ｍ−ｎ）＝１
のビットワードを形成するように構成したことを特徴と
する特許請求の範囲第１項記載のチャネルエンコーダ。 ３、前記メモリ回路がメモリを具え、このメモリに、最
後のビットが予め定めた第１の値を有し、予め定めた第
２の値を有する１ビットワードが付加されている各ｎビ
ット情報ワードから毎回形成されるｍビットコードワー
ドに続き、前記プリコーダを通過したｍビットコードワ
ードの各々についてデジタル和を記憶するように構成し
たことを特徴とする特許請求の範囲第２項記載のチャネ
ルエンコーダ。 ４、ｘ＿１が対応するデジタル和値（ＤＳ）の基準を表
し、ｘ＿２がプリコーダによって供給される最後のビッ
トを表し、ｘ＿３がデジタル和の変化（ＤＳＶ）の基準
を表し、ｙがｎビット情報ワードに付加されるべきビッ
ト値であるとした場合に、前記メモリ回路が、前記メモ
リのデータ出力部に接続され伝達関数ｙ＝ｘ＿１ｘ＿２
ｘ＿３＋ｘ＿１＠ｘ＠＿２＠ｘ＠＿３＋＠ｘ＠＿１＠ｘ
＠＿２＠ｘ＠＿３＋＠ｘ＠＿１＠ｘ＠＿２＠ｘ＠＿３を
有する論理回路を含むことを特徴とする特許請求の範囲
第３項記載のチャネルエンコーダ。 ５、ｎビット情報ワードが供給されると共に、このｎビ
ット情報ワードが零だけで構成される場合に零検出信号
を発生する零検出器を具え、この零検出信号が、前記１
ビットワードを出力する論理オアゲートの第１入力に供
給され、前記信号Ｙが前記オアゲートの第２入力に供給
されるように構成したことを特徴とする特許請求の範囲
第４項記載のチャネルエンコーダ。 ６、ｍ−ｎ＝２であって、Ｄを遅延演算子とした場合に
、前記プリコーダが伝達関数（１＋Ｄ＾２）＾−＾１を
有し、先行するｍビットコードワードの最後の２個のビ
ット（ｘ＿ｍ、ｘ＿ｍ＿−＿１）だけを用いてｎビット
情報ワードに付加されるべき２ビット符号化信号を決定
するように構成したことを特徴とする特許請求の範囲第
１項記載のチャネルエンコーダ。 ７、前記メモリ回路が、ｎビット情報ワード及び前記デ
ジタル和の変化を受信して２ビットワード（ｘ＿ａ、ｘ
＿ｂ）を形成するために設けられ、更にこのメモリ回路
が、ビットｘ＿ａ及びｘ＿ｂとビットｘ＿ｍ及びｘ＿ｍ
＿−＿１に応じてｎビット情報ワードに付加されるべき
ビットｘ＿ａ′及びｘ＿ｂ′をそれぞれ供給する２個の
エクスクルーシブオアゲートを有することを特徴とする
特許請求の範囲第６項記載のチャネルエンコーダ。 ８、前記メモリ回路が、ｎビット情報ワードの偶数ビッ
トに応じて第１の部分的なデジタル和値ＤＳ＿ａを決定
する第１のサブメモリと、ｎビット情報ワードの奇数ビ
ットに応じて第２の部分的デジタル和値ＤＳ＿ｂを供給
する第２のサブメモリと、第１及び第２の部分的なデジ
タル和値（ＤＳ＿ａ及びＤＳ＿ｂ）とデジタル和の変化
とから前記２ビットワード（ｘ＿ａ、ｘ＿ｂ）を導出す
る第３のサブメモリとを具えることを特徴とする特許請
求の範囲第７項記載のチャネルエンコーダ。 ９、前記第１及び第２のサブメモリに、前記偶数ビット
及び奇数ビットに所定の値を有する１ビットワードをそ
れぞれ毎回付加することによって形成したデジタル和値
（ＤＳ＿ａ、ＤＳ＿ｂ）が記憶され、このようにして得
てビットの組合わせが前記プリコーダを通過し、このプ
リコーダによって供給した先行するｍビットコードの固
定量を有する最後の２ビットがプリコーダに供給される
ように構成したことを特徴とする特許請求の範囲第８項
記載のチャネルエンコーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8601603A NL8601603A (nl) | 1986-06-20 | 1986-06-20 | Kanaalcoderingsinrichting. |
| NL8601603 | 1986-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634721A true JPS634721A (ja) | 1988-01-09 |
| JP2809306B2 JP2809306B2 (ja) | 1998-10-08 |
Family
ID=19848197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152445A Expired - Lifetime JP2809306B2 (ja) | 1986-06-20 | 1987-06-20 | チヤネルエンコーダ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4779072A (ja) |
| EP (1) | EP0250049B1 (ja) |
| JP (1) | JP2809306B2 (ja) |
| KR (1) | KR950013804B1 (ja) |
| AT (1) | ATE76530T1 (ja) |
| DE (1) | DE3779186D1 (ja) |
| NL (1) | NL8601603A (ja) |
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