DE3442477A1

DE3442477A1 - Codierer/decodierer fuer ein digitales nachrichtenuebertragungssystem mit einem nb/(n+1)b-leitungscode

Info

Publication number: DE3442477A1
Application number: DE19843442477
Authority: DE
Inventors: Siegbert Dr.-Ing. 7146 Tamm Hentschke
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1984-11-22
Filing date: 1984-11-22
Publication date: 1986-06-05

Description

Codierer/Decodierer für ein digitales Nachrichten-
übertragungssystem mit einem nB/(n+1)B-Leitungscode Die Erfindunq betrifft ein System nach dem Oberbeqriff des Patentanspruchs 1. Ein derartiqes System ist vielfach bekannt, z. B. aus "telcom Report 7 (1984) Heft 4 S. 224-228, insbesondere aus Bild 2 in Verbindung mit Bild 3. Der dort verwendete Leitungscode ist der 5B/6B-Code. Ein Codewandler zur Erzeugung dieses Codes und ein entsprechender Codewandler zur Decodierung dieses Codes arbeiten bekanntlich nach einer Codetabelle (z. B. "telcom Report" 6 (1983) Beiheft "Nachrichtenübertragung mit Licht", S. 133-137) und benötigen daher erheblichen Speicherbedarf zum Speichern der Codetabelle. Für höhere Verarbeitunqsqeschwindiqkeiten sind solche Codewandler daher wegen der Speicherzugriffszeiten ungeeiqnet. Außerdem lassen sich Schaltunqen mit großen Speichern nur sehr schwieriq in höchstinteqrierter Technik realisieren.
Es ist daher die Aufgabe der Erfindunq, ein System der qenannten Art anzuqeben, dessen Leitunqscode ebenso wie die bekannten Leitungscodes für eine "gleichstromfreie" Signalübertragung sorgt und dessen sendeseitiqe und empfanqsseitiqe Codewandler zur Erzeugung und Decodierung dieses Leitungscodes einen einfacheren, für hohe Verarbeitungsgeschwindigkeiten und für eine Realisierung in höchstintegrierter Technik geeigneten Schaltungsaufbau haben.
Die Aufgabe wird wie im Patentanspruch 1 angegeben gelöst. Weiterbildungen der Erfindunq ergeben sich aus den Unteransprüchen. Insbesondere betreffen die Unteransprüche 8 und 9 eine vorteilhafte Anwendung der Erfindunq auf Systeme, bei denen Digitalsignale aus verschiedenen Signalguellen im Zeitmultiplex zu übertragen sind. Die Erfindunq wird nun anhand der Zeichnunqen beispielsweise näher erläutert.
Es zeiqen: Fig. la ein Blockschaltbild eines nB/(n+1)B-Codewandlers mit nachgeschaltetem Parallel-Serien-Wand-1er, Fig. Ib ein Blockschaltbild des der Fig. 1a entsprechenden empfanqsseitigen (n+1)B/nB-Codewandlers mit vorgeschaltetem Serien-Parallel-Wandler und mit einer Synchronisierschaltung und Fiq. 2 ein Blockschaltbild eines Systems zur Zeitmultiplex-übertragunq von 2 mal n-Diqitalsiqnalen unter Verwendung von Einrichtungen nach Fig. 1.
Für das anhand der Figuren zu beschreibende Ausführungsbeispiel ist n gleich 4 gewählt, so daß es sich bei Fig.
1a um einen 4B/5B-Codewandler und bei Fiq. 1b um einen diesem entsprechenden 5B/4B-Codewandler handelt. Die Erfindung ist jedoch nicht auf diesen Wert von n beschränkt, sondern prinzipiell auf jegliche andere vernünftige Werte von n anwendbar.
Der Codewandler nach Fig. 1a hat vier parallele Eingänge D1 bis D4 für die vier parallel anliegenden Bits eines 4Bit-Einqanqswortes und setzt jedes 4Bit-Eingangswort in der nachstehend beschriebenen Weise in ein 5Bit-Ausganqswort um. Dieses wird in einem Parallel-Serien-Wandler 20 in ein serielles Ausgangswort zur übertragung über die Leitung umgesetzt. Wie bekannte Leitungscodes beruht auch der von diesem Codewandler erzeugte 4B/5B-Leitunqscode auf dem Prinzip, daß die akkumulierte Disparität des über die Leitunq zu übertragenden Datenstroms, die häufig auch als laufende digitale Summe bezeichnet wird, beschränkt bleibt, so daß die mittlere Anzahl der O-Bits gleich der mittleren Anzahl der 1-Bits ist.
Zur Erläuterunq der dem Codewandler zugrunde liegenden Loqik werden nachstehend die folgenden Bezeichnungen eingeführt: Die Bits der nacheinander den 4 parallelen Eingängen D1 bis D4 in paralleler Form zugeführten 4-Bit-Eingangswörter seien mit B1, B2, B3. . - bezeichnet, wobei B einen der beiden Binärwerte 0 oder 1 hat, und haben die folgende Rahmenstruktur: S.Hentschke-11

B1 B2 B3 B4

B5 B6 B7 B8

89

Die Bits der daraus durch die Codewandlung entstandenen in paralleler Form aufeinanderfolgenden Ausgangswörter sind mit C1, C C3 C bezeichnet, wobei Ci einen der beiden Binärwerte 0 oder 1 hat und haben den folgenden Rahmenaufbau:

C1 C2= M1aB1 C3=M1#B2 C4= Ml-=B3 C5= Ml=84

C6 C7= M2#B5 C8 = M2#6 C9= M2#B7 C10= M2#B8

C11

Erfindungsgemäß ist, wie vorstehende Tabelle zeigt, ein 5Bit-Ausgangswort dadurch aus dem entsprechenden 4Bit-Eingangswort gebildet, daß jedes der Bits des 4Bit-Ein-gangsworts auf einfache Weise mit einem Binärwert M verknüpft ist und jeweils ein zusätzliches Bit C1, C6, C11... hinzugefügt ist. Die logische Verknüpfung ist eine XQUIVALENZ-Verknüpfung und bedeutet eine Invertierung, wenn der Binärwert Mj gleich 0 ist und eine Nichtinvertierung (Identitätsfunktion), wenn dieser Binärwert gleich 1 ist.
Wenn einem Binärwert 1 die Zahl +1 und einem Binärwert O die Zahl -1 zugeordnet wir, so läßt sich die akkumulierte Disparität eines Ausgangs-Bitstroms mit den Binärwerten c# definieren Als wobei cv die den Binärwerten 1 und 0 zugeordneten Zahlen +1 und -1 sind. Unter Anwendung derselben Zuordnungsvorschrift zwischen Binärwerten 1 und 0 und Zahlen +1 und -1 läßt sich für die Eingangswörter eine Wortdisparität wie folgt definieren: wobei bi die den Binärwerten B. zugeordneten Zahlen +1 und -1 sind. Die so definierte Wortdisparität d.
kann jeden ganzzahligen Wert von -4 bis +4 annehmen.
Aufgrund der akkumulierten Disparität und der Wortdisparität d. eines an den parallelen Eingängen D1 bis D4 anliegenden Eingangswortes wird der über dessen Invertierung oder Nichtinvertierung entscheidende Binärwert M. nach folgender Funktion bestimmt: Im Falle, daß die Wortdisparität d. eines Eingangsworts von Null verschieden ist, wird das Bit C 5j-4 des entsprechenden Ausgangsworts gleich dem nach vorstehender Funktion gebildeten Binärwert Mj gesetzt, d.
h. dieses Bit des 5Bit-Ausgangsworts gibt an, ob die vier Bits des Eingangsworts unverändert oder invertiert im 5Bit-Ausgangswort enthalten sind.
Im Falle, daß das 4Bit-Eingangswort die Wortdisparität Null hat, ist M. gleich 1, so daß die Bits des Einqanqsworts nicht invertiert werden (Eine Invertierung hätte keinen Einfluß auf die akkumulierte Disparität) In diesem Falle braucht auch keine Invertierung oder Nichtinvertierung gekennzeichnet zu werden, und daher ist die zusätzliche Bitposition des SBit-Ausganqsworts frei für irgendeinen anderen Zweck. Sie kann zur übertraqunq einer Zusatzinformation mit einer gegenüber der Wortfolqefreauenz der 4Bit-Eingangswörter sehr niedrigen Bitfolgefreauenz verwendet werden, oder, falls keine Zusatzinformation zu übertragen ist, für ein Füllbit, das empfangsseitig nicht ausgewertet wird.
Die vorstehend in Form von logischen Funktionen vollständig angegebene Codierunqsvorschrift des erfindungsgemäßen 4B/5B-Codewandlers läßt sich in verbaler Form wie folgt erläutern: Es gibt drei verschiedene Möglichkeiten, ein 4Bit-Eingangswort in ein 5Bit-Ausgangswort umzusetzen: a) das 5Bit-Ausganqswort wird gebildet aus dem in seinen Binärwerten invertierten 4Bit-Eingangswort und einem weiteren Bit, das zur Kennzeichnung der Invertierung den einen Binärwert hat, z. B. wie oben angegeben den Binärwert Null.
b) Das SBit-Ausgangswort wird gebildet aus dem unveränderten 4Bit-Einganqswort und einem weiteren Bit, das zur Kennzeichnung der Nichtinvertierung den anderen Binärwert hat, z. B. wie oben angegeben den Binärwert 1.
c) Das 5Bit-Ausganqswort wird gebildet aus dem unveränderten 4Bit-Eingangswort und einem weiteren Bit, das als Füllbit oder für eine zusätzliche Informationsübertragung verwendet ist.
Zugunsten von einer dieser drei Möglichkeiten trifft der Codewandler die Entscheidung nach folgenden einfachen Kriterien: Wenn die Wortdisparität des 4Bit-Einqangsworts von Null verschieden ist, so vergleicht der Codewandler die beiden Möglichkeiten a) und b) hinsichtlich ihrer Auswirkung auf die akkumulierte Disparität. Hat die Wortdisparität des zur Codewandlung anstehenden 4Bit-Einganqsworts den Wert dj, so hat die bis einschließlich zur Codeumsetzunq des vorausegangenen Eingangsworts am Ausgang vorhandene akkumulierte Disparität den Wert r5j-5. Wenn nun das 4Bit-Eingangswort gemäß der Möglichkeit a) invertiert und die Invertierung durch den Binärwert Null qekennzeichnet würde, so würde das am Codewandlerausgang zur akkumulierten Disparität r5j-5 - dj-1 führen. Würde andererseits das 4Bit-Einangswort nicht invertiert und die Nichtinvertierung durch den Binärwert 1 gekennzeichnet, so würde am Codewandlerausgang die akkumulierte Disparität r5j r + d + 1 entstehen. Der Codewandler vergleicht nun die Absolutbeträge dieser beiden Werte miteinander und entscheidet für a), wenn der erstere kleiner ist als der zweite und er entscheidet für die Möglichkeit b) tMj=1), wenn der erste Wert qrößer als der zweite oder gleich diesem ist, d. h.
er entscheidet für diejeniqe der beiden Möqlichkeiten, die zur betragsmäßig kleineren akkumulierten Disparität führt und er entscheidet, falls beide Möglichkeiten der betragsmäßig gleichen akkumulierten Disparität führen, (wenn r5j~5=0), für d-ie Möglichkeit b).
Im Falle, daß die Wortdisparität d des 4Bit-Einqanqsworts gleich Null ist, entscheidet der Codewandler unabhängig von der akkumulierten Disparität für die Möglichkeit c (mm=1 und anderweitige Verwendung der zusätzlichen Bitposition des 5Bit-Ausgangsworts).
In entsprechender Weise verarbeitet der empfangsseitige 58/4B-Codewandler sein 5Bit-Eingangswort. Er stellt fest, ob die aus dem 4Bit-Eingangswort des sendeseitigen Codewandlers entstandenen vier Bits seines 5Bit-Eingangswort die Wortdisparität Null oder eine von Null verschiedene Wortdisparität haben. Im ersten Fall übernimmt er diesen Wortteil unverändert als Ausgangswort und führt das weitere Bit einer separaten Empfangseinrichtung für die zusätzliche Informationsübertragung zu, es sei denn es findet keine zusätzlichen Informationsübertragungen statt (Füllbit). Im zweiten Falle invertiert der Codewandler abhängig von dem Zustand des weiteren Bits die Bits des qenannten Wortteils oder läßt sie unverändert.
Wie der obige Rahmenaufbau des Ausqangs-Datenstroms des sendeseitigen Codewandlers zeigt, befindet sich das genannte weitere Bit an der ersten Stelle jedes 5Bit-Ausgangsworts und hat die Bezeichnung C5j 4.
Nachfolgend wird anhand der Fig. 1 eine Logikschaltung für den auf der obiqen Codierungsvorschrift beruhenden 4B/5B-Codewandler erläutert. Die 4 Bits eines Einganqsworts gelangen von den Eingängen D1 bis D4 parallel über jeweils ein Verzögerungsglied 21 bis 24 zu jeweils einer ÄQUIVALENZ-Schaltunq 26 bis 29, von denen jede an ihrem anderen Einganq das zu diesem Einangswort gehörende oben genannte binäre Steuersignal M. erhält, das je nach seinem Binärzustand eine Invertierung oder Nichtinvertierunq des Eingangsworts in den ÄQUIVALENZ-Schaltuben 26 bis 29 bewirkt.
Dieses logische Steuersignal wird wie folgt gebildet: Ein Wortdisparitätszähler 30 ermittelt die Wortdisparität d. des aktuellen 4Bit-Eingangsworts. Ein Akkumulator 31 ermittelt die akkumulierte Disparität der nacheinander am Ausgang erscheinenden 5Bit-Ausgangswörter jeweils einschließlich bis zu dem Ausgangswort, das dem aktuellen Einangswort um eine Worttaktperiode vorausgegangen ist, also in der oben eingeführten Bezeichnungsweise die akkumulierte Disparität rg Von diesem Wert und vom Wert d. leitet eine logische Schaltung 32 gemäß der oben für M. angegebenen Funktion den Binärwert für dieses Steuersignal M. ab.
Damit dieser Binärwert gleichzeitig mit den Bits des zugehörigen Eingangsworts an den Eingängen der XQUI-VALENZ-Schaltunqen 26 liegt, wird er ebenso wie das Eingangswort selbst in einem Verzögerungsglied 25 verzöqert. Jedes der Verzögerungsglieder 21 bis 25 ist ein D-Flipflop und bewirkt eine Verzögerung um eine Worttaktperiode. An den Ausgängen der XQUIVALENZ-Schaltunqen 26 bis 29 erscheinen in paralleler Form 4 Bits des SBit-Ausqanqsworts.
Als fünftes Bit erscheint am Ausganq eines Schalters 33 entweder der Binärwert Mj, wenn die Wortdisparität des zugehörigen Einganqsworts von Null verschieden ist, oder ein Binärsignal zur übertraqun einer Zusatzinformation oder zur übertraun von Füllbits. Die Feststellung, ob die Wortdisparität des Eingangsworts gleich Null ist, trifft eine Decodierschaltung 34 und gibt in diesem Falle ein Steuersignal an den Schalter 33, das diesen für die nächste Wortperiode von der gezeigten oberen Stellung in die nicht gezeiqte untere Stellung umschaltet. Gleichzeitiq aktiviert dieses Steuersignal einen Codierer 35, der dazu dient, die Zusatzinformation, oder einen konstanten Einqanqspegel nach einer vorgegebenen Vorschrift in einen geeigneten Binärwert oder in ein geeiqnetes Füllbit zu codieren.
Die diesem Codierer 35 zuqrundelieqende Codiervorschrift wird an Späterer Stelle erläutert.
Im empfangsseitigen 5B/4B-Codewandler nach Fiq. Ib wird der serielle Eingangsdatenstrom in einem Serien-Parallel-Wandler 40 in aufeinanderfolgende 5Bit-Eingangswörter umqesetzt. Von dort gelangen die 4 Bits, die durch Invertierung oder Nichtinvertierung aus dem 4Bit-Eingangswort des 4B/5B-Codewandlers entstanden sind, in paralleler Form über jeweils ein Verzöerungsglied 41 bis 44 (D-Flip-Flop) auf den einen Einqanq jeweils einer ÄQUIVALENZ-Schaltung 46 bis 49. An deren Ausgängen D1 bis D4 erscheint in paralleler Form das decodierte 4Bit-Ausganqswort. Ein Wortdisparitätszähler 50 ermittelt die Wortdisparität des Eingangsworts, die eine Decodierschaltung 54 daraufhin untersucht, ob sie gleich Null ist.
In diesem Falle gibt sie ein Signal mit dem logischen Binarwert 1 an den einen Einqang einer ODER-Schaltung 56, an deren anderem Einqang das weitere Bit des SBit-Eingangsworts vom Ausgang des Serien-Parallel-Wandlers 40 liest. Unabhängig vom Zustand dieses Bits gibt die ODER-Schaltung 56 im Falle der Wortdisparität 0 ein logisches 1-Signal über ein Verzögerungsglied 45 auf den zweiten Eingang jeder der SQUI-VALENZ-Schaltunqen 46 bis 49, so daß die 4 Bits des zugehörigen 5Bit-Eingangsworts die XQUIVALENZ-Schaltungen unverändert durchlaufen, was richtig ist, weil im sendeseitigen Codewandler bei der Wortdisparität Null des Eingangswortes ebenfalls keine Invertierung stattgefunden hat. Die Verzögerungsglieder 41 bis 45 sind D-Flipflops und bewirken eine Verzögerung von einer Worttaktperiode.
Im Falle, daß die Wortdisparität der vier aus dem 4Bit-Eingangswort des sendeseitigen Codewandlers entstandenen Bits von Null verschieden ist, werden diese Bits in den XQUIVALENZ-Schaltungen 26 bis 49 abhängig vom Zustand des weiteren Bits des SBit-Einansworts invertiert oder nicht.
Wenn dieses weitere Bit einen Binärwert M. hat, der gleich Null ist und bedeutet, daß im sendeseitien Codewandler eine -Invertierunq erfolgt ist, gibt die ODER-Schaltung ein loqisches O-Siqnal ab, das in den XQUIVALENZ-Schaltunqen eine Invertierung veranlaßt, und sie gibt ein logisches l-Sinal ab, das in den XQUI-VALENZ-Schaltungen die Nichtinvertierunq veranlaßt, wenn das weitere Bit den die Nichtinvertierung kennzeichnenden Binärwert 1 hat.
Falls von der Möglichkeit Gebrauch gemacht wird, eine Zusatzinformation zu übertragen, so wird das logische Ausgangssignal der Decodierschaltung 54 dazu verwendet, ausschließlich im Falle der Wortdisparität Null einen Schalter 33 zu schließen, über den die Zusatzinformation einer separaten Empfangseinrichtung zugeführt wird. Wenn die Zusatzinformation in codierter Form übertraqen wird, ist im empfangsseitigen 5B/4B-Codewandler ein Decodierer 55 vorhanden, der das Gegenstück zum sendeseitigen Codierer 35 ist. Der Decodierer 55 wird ausschließlich bei der Wortdisparität Null durch das Ausqanqssignal der Decodierschaltung 54 für die Dauer einer Wortperiode aktiviert. Die diesem Codierer 35 und Decodierer 55 zugrundeliegende Codierunqsvorschrift wird an späterer Stelle erläutert.
Eine Voraussetzung, daß der empfangsseitige Codewandler den Leitungscode richtig decodieren kann, ist wie auch bei bekannten Systemen, die einen nB/(n+1)B-Leitungscode verwenden, daß der Serien-Parallel-Wandler 40 mit dem Parallel-Serien-Wandler 20 synchronisiert ist. Zu diesem Zweck enthält der empfangsseitige 5B/4B-Codewandler eine Synchronisierschaltunq, die in der Zeichnunq gestrichelt umrandet und mit "Sync" gekennzeichnet ist.
Diese prüft ein empfangenes, am Ausgang des Serien-Parallel-Wandlers 40 erscheinendes 5Bit-Wort daraufhin, ob es die Codierunqsvorschrift erfüllt. Dazu enthält sie einen Akkumulator 51, der fortlaufend die akkumulierte Disparität der aufeinanderfolqend am Ausgang des Serien-Parallel-Wandlers 40 erscheinenden 5Bit-Wörter ermittelt. Dazu verwendet er die vom Wortdisparitätszähler 50 ermittelte Wortdisparität und zusätzlich das weitere Bit des 5Bit-Einganqsworts. Ein dem Akkumulator 51 nachqeschaltetes Verzögerungsglied 57 verzöqert die akkumulierte Disparität um eine Worttaktperiode und liefert somit in der oben eingefügten Bezeichnung die akkumulierte Disparität rgj-5' wenn das aktuelle empfanqene Wort mit dem Index j gezählt wird.
Eine logische Schaltung 52, die aufgrund der oben für M. angegebenen logischen Funktion den durch das Empfanqswort und die bis dahin ermittelte akkumulierte Disparität definierten Binärwert M. berechnen soll, erhält diese akkumulierte Disparität r und die vom Wortdisparitätszähler 50 ermittelte Wortdisparität.
Diese Wortdisparität wird invertiert, wenn das ihr zugrundeliegende Wort durch Invertierung im sendeseitigen Codewandler entstanden ist. Zu diesem Zweck erhält die logische Schaltung 52 das weitere Bit des 5Bit-Eingangswort des empfanqsseitigen Codewandlers, dessen Binärwert M. eine Invertierung oder Nichtinvertierung kennzeichnet. Somit stehen der logischen Schaltung 52 alle Informationen zur Verfügung, die sie benötigt, um anhand des empfangenen Datenstroms nachzuprüfen, ob die Codierungsvorschrift erfüllt ist oder nicht. Mit diesen Informationen berechnet sie durch Anwendung der oben für M. angegebenen logischen Funktion einen Binärwert für .. Diesen Binärwert vergleicht eine Exklusiv-ODER-Schaltung 58 mit dem Binärwert des SBit-Einqanswortes.
Im Falle, daß die Wortdisparität gleich Null ist, ist dieser Binärwert sendeseitig nicht nach der logischen Gleichung für M. gebildet, sondern bedeutet eine Zusatzinformatiön oder ein Füllbit, so daß er zur überwaschung der Codierunsvorschrift nicht verwendet werden kann. In diesem Falle sperrt das die Wortdisparität Null anzeiqende logische 1-Siqnal vom Ausgang der Decodierschaltung 54 den das Vergleichsergebnis auswertenden Teil der Synchronisierschaltung.
Im anderen Falle wird ein der Exklusiv-ODER-Schaltunq 58 nachgeschalteter soqenannter Konfidenzzähler 59 aktiviert, der die Vergleichsergebnisse der Exklusiv-ODER-Schaltung wie folgt zählt: Ein nichtinvertierender Ausgang ist mit einem Vorwärts-Zähleingang des Konfidenzzählers 59 verbunden, der bei einem positiven Signal an diesem Eingang um eine vorgegebene Anzahl k von Zäh 1-schritten vorwärts zählt. Ein invertierender Ausgang der Exklusiv-ODER-Schaltung 58 ist mit einem Rückwärts-Zähleingang des Konfidenzzählers 59 verbunden, der bei einem positiven Signal an diesem Eingang um einen Zählschritt rückwärts zählt.
Im Falle einer Nichtübereinstimmung, d. h. bei einer Coderegelverletzung, erhöht sich also der Zählerstand des Konfidenzzählers um die feste Zahl k, wogegen er sich im Falle einer übereinstimmun um 1 erniedriqt.
Wenn der Konfidenzzähler seine obere Zählqrenze erreicht, liefert er ein Ausqanssiqnal, das anzeiqt, dan das Zahlenverhältnis von Codereqelverletzunqen zu Code- regelübereinstimmunqen über einem "normalen" Wert liegt.
Die Anzahl k von Vorwärtszählschritten, die obere Zählqrenze des Konfidenzzählers und sein Anfanqszustand sind dabei unter Berücksichtigung der Bitfehlereienschaften des vorstehend beschriebenen Leitungscodes so gewählt, daß im synchronen Betrieb die obere Zählgrenze nicht erreicht wird. Somit ist der Konfidenzzähler in der Lage, den Zustand einer falschen Synchronisation aufgrund der Häufigkeit der Coderegelverletzungen von dem Zustand zu unterscheiden, bei dem die Synchronisation richtig ist und die Codeverletzunqen durch übertragunsfehler hervorgerufen sind.
Die Synchronisierung aufgrund des Ergebnisses des Konfidenzzählers 59 erfolqt nun in zwei Schritten: Zu Beginn eines Synchronisationsvorgangs, beispielsweise nach vorübergehendem Ausfall der Empfangseinrichtung, ist der empfanqsseitigen Einrichtung weder die momentane akkumulierte Disparität des von der Übertragunqsstrecke empfangenen Datenstroms noch dessen Rahmenstruktur bekannt. Sicher ist jedoch, daß die akkumulierte Disparität nach jedem 5Bit-Block, dessen Bits Nr. 2 bis 5 eine Wortdisparität haben, die ungleich Null ist, betragsmäßig 5 ist. Eine dem Konfidenzzähler 59 nachgeschaltete Synchronisationslogikschaltung 60 veranlaßt daher zu Beginn eines Synchronisationsvorgangs den Akkumulator 51, seine akkumulierte Disparität auf den extremen Wert -5 zu setzen. Mit diesem Anfangswert prüft die Synchronisationsschaltunq wie vorstehend beschrieben anhand jedes empfanqenen SBit-Blocks die Coderesel nach. Wenn der Konfidenzzähler dabei überläuft, so zeigt dies an, daß der Anfangswert der akkumulierten Disparität nicht richtiq war. Darauf wird die am Ende eines SBit-Blocks vorhandene akkumulierte Disparität r um Eins erhöht.
Im ungünstigsten Fall muß diese Prozedur neunmal wiederholt werden.
Wenn danach der Konfidenzzähler 59 immer noch überläuft, gibt die Synchronisations-Logikschaltung 60 ein Steuersiqnal zum Serien-Parallel-Wandler 40, das dessen Rahmenposition um ein Bit verschiebt. Bei dieser Rahmenposition beginnt erneut die vorstehend beschriebene Prozedur, nämlich das Setzen der nach einem 5Bit-Block vorhandenen akkumulierten Disparität auf den Extremwert -5 und das schrittweise Erhöhen um Eins bei jedem ueberlauf des Konfidenzzählers. Wenn bei irgendeiner Rahmenposition und bei irgendeinem von der Synchronisation-Logikschaltung 60 eingestellten Wert der akkumulierten Disparität der Konfidenzzähler seine untere Zähigrenze erreicht hat, so gibt er ein Steuersignal an die Synchronisations-Logikschaltunq 60, das bedeutet, daß der Synchronismus hergestellt ist, und das den Synchronisationsvorqan beendet. Der Anfangszustand des Konfidenzzählers liegt in der Mitte zwischen seiner oberen und unteren Zählrenze.
Aus dem Loqikschaltbild nach Fig. 1 bleibt noch die Funktion des Codierers 35 und des zugehörigen Decodierers 55 zu erläutern. Wie bereits erwähnt, kann zusammen mit jedem 4Bit-Einanswort mit einer Wortdisparität Null ein binärer Abtastwert einer Zusatzinformation als weiteres Bit übertragen werden. Diese Zusatzinformation muß daher eine im Verhältnis zur Wortfolgefrequenz der Eingangswörter sehr niedrige Bitfolgefreauenz haben, damit sie häufig qenug abgetastet wird.
Wegen der niedriqen Bitfolqefreouenz kann es nun vorkommen, daß mehrmals hintereinander derselbe Binärzustand jeweils zusammen mit einem 48it-Wort der Wortdisparität Null übertragen wird und dadurch sich die auf der übertragungsstrecke ergebende akkumulierte Disparität in der einen oder anderen Richtung verschiebt.
Der Codierer 35 hat daher die Aufqabe, dafür zu sorgen, daß die Binärwerte der zusammen mit 4Bit-Wörtern der Wortdisparität Null übertragenen weiteren Bits häufig genug wechseln. Im Falle, daß diese weiteren Bits nicht zur Übertragung einer Zusatzinformation verwendet werden sollen sondern als Füllbits hat der Codierer dieselbe Aufgabe, nämlich dafür zu sorgen, daß die nacheinander übertragenen Füllbits in ihrem Binärzustand häufig genug abwechseln. In diesem letzteren Falle lieqt am Eingang des Codierers 35 ein konstanter binärer Pegel.
Jedes Mal wenn der Codierer 35 aktiviert wird, d. h. bei jedem 4Bit-Eingangswort, dessen Wortdisparität gleich Null ist, erfaßt er den binären Zustand seines Eingangssiqnals als einen Abtastwert Aj. Wenn die Wortdisparität dj-1 des vorausqegangenen Eingangsworts von Null verschieden war, wird dieser Abtastwert A. unverändert als weiteres Bit den aktuellen 4Bit-Eingangswort hinzugefügt, also in der eingangs eingeführten Bezeichnungsweise C 5j-4 Den Wert der vorausgeqanqenen Einans-Wortdisparitat dj-1 erhält der Codierer vom Ausgang eines Verzöqerungsgliedes (D-Flip-Flop) 36, dessen Verzögerunqszeit gleich einer Worttaktperiode ist und das der Decodierschaltunq 34 nachqeschaltet ist.
Im anderen Falle, wenn die Wortdisparität dj-1 des vorausgegangenen Eingangswortes gleich Null war, qab es auch einen dazugehörigen Abtastwert Aj-1. Der aktuelle Abtastwert A. wird nun unverändert übertragen, wenn dieser vorausgeqangene Abtastwert Aj1 invertiert übertragen worden ist, und er wird invertiert übertragen, wenn der vorausgegangene Abtastwert A 1 unverändert übertragen worden ist. Das Bit zur übertragung des vorausgegangenen Abtastwertes Aj -1 war in der eingangs eingeführten Bezeichnung das Bit C5j 9. Die für diesen Fall erläuterte Codiervorschrift läßt sich daher in mathematischer Form angeben als c5j-4 = -aj-1 c5j-9 wobei a. und c. die den Binärwerten Null und Eins 1 1 von Ai und C. zugeordneten Zahlen -1 und +1 sind.
Die zur Codierunq von A. notwendiqen Binärwerte Aj-1 und C 5j 9 speichert der Codierer 35. Diese Codiervorschrift sorgt dafür, daß die akkumulierte Disparität beschränkt bleibt, wenn für eine längere Zeit aufeinanderfolgende Eingangswörter mit der Wortdisparitä.
gleich Null auftreten. Wenn keine Zusatzinformation übertragen wird, hat A. einen festen Binärwert, beispielsweise den Binärwert 1.
Der Decodierer in Fig. Ib entspricht in seiner Logik dem Codierer 35 und bedarf daher keiner eigenen Erläuterung.
Im folgenden wird noch eine bevorzugte Anwendung der vorstehend beschriebenen Schaltunqen nach Fiq. 1a und Fig. 1b erläutert.
Während beim eingangs angegebenen Stand der Technik den Eingängen des nB/(n+1)B-Codewandlers die in parallele Form umgesetzten aufeinanderfolgenden Bits eines seriellen Datenstroms zugeführt werden, sind die Schaltunqen nach Fig. la und Fig. Ib auch dazu vorgesehen, n(z. B. 4) parallele, untereinander synchrone Datenströme aus verschiedenen Quellen zu verarbeiten. Dies bedeutet, daß der dem sendeseitigen Codewandler nachgeschaltete Parallel-Serien-Wandler 20 die Funktion des Multiplexers für diese parallelen Datenströme ausübt und kein eigener Multiplexer wie beim Stand der Technik notwendiq ist.
Entsprechend bedeutet dies empfangsseitig, daß der dem Codewandler vorausgehende Serien-Parallel-Wandler 40 die Funktion des Demultiplexers ausübt und durch die die Coderegel nachprüfende Synchronisierschaltung synchronisiert wird. Eine zu Zwecken der Demultiplexersynchronisierung üblicherweise übertragende Synchronisierinformation ist beim erfindungsgemäßen System nicht notwendig, da diese Information im Leitungscode ohne besonderen Aufwand enthalten ist. Eine Verwürfelung der Einqanqssignale vor der Umsetzunq in den Leitunscode ist beim erfindungsgemäßen System nicht notwendiq.
Da das erfindunqsgemäße System mit höchst einfachen loqischen Schaltungen zur Codewandlunq auskommt, kann es sehr hohe Bitfolgefrequenzen verarbeiten, beispielsweise können binäre Digitalsignale aus vier Kanälen mit jeweils einer Bitfolgefreguenz der vierten Stufe der PCM-Hierarchie von 139,624 Mbit/s übertragen werden.
Anhand von Fig. 2 wird ein System erläutert, das zur übertragu.ng von Daten aus zweimal n Datenströmen mit dieser Bitfolgefreauenz geeignet ist. Bei diesem System, das für den Fall n=4 dargestellt ist, werden jeweils vier Datenströme und eventuell eine Zusatzinformation mit sehr niedriger Bitfolgefreauenz einer Einrichtung M1 bzw. M2 zugeführt, die eine 4B/5B-Codewandlung und anschließende Multiplexbildun durchführt.
Diese Einrichtungen M1 und M2 sind Jeweils gleich der in Fig. la gezeigten Einrichtunq, die dort gestrichelt umrahmt ist. Ein Multiplexer M3 vereinigt die beiden von M1 und M2 gebildeten Zeitmultiplex-Datenströme mit jeweils 696,32 Mbit/s zu einem Zeitmultiplex-Datenstrom mit der doppelten Bitfolqefreauenz von 1392,64 Mbit/s, indem er abwechslunqsweise ein Bit von dem einen und ein Bit von dem anderen Einqanqs-Datenstrom zu seinem Ausgan durchschaltet. Dieses Zeitmultiplexsinal wird mittels eines elektrisch-optischen Wandlers 70 über eine Lichtwellenleiter-Übertragungsstrecke zur empfangsseitigen Einrichtung übertragen, dort in einem optisch-elektrischen Wandler 71 in ein elektrisches Siqnal umqewandelt und einem dem Multiplexer M3 entsprechenden Demultiplexer M4 zugeführt.
Der Demultiplexer M4 trennt den Datenstrom in zwei Datenströme der halben Bitfolqefreauenz (696,32 Mbit/s) auf, indem er die empfangenen Bits abwechselnd auf einen ersten und auf einen zweiten Ausqanq schaltet. Von dort gelangt der eine Datenstrom über einen Schalter S1 auf eine Einrichtunq D1 und der andere Datenstrom über einen Schalter S2 auf eine Einrichtung D2, wenn diese Schalter die in der Zeichnung gezeigten Stellungen haben. Die Einrichtungen D1 und D2 sind jeweils gleich der in Fig.
ib im oberen Teil gezeigten und gestrichelt umrahmten Einrichtunq.
Wie die Fig. 2 zeigt, ist für beide Einrichtungen D1 und D2 eine einziqe Synchronisationsschaltunq vorhanden, die gleich der in Fig. ib gezeigten Synchronisationsschaltung ("Sync") ist. Dieses Synchronisationsschaltung verschiebt auch die Rahmenposition des Serien-Parallel-Wandlers der Einrichtung D1, wenn sie aufgrund der oben erläuterten Kriterien die Rahmenpositio des D2 enthaltenen Serien-Parallel-Wandlers verschiebt. Da die Eingangs-Datenströme beider Einrichtungen D1 und D2 denselben Rahmen haben, ist, wenn D2 synchronisiert ist, automatisch auch D1 synchronisiert.
Wenn allerdings bei der Synchronisation von D2 nach fünf Verschiebunqen der Rahmenposition noch kein Synchronismus qefunden ist, so erzeugt die Synchronisierschaltung ein weiteres Steuersignal, das die Schalter S1 und S2 parallel in ihren anderen Schaltzustand umschaltet und dadurch die Eingangsdatenströme der beiden Einrichtungen D1 und D2 miteinander vertauscht. Dies ist zusatzlich zu den beiden oben erläuterten Stufen des Synchronisationsvorgangs die 3. Stufe. An den Ausgänqen der D1 bis D8 erscheinen die 8 im Zeitmultiplex übertragenen Digitalsignale jeweils mit ihrer Bitfolgefreguenz von 139,264 Mbit/s. In der gezeigten Konfiquration eignet sich sowohl der sendeseitige Teil M1, M2 als der empfangsseitige Teil Dl, D2 und Sync zur Integration id jeweils einen einziqen Halbleiterbaustein (Chip).

Claims

PatentansPrüche Öl) Digitales Nachrichtenübertragunqssystem, das einen Leitunqscode mit beschränkter akkumulierter Disnarität verwendet, mit einer Sendeeinrichtunq, die einen den Leitunqscode erzeuqenden nB/(n+l)B-Codewandler hat und mit einer Empfanqseinrichtunq, die einen Serien-Parallel-Wandler und einen nachgeschalteten Leitungscode-Decodierer hat, d a d u r c h q e k e n n z e i c h n e t, daß der nB/(n+l)B-Codewandler jedes n-Bit-Eingangswort derart in ein (n+l)-Bit-Ausqanqswort umwandelt, daß dieses besteht aus: a) dem invertierten n-Bit-Einqanqswort und einem weiteren Bit, das zur Kennzeichnung der Invertierunq den einen Binärwert hat oder b) dem unveränderten n-Bit-Einqanqswort und einem weiteren Bit, das zur Kennzeichnung der Nichtinvertiefung den anderen Binärwert hat, oder c) dem unveränderten n-Bit-Eingangswort und einem weiteren Bit, das als Füllbit oder für eine zusätzliche Informationsübertragung verwendet ist wobei der Codewandler - für a) entscheidet, wenn das n-B;t-E;ngangswort eine Wortdisparität unqleich Null hat und die Entscheidung zu einer kleineren akkumulierten Disparität führt als eine Entscheidung für b), - für b) entscheidet, wenn das n-Bit-Einqangswort eine Wortdisparität ungleich Null hat und die Entscheidung zu einer kleineren oder zu der qleichen akkumulierten Disparität führt als wie die Entscheidunq für a), - für c) entscheidet, wenn das n-Bit-Einganswort die Wortdisparität Null hat, und daß der empfangsseitige Decodierer, - falls der aus dem sendeseitigen n-Bit-Eingangswort entstandenen Teil seines (n+1)-Bit-Einganqsworts die Wortdisparitat Null hat, diesen Teil unverändert läßt und das weitere Bit im Falle einer zusätzlichen Informationsübertragung einer separaten Empfangseinrichtung zuführt.

- ansonsten abhänqiq von dem weiteren Bit des (n+l)-Bit-Einqanqswortes dessen übriqe Bits invertiert oder unverändert läßt.
2. System nach Anspruch 1, dadurch gekennzeichnet, daß das (n+1)-Bit-Ausgangswort des nB/(n+l)B-Codewandlers das weitere Bit an der ersten Stelle enthält.
3. System nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der nB/(n+1)B-Codewandler (Fig. la) eine erste Steuerschaltung (30, 31, 32) enthält, die ein binäres Steuersignal (M.) erzeugt, abhängig von dessen Zustand das n-Bit-Eingangswort invertiert oder nicht invertiert wird und daß er eine zweite Steuerschaltung (33, 34, 35) enthält, die bei einem n-Bit-Einqangswort mit der Wortdisparität Null diesem Einbit einer Zusatzinformation oder ein Füllbit und ansonsten das binäre Steuersignal (M.) als weiteres Bit hinzufügt.
4. System nach Anspruch 3, dadurch gekennzeichnet, daß die erste Steuerschaltunq (30, 31, 32) besteht aus - einem Wortdisparitätszähler (30), der die Wortdisparität (dj) jedes n-Bit-Einqangsworts ermittelt, - einem Akkumulator (31), der die Wortdisparitäten der aufeinanderfolgenden (n+1)-Bit-Ausganqswort ermittelt und durch fortlaufende Addition die akkumulierte Disparität des Ausqanqs-Datenstroms berechnet und aus - einer logischen Schaltung (32), die für jedes kleine n-Bit-Eingangswort aufgrund von dessen Wortdisparität (dj) und aufgrund von der bis einschließlich zum vorausqeqanqenen Ausqangswort berechneten akkumulierten Disparität (r55) das binäre Steuersignal (Mj) erzeugt, mit dem die Invertierung des n-Bit-Eingangswort veranlassenden Binärwert 0, wenn |r5j-5 - dj -1| kleiner als |r5j-5+ dj +1| ist und mit dem anderen Binärwert wenn der erste Betrag großer als der zweite oder gleich diesem ist, wobei r die bis einschließlich zum vorausgegangenen Ausqanqswort des Ausgangs-Datenstroms berechnete akkumulierte Disparität und d. die Wortdisparität des aktuellen n-Bit-Eingangswort ist.
5. System nach Anspruch 3 oder 4, dadurch gekennzeichnet, dan die zweite Steuerschaltung (33, 34, 35) einen Codierer (35) enthält, der bei einem n-Bit-Einqanqswort der Wortdisparität Null das diesem als weiteres Bit hinzuzufüqende Bit durch Invertierung vom Binärzustand der Zustandsinformation oder bei Verwendung als Füllbit vom Binärzustand eines konstanten logischen Peqels ableitet, wenn das vorhergehende n-Bit-Eingangswort ebenfalls die Wortdisparität Null hatte und das diesem hinzugefügte weitere Bit ohne Invertierung vom Binärzustand der Zusatzinformation oder des konstanten logischen Pegels abgeleitet worden ist und daß der empfangsseitige (n+1)B/nB-Codewandler (Fiq. 1b) einen Decodierer (55) hat, der in entsprechender Weise im Falle einer Zusatzinformationsübertragunq die Invertierung wieder umkehrt.
6. System nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der empfanqsseitige (n+1)B/nB-Codewandler (Fiq. 1b) eine Steuerschaltung (50, 54, 56) enthält, die dann und nur dann eine Bitinvertierung des aus dem sendeseitigen n-Bit-Eingangswort entstandenen Teils seines (n+l)-Bit-Eingansworts veranlaßt, wenn dieser Teile eine Wortdisparität ungleich Null hat und das weitere Bit des (n+1)-Bit-Eingangsworts eine Invertierung kennzeichnet.
7. System nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der empfangsseitiqe (n+1)B/nB-Codewandler (Fiq. 1b) eine Synchronisationsschaltung enthält, die durch überprüfen der Codereqel an (n+1)-Bit-Einqangswörtern mit einer von Null verschiedenen Wortdisparität des aus dem sendeseitigen n-Bit-Eingangswort entstandenen Teils Synchronisationssteuersignale erzeugt derart, daß bei jeder Rahmenposition des dem Codewandler vorqeschalteten Serien-Parallel-Wandlers (40) zunächst die akkumulierte Disparität verschoben und dann zur Rahmensynchronisierun die Rahmenposition verschoben wird.
8. System nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der nB/(n+1)B-Codewandler zusammen mit dem nachqeschalteten Parallel-Serien-Wandler (20) zur Leitungscodierung und Zeitmultiplexbildung von n parallelen zueinander taktsynchronen, diqitalen Einganqssiqnalen aus verschiedenen Signalauellen und der empfanqsseitiqe Serien-Parallel-Wandler (40) zusammen mit dem nachqeschalteten (n+1)B/nB-Codewandler zur Multi- plexauflösunq und Leitungscode-Decodierung verwendet ist.
9. System nach Anspruch 8, dadurch gekennzeichnet, daß zur Zeitmultiplex-Ubertragung mit Leitunqscodierung von zweimal n parallelen, zueinander taktsynchronen, digitalen Eingangssignalen aus verschiedenen Signalauellen eine erste Zeitmultiplex-Stufe vorhanden ist, die aus zwei identischen Codewandler-Multiplexer-Einrichtungen (M1, M2) vorstehend bezeichneter Art besteht, die je- weils ein Zeitmultiplexsiqnal (696,32 Mbit/s) aus n Eingangssignalen bilden, und eine zweite Zeitmultiplex-Stufe (M3), die durch bitweises Multiplexen der beiden Zeitmultiplexsiqnale das zu übertragende Zeitmultiplexsignal (1392,64 Mbit/s) bildet und daß empfangsseitig entsprechende Stufen (M4, D1, D2) zur Zeitmultiplexauflösung und Leitungscode-Decodierer vorhanden sind, wobei nur eine von beiden empfangsseitigen Demultiplexer-Codewandler-Einrichtunen (D1, D2) vorstehend bezeichneter Art die SynchronisationsschaItun (S) aufweist und die andere durch dasselbe Synchronisationssteuersiqnal rahmensynchronisiert wird und wobei, falls die Rahmensynchronisation nicht gelingt, die den beiden Demultiplexer-Codewandler-Einrichtunqen zugeführten Zeitmultiplexsinale vertauscht werden, (S1, S2, Fig. 2).