KR840008215A - 다수준 금속화 구조물을 지닌 반도체 디반이스 및 이의 제조방법 - Google Patents

다수준 금속화 구조물을 지닌 반도체 디반이스 및 이의 제조방법 Download PDF

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KR840008215A
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Abstract

내용 없음.

Description

다수준 금속화 구조물을 지닌 반도체 디반이스 및 이의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 반영시킨 반도체의 횡단면도.
제2∼3도는 제1도의 반도체 디바이스를 제조하기 위한 본발명의 방법의 여러 단계를 표시한 횡단면도.

Claims (7)

  1. 주표면(14)상에 배치된 절연재의 제1절연층(20)을 지닌 반도체재료의 기판(12), 제1절 연층(20)상에 배치된 제1전도층(26), 제1전도층(26)상에 배치되고 또 그곳에로 관통하는 구멍(30)을 지닌 제2절연층(28), 그리고 제2절연층(28)상에 배치되고 상기 구멍(30)을 관통하여 제1전도층(26)과 접촉하는 제2전도층(34)으로 구성된 반도체 디바이스(10)에 있어, 상기 제1전도층(26)이 알루미늄 함유 실리콘이고, 상기 제2전도층(34)이 알루미늄이거나 제1전도층(26)에 함유된 것 보다 더 작은 양의 실리콘을 함유한 알루미늄인 특징을 지닌 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1전도층(26)이 3퍼센트 까지의 실리콘을 함유하고, 제2전도층(34)이 제1전도층(26)과의 공유영역에 접한 영역(34a)에서 제2전도층(34)의 잔존 부분에 함유된 것보다 더 많은 양의 실리콘을 함유한 특징을 지닌 반도체 디바이스.
  3. 제2항에 있어서, 제1전도층(26) 및 제2전도층(34)은 그들의 공유영역에서 함께 소결된 특징을 지닌 반도체.
  4. 기판(12)의 주표면(14)위에 제1금속층(26)을 형성하고, 상기 제1금속층(26)위에 절연층(28)을 형성하며, 상기 제1금속층(26)에 까지 절연층(28)을 통해 구멍(30)을 형성하며, 그리고, 상기 금속층(26)과 접촉하도록 절연층(28)위에 그리고 구멍(30)에 제2금속층(34)을 형성하는 단계로 구성되는 기판(12)위에다 다수준의 금속화 구조물을 형성하는 방법으로, 상기 제1금속층(26)이 알루미늄 함유 실리콘이고, 상기 제2금속층(34)이 알루미늄이거나 또는 제금속층(26)에 함유된 것보다 더 작은 양의 실리콘을 함유한 알루미늄이며, 그리고 금속층(26,34)이 절연층(28)의 구멍(30)내의 그들의 접합점에서 함께 소결되고 얼마간의 실리콘이 제1금속층(26)으로부터 제2금속층(34)에로 확산되게 가열되는 특징을 지닌 다수준 금속화 구조물을 지닌 반도체 제조방법.
  5. 제4항에 있어서, 제2금속층(34)을 형성하기 전에, 절연층(28)의 구멍(30)내의 제1금속층(26)의 표면이 얼마간의 알루미늄이 제거되어 그 표면에서 얼마간의 실리콘 입자들을 노출 시키게 처리되는 특징을 지닌 다수준 금속화 구조물을 지닌 반도체 제조방법.
  6. 제1항에 있어서, 제1금속층(26)은 알루미늄을 제거시키지만 실리콘을 제거시키지 않은 에칭제에 의해 처리되는 특징을 지닌 다수준 금속화 구조물을 지닌 반도체 제조방법.
  7. 제4항에 있어서, 제1금속층(26)은 3퍼센트 까지의 실리콘을 함유한 특징을 기진 반도체 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840000622A 1983-02-10 1984-02-10 다수준 금속화 구조물을 지닌 반도체 디바이스 및 이의 제조방법 KR910008104B1 (ko)

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KR910008104B1 KR910008104B1 (ko) 1991-10-07

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