KR910019176A - 감소된 부식 가능성을 갖는 금속화 시스템 및 이에 의한 반도체 집적회로의 제조방법 - Google Patents

감소된 부식 가능성을 갖는 금속화 시스템 및 이에 의한 반도체 집적회로의 제조방법 Download PDF

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KR910019176A
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더블류.맥퍼슨 죠
디. 로우렌스 존
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엔.라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용 없음

Description

감소된 부식 가능성을 갖는 금속화 시스템 및 이에 의한 반도체 집적 회로의 제조방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 4 도는 본 발명의 제 1 양호한 실시예에 따른 시스템에서의 시간에 따라 관측된 저항을 도시한 그래프, 제 5 도및 제 6 도는 제 3 도 및 제 4 도 각각의 그래프화된 데이타로부터 개별적인 검사 유니트들에 대해 시간에 따라 관측된 저항을 도시한 그래프, 제 7 도는 집적 회로에 사용될 때의 본 발명의 제 2 실시예의 금속화 시스템을 도시한 단면도.

Claims (20)

  1. 반도체 직접 회로내의 상호 접속부용으로 사용되는 금속화 시스템에 있어서, 장벽 금속을 포함하는 제 1 층 및 알루미늄, 구리, 및 실리콘의 합금을 포함하는 상기 제 1 층 위에 놓인 제 2 층을 포함하는 것을 특징으로 하는 금속화 시스템.
  2. 제 1 항에 있어서, 상기 합금내의 실리콘 농도가 0.1중량%내지 3.0중량%의 범위인 것을 특징으로 하는 금속화 시스템.
  3. 제 2 항에 있어서, 상기 합금내의 구리 농도가 0.5중량%내지 6.0중량%의 범위인 것을 특징으로 하는 금속화 시스템.
  4. 제 3 항에 있어서, 상기 합금내의 구리 농도가 0.2중량%인 것을 특징으로 하는 금속화 시스템.
  5. 제 3 항에 있어서, 상기 합금내의 실리콘 농도가 1.0중량%인 것을 특징으로 하는 금속화 시스템.
  6. 제 1 항에 있어서, 상기 합금내의 구리 농도가 0.5중량%내지 6.0중량%의 범위인 것을 특징으로 하는 금속화 시스템.
  7. 반도체 본체의 표면에 형성된 직접회로에 있어서, 상기 표면 부근에 형성된 다수의 도전성 영역 알루미늄, 구리 및 실리콘의 합금을 포함하고, 상기 다수의 도전성 영역을 상호 접속하기 위한 금속화막, 및 상기 금속화막과 상기 도전성 영역중 한 영역 사이에 배치된 장벽층을 포함하는 것을 특징으로 하는 직접회로.
  8. 제 7 항에 있어서, 상기 본체의 상기 반도체 표면과 접촉하는 하부 금속 층을 포함하고, 상기 금속화 막이 상기 하부 금속 층과 접촉하는 것을 특징으로 하는 직접회로.
  9. 제 7 항에 있어서, 상기 금속화 막 내의 구리 농도가 0.5중량% 내지 6.0중량%의 범위인 것을 특징으로 하는 직접 회로.
  10. 제 9 항에 있어서, 상기 금속화 막 내의 실리콘 농도가 0.1중량%내지 3.0중량%의 범위인 것을 특징으로하는 직접 회로.
  11. 제 10항에 있어서, 상기 금속화 막 내의 구리 농도가 2.0중량%인 것을 특징으로 하는 직접 회로.
  12. 제 9항에 있어서, 상기 금속화 막 내의 실리콘 농도가 1.0중량%인 것을 특징으로 하는 직접 회로.
  13. 제 7 항에 있어서, 상기 금속화 막 내의 실리콘 농도가 0.1중량%내지 3.0중량%의 범위인 것을 특징으로하는 직접 회로.
  14. 반도체 본체의 표면에 직접 회로를 제조하기 위한 방법에 있어서, 상기 본체의 표면 부근에 도전성 영역을 형성하는 단계, 상기 도전성 영역 위에 절연 층을 형성하는 단계, 전기 접촉이 필요한 상기 도전성 영역 부분을 노출시키기 위해 상기 절연 층의 선택된 부분을 제거하는 단계, 상기 도전성 영역의 상기 노출된 부분과 접촉하여 상기 절연 막위에 장벽 층을 증착하는 단계 및 전기 접촉부가 상기 장벽 층을 통해 상기 도전성 영역의 상기 노출된 부분에 상기 금속화 층에 의해 제조되도록 상기 절연층 위에 알루미늄, 구리 및 실리콘의 합금을 포함하는 금속화 층을 증착하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  15. 제 14항에 있어서, 상기 금속화 층을 증착하는 상기 단계가 알루미늄, 구리 및 실리콘의 합금을 포함하는 타켓으로부터의 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 제조방법.
  16. 제 15항에 있어서, 상기 타겟내의 실리콘 농도가 0.1중량%내지 3.0중량%의 범위인 것을 특징으로하는 제조방법.
  17. 제 15항에 있어서, 상기 타겟내의 구리 농도가 0.5중량%내지 6.0중량%의 범위인 것을 특징으로하는 제조방법.
  18. 제 17항에 있어서, 상기 타겟내의 구리 농도가 2.0중량%인 것을 특징으로 하는 제조방법.
  19. 제 18항에 있어서, 상기 타겟내의 실리콘 농도가 약 1.0중량%인 것을 특징으로 하는 제조방법.
  20. 제 14항에 있어서, 상기 하부 금속 층이 상기 도전성 영역과 전기적 접촉을 형성하도록 상기 절연 층 위에 놓인 하부 금속 층을 형성하는 단계, 상기 하부 금속 층 위에 제 2 절연 층을 형성하는 단계, 및 전기 접촉이 상기 하부 금속 층으로 이루어지는 위치에 상기 제 2 절연층의 선택된 부분을 제거하는 단계를 포함하고, 상기 장벽층이 상기 하부 금속 층에 의해 상기 도전성 영역과 접촉하는 것을 특징으로 하는 제조방법.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
KR1019910005664A 1990-04-10 1991-04-09 감소된 부식 가능성을 갖는 금속화 시스템 및 이에 의한 반도체 집적회로의 제조방법 KR910019176A (ko)

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