JPH0750297A - 腐食磁化率減少用改金属化システム - Google Patents

腐食磁化率減少用改金属化システム

Info

Publication number
JPH0750297A
JPH0750297A JP3077591A JP7759191A JPH0750297A JP H0750297 A JPH0750297 A JP H0750297A JP 3077591 A JP3077591 A JP 3077591A JP 7759191 A JP7759191 A JP 7759191A JP H0750297 A JPH0750297 A JP H0750297A
Authority
JP
Japan
Prior art keywords
layer
metallization
copper
silicon
aluminum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3077591A
Other languages
English (en)
Inventor
Joe W Mcpherson
ダブリュ.マックファーソン ジョー
John D Lawrence
ディー.ローレンス ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH0750297A publication Critical patent/JPH0750297A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53219Aluminium alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 集積回路用金属化システムが開示されている。この金属
化は、相互接続を提供するために、その中の活性半導体
素子を有するウェーハの表面にスパッタされるアルミニ
ウム、銅およびシリコンの合金の膜(16)を含む。下
にあるシリコンにアルミニウムのような金属原子の拡散
を防止するように、障壁層(14)は、アルミニウム合
金膜(16)の下に提供される。アルミニウム金属化に
銅を供給することは認められてきたが、電気移動故障率
の減少は、腐食に対するアルミニウム膜の磁化率を増加
させる。銅に加えて、アルミニウムのシリコン・ドーピ
ングは、アルミニウム合金膜の腐食磁化率を減少させる
ことが認められてきた。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は集積回路の分野であり、
特に半導体集積回路用金属化相互接続システムに関す
る。
【0002】
【従来の技術】造作サイズの減少化および厳格な信頼性
目標の両方により、現在の集積回路における金属化シス
テムによって満たされるべき要求は、十分意味がある。
アルミニウム金属化システムにおいて先ず述べられる問
題は、一般には結合「スパイキング(spikin
g)」と呼ばれており、それは接触位置におけるシリコ
ンの部分分解が、アルミニウム原子を接触が望まれるド
ープ処理領域の内部をさらに通り抜けて拡散することが
できる。この問題は、例えば0.2μmの程度の結合深
さ(超小型回路で測定された場合)が極めて浅い現在の
集積回路に誇張されている。この浅い結合深さは、拡散
領域に接続されるどのような金属化システムが、結合区
域内にアルミニウムのような金属原子の拡散でも最小化
させなければならないことを要求する。
【0003】第2に、金属化自体の造作サイズが小さく
なるにつれて(例えば、ライン幅を2μm程度に設定す
る)、金属ラインの断面積が減少するにつれて金属化シ
ステムの直列抵抗が増加するだけでなく、狭い金属ライ
ンを通過する電流密度もそれに対応して増加する。周知
の技術の通り、金属ラインの電気移動故障率は、金属ラ
インによって運ばれた電流密度の約2乗とともに変化を
する。したがって、現在の集積回路に要求される狭い金
属ライン幅は、電気移動故障率に関して追加の関心を起
こさせる。
【0004】第3に、集積回路に対する金属化システム
の腐食磁化率は、集積回路産業界にとって大きな関心事
となっている。集積回路金属化は、腐食環境に露出され
ることがある。塩素を含む残留物が残るので、そのよう
な環境の例は、HCI処理後ウェーハが十分に洗い落と
されない場合に起こる。それから、金属化が湿気にさら
されるならば、例えばチップがプラスチック容器内のカ
プセルに入れられるならば、特に電気バイアスのもとで
は、この湿気は塩素を活性化し、かつ金属化の電気的腐
食が生じることがある。チップ・サイズ(容器サイズに
関して)が、ダイナミック・ランダム・アクセス・メモ
リ(dRAM)のような現在の高密度回路に対して増大
するにつれて、湿気がプラスチックカプセル入りのチッ
プに到達するまで移動しなければならない距離は縮ま
る。したがって腐食磁化率は、高密度のVISI回路に
対する関心を増している。
【0005】従来の集積回路で使用される1次金属化材
料はアルミニウムである。結合スパイキングの問題に関
して、結合スパイキングの問題に対する1つの方法は、
金属化用に使用されるアルミニウムをシリコンでドープ
処理することであり、例えば、スパッタあるいは蒸発さ
れた金属材料として1%のシリコン・ドープ処理アルミ
ニウムを使用することである。アルミニウム層のそのよ
うなドーピングによって、スパイキング結合の問題は有
意義に減少すべきことが認められている。しかし、注目
すべきことは、金属層へのシリコン・ドープ剤の追加
は、金属化システムの直列抵抗を大きくすることであ
る。結合スパイキングの問題に対する第2の方法は、例
をあげるとチタン・タングステンのような耐火合金層、
チタン・タングステンのような疑似合金層、金属ケイ化
物、またはチタン窒化物のような他の化合物を含む障壁
金属層を使用することである。そのような障壁層は、結
合区域内への金属原子の拡散を防止する一方依然とし
て、金属化層と拡散された区域との間では良好なオーム
接触が可能になっている。
【0006】電気移動の問題は、銅ドープ処理アルミニ
ウムの使用によって述べられてきた。0.5%から2.
0%のようなアルミニウム金属化システム内のドープ剤
のレベルで、減少された全境界拡散率によって、銅は電
気移動故障率を減少することが認められてきた。加えて
銅のドーピングは、アルミニウム膜を固くし、ワイヤ・
ボンディングおよび他の接続技法を容易にするようにそ
れをより強固にさせることが認められてきた。
【0007】したがって、従来の金属化システムは、チ
タン・タングステンのような障壁金属層の上にある銅ド
ープ処理アルミニウム(0.5%から2.0%の範囲の
ドープ剤のレベルで処理された)から成る。そのような
システムは、電気移動(銅ドーピングを介して)および
結合スパイキング(障壁金属を介して)の両問題を述べ
る。しかし、アルミニウム膜内の銅の存在は、ガルバニ
ック効果による金属化の腐食磁化率を増加することが認
められてきた。図1から、相対腐食磁化率に関するグラ
フが示され、金属化層内の銅の増加するドーピング・レ
ベルが、特に1%を越えると、腐食速度の増加に対応す
ることを示している。この特性は、腐食磁化率(銅の比
率を持続させることによる)と電気移動(銅の比率を減
少させることによる)との間の望まれない兼ね合いを作
られることが集積回路産業界に残している。
【0008】1988年の国際信頼性物理学シンポジウ
ムの第26番目の年報議事録(IEEE)の、参考文に
ついてこの中に含まれているエス・ケー・ファン(S.
K.Fan)およびジェイ・ダブリュー・マッファーソ
ン(J.W.Mcpherson)による「多重レベル
金属化用ウェーハ・レベル腐食磁化率試験」の中で、銅
ドープ処理アルミニウムの上にあるチタン・タングステ
ン障壁層の高められた腐食が認められている。図15に
関する56頁の、この報告書は、チタン・タングステン
合金または1%シリコン・ドープ処理アルミニウムのい
ずれかのキャッピング層は、2%銅ドープ処理アルミニ
ウムの腐食活性化を減少させる結果となることを示す。
しかし、そのような追加のスパッタまたは蒸発、あるい
は二重ターゲット・スパッタ装置のいずれかが要求され
るように、追加されたキャッピング層はより複雑な工程
を要求する。加えて、キャッピング層は金属化腐食の前
に適用されるので、金属層の側部はキャップされないま
まである。
【0009】
【発明が解決しようとする課題】したがって本発明の目
的は、改良された電気移動実行かつ減少された腐食磁化
率の両方を伴う金属化システムを提供することである。
【0010】さらに本発明の目的は、結合スパイキング
を事実上不可能にする金属化システムを提供することで
ある。
【0011】さらに本発明の目的は、アルミニウムを基
礎とした構成において、単一段階における単一ターゲッ
トからスパッタすることができる金属化システムを提供
することである。
【0012】本発明のその他の目的および利点は、図面
に伴う以下の明細書に関して当業者にとって明かである
と思う。
【0013】
【課題を解決するための手段】本発明は、シリコン・ド
ープ処理と銅ドープ処理の両方を有するアルミニウム膜
にある集積回路金属化システムに含まれる。結合スパイ
キングは、シリコン・ドープ処理および銅処理アルミニ
ウム層を下部に持つ、例えばチタン・タングステンのよ
うな耐火金属または合金の障壁金属層を供給することで
さらに減少される。金属化システムは単結晶シリコンま
たはポリ結晶性シリコンに接触することができ、あるい
は下にある金属がタングステンのような耐火金属である
多重レベル金属化システムの上にある金属水準として使
用される。
【0014】
【実施例】図2から、本発明の第1実施例がMOS形の
従来の集積回路構造に適用される通り図示されている。
金属化システム以外の構造物の部分を本明細書に説明す
るが、それらは本発明の金属化システムを使用すること
ができる本発明の状況を説明する目的で図示されている
ことに注目されたい。その他の導電形および実際の他の
材料も本発明の利点を利用することができる。
【0015】基板2は、集積回路を形成する表面を持つ
p形単結晶基板である。領域6は、例えばトランジスタ
のソース、ドレイン、コレクタ、ベースまたはエミッタ
のような拡散式相互接続領域、または活性領域として働
くことができる例えばn形のようなドープ処理領域であ
る。フィールド酸化物8は、基板2の表面の諸部分を分
離すると共に、シリコンの局部酸化(LOCOS)によ
って従来通り形成される。導電電極10は、フィールド
酸化物8の上にあり、かつ屈折金属(例えばタングステ
ン、モリブデンのような)ケイ化金属または他の金属で
形成されることがある。
【0016】誘電膜12は、フィールド酸化物8、ドー
プ処理領域6の上にあり、かつ電極10が誘電膜12に
ある。誘電膜12は中間レベル、または多重レベル、誘
電体あるいは酸化物と言われることがしばしばあり、従
来沈澱されたシリコン酸化物からなっている。いろいろ
な形の沈澱した酸化物は、ドープ処理(リン、ヒ素、ま
たはホウ素−リンドープ処理ガラスが好都合である)お
よび積み重ね膜を形成するように別個または組み合わせ
のいずれかの形をした未ドープ処理酸化物を含む誘電膜
12用に在来使用されている。さらに、誘電膜12を形
成するためにいろいろなスピン・オン(Spin−o
n)ガラスがしばしば使用されているが、この誘電膜1
2は一般に在来通り沈澱された二酸化シリコンの1層以
上と組み合わされている。そのようなスピン・ガラス
は、以後の金属化を形成すべき平表面を提供するのに有
用であり、それによって金属膜の段階カバレージに伴う
問題を減少させる。次に在来のホトリソグラフによって
接点が限定され、かつ電極12の部分および接触を作る
べきドープ処理領域6を露出するために誘電体膜12を
通して腐食される。
【0017】この実施例では、障壁金属または合金の層
14は誘電体膜12の上にまず付着され、そして接触腐
食後に露出される電極10およびドープ処理領域6の位
置と接触する。障壁層14の一例は、例えば10%チタ
ンに関する重量3%〜20%を有するチタン−タングス
テン合金である。障壁層14の他の例は、タングステン
またはモリブデンのような耐火金属、ケイ化チタンまた
はケイ化モリブデンのようなケイ化膜、または窒化チタ
ンのような他の導電金属化合物を含む。障壁層14の目
的は、技術的に周知の通り、結合スパイキングの可能性
を最小にすることである。これは、上にある金属化によ
る金属原子が例えばドープ処理領域6のような下にある
シリコンに拡散するが、ドープ処理領域6に接触するだ
けではなく、金属拡散がドープ処理領域6にわたり、ド
ープ処理領域6を基板2にオーム接続する場合に起こ
る。そのようなオーム接続は、集積回路を非機能的にさ
せると思われる。障壁層14の標準厚さは、例えばT
i:W合金で200nmから500nmまでの範囲で使用さ
れる。
【0018】図2の実施例の上にある障壁層14は、本
発明により作られた金属化層16である、金属化層16
は、在来技術によるウェーハの表面上にスパッタされる
アルミニウム合金である。在来のアルミニウム合金と同
様に、層16はスパッタ・ターゲットの比率で測定され
た通り例えば0.5%から6%までの範囲の銅のドープ
処理レベルを含み、上述の通りアルミニウム合金中の銅
の存在は、銅を含まないアルミニウム膜の改良された電
気移動を提供する。本発明のこの実施例により、金属層
16はシリコンのドープ処理レベルをも含む。スパッタ
リング・ターゲットの重量で測定された通り、シリコン
のドープ処理レベルの好適な範囲は0.1%から3.0
%までであり、また1%シリコンの程度であることが望
ましい。したがって、金属化膜16は単一ターゲットか
らスパッタされ、このターゲットはアルミニウム・バル
ク内のドープ処理レベルの銅およびシリコンの両方を含
む。
【0019】測定データに関する以下の説明の通り、銅
ドープ処理アルミニウム膜16の中のシリコンの存在
は、腐食を受けやすいという観点から多大の改良を提供
する。腐食抵抗の改良はシリコン原子が膜にあるときそ
の境界粒界で、あるいはその両方で金属化層16の表面
に形成する自然二酸化シリコンによるものと思われる。
自然酸化物がアルミニウム金属の上に作られる間、シリ
コン・ドープ処理アルミニウムの上に形成される自然酸
化物は集積度を一層密にするものと思われる。この高性
能な回路が置かれるどのような腐食環境からのアルミニ
ウム金属化をもさらに保護し、かつ腐食がそのような環
境で始まる時間を遅らせることが判明している。
【0020】以下に説明される通り、膜の腐食抵抗は銅
ドープ処理のアルミニウム膜にシリコンを追加すると増
大する。しかし、膜の金属化の導電性は膜のシリコン・
ドーピングの量と共に減少することが知られている。し
たがって、膜に所望されるシリコンの量の上限は、完成
される膜に必要な導電性に左右され、すなわち減少され
た金属化の導電性と腐食抵抗との兼ね合いを伴わなけれ
ばならない。以下に説明する通り、銅ドープ処理アルミ
ニウム膜に伴うシリコンに関する1%のドーピング・レ
ベルは金属化膜の直列抵抗を著しく増加せずに、腐食を
受けやすい著しい減少を提供することが判明している。
【0021】上述の通り、アルミニウム金属化のシリコ
ン・ドープ処理は結合スパイキングを減少させるために
利用されてきた。したがってシリコン・ドープ処理は障
壁層を使用しない金属化システムに共通している。図2
の実施例では、障壁層14の存在は結合スパイキング防
止の目的で金属化層16のシリコン・ドーピングの必要
性がなくなることに注目されたい。したがって、障壁層
を用いる従来の金属化システムは障壁層が結合スパイキ
ングを防止されないので、また本発明より前では、シリ
コン・ドーピングが金属化の直列抵抗を増加するに過ぎ
ず、利益を少しも追加しない。さらに、シリコン・ドー
ピングは純アルミニウム膜を硬化するかもしれないが、
銅ドープ処理のアルミニウム膜はせいぜい膜を無視でき
る程度に硬化するだけである。
【0022】さらに注目すべきことは、腐食の受けやす
さの減少も、障壁層14が存在しない場合、銅ドープ処
理のアルミニウムのシリコン・ドーピングの使用により
達成されることていある。したがって本発明は障壁層1
4を用いないで実行することができ、またシリコン・ド
ーピングは腐食の受けやすさを減少させるだけではな
く、結合スパイキングをも最小にする。膜における銅ド
ーピングの存在は、銅なしでシリコン・ドープ処理のア
ルミニウムの電気移動改良を提供する。したがって、銅
のみから成る金属化システムおよびシリコン・ドープ処
理アルミニウムは図2に示される通り障壁層14なし
で、減少された結合スパイキングおよび減少された電気
移動の故障率によって良好な腐食抵抗を提供する。
【0023】図3および図4から、従来の金属化に関す
る本発明の第1好適実施例による金属化システムの観測
された腐食の受けやすさの比較が説明される。図3およ
び図4のグラフは、ファンおよびマクファーソン(Fa
n and Mcpherson)による上記の報告書
に記載された試験方法による金属蛇行構造物の時間にわ
たる抵抗をプロットする。この試験のために、蛇行構造
物は、公称金属幅3.0ミクロンを有し、かつ長さは5
9.2cmである。
【0024】図3および図4にプロットされたデータを
生じさせる試験では、p形ウェーハが大きなトレース有
機汚染物、粒子および有機粒子を除去する従来のクリー
ンアップ法によってまず清浄された。清浄後、二酸化プ
ラズマ・シリコンの1ミクロンの厚膜が300℃でウェ
ーハの上に付着されたので、その結果による金属化層は
下にあるシリコンから絶縁される。従来の清浄後、ウェ
ーハは2群に分かれた。
【0025】図3にプロットされたデータに対応する第
1群は、付着した酸化物の表面にスパッタされたチタン
−タングステン合金の300nmの厚膜を受けた。この合
金は約10%のチタンを含んでいた。Ti:Wスパッタ
リングを伴う本来の場所にあるこの群は、次に従来の金
属化システムにより、銅2%でドープ処理されたスパッ
タ・アルミニウムの600nm(0.000006cm)の
圧力を受けた。
【0026】図4にプロットされたデータに対応する第
2群のウェーハは、本発明のこの第1好適な実施例によ
る金属化を受けた。これらのウェーハは、第1群と同様
にTi:Wの300nm厚膜を受けた。Ti:Wスパッタ
リングによる本来の場所で、第2群のウェーハは銅ドー
ピングおよびシリコン・ドーピングの両方を含んだスパ
ッタ・アルミニウムの600nm厚膜を受けた。この実施
例では、ターゲットの銅ドーピング・レベルは2%、シ
リコン・ドーピング・レベルは1%であった。
【0027】両ウェーハ群は、従来の金属化後クリーン
ナップにより処理された。上述のかつファンおよびマッ
クハーソンの報告書における蛇行パターンは、従来の確
実なホトレジスト処理に伴う従来のホトリソグラフィに
より作像された。両群のためのアルミニウム合金膜は、
従来の金属腐食技術により、リアクチブ・イオン・エッ
チ(RIE)リアクタにある塩素ベースの化学を持つパ
ターンにより腐食された。Ti:Wの障壁層は、RIE
モードのフッ素ベースの化学を用いる同一リアクタ内で
腐食された。どのウェーハにも保護の上塗りは施されな
かった。両群からのウェーハは次に除氷され、従来のセ
ラミックの側部真鍮容器に置かれて、蛇行パターンは容
器のピンに電線結合された。フタは容器ユニットに施さ
れていなかった。
【0028】ファンおよびマックファーソンの報告書に
説明された通り、アルミニウム合金の金属化システムの
下にあるTi:W障壁層を用いると、腐食環境でのアル
ミニウム合金金属化システムはアルミニウム合金が腐食
環境で腐食する比率の量的な電気測定を可能にする。こ
の実験では、試験された各容器式ユニットは金属化に直
接接触する容器に配置された塩化アンモニアの溶液を有
した。この溶液はアルミニウム合金を腐食させるがT
i:W合金を腐食させない。Ti:W膜は、アルミニウ
ム合金が完全に腐食されるような配置で、いずれかのア
ルミニウム合金よりもはるかに抵抗が大きいので、蛇行
構造物を通過する電流は、Ti:W膜によってのみ運ば
れる。したがって、蛇行構造物の抵抗を測定すると、腐
食して消去された上にあるアルミニウム合金膜を有する
蛇行構造物の程度を表わす。
【0029】各膜(すなわちCuドープ処理およびSi
−Cu−ドープ処理のアルミニウム)は、従来の集積回
路が所有する点で典型的な通り、膜が焼結された後で大
きく減少される。そのような焼結は、30分間に450
℃で普通実行される。2つの膜形式の相対腐食比率をよ
り良く決定するために、各2群の金属化はこの試験では
焼結されなかった。
【0030】図3および図4はプロットされたデータを
発生させた試験では、100ppm の塩化アンモニア溶液
の3滴が、試験中の各ユニットの空洞に配置された。サ
ンプルの大きさは、各2ウェーハ群からの24チップで
あった。試験中に腐食溶液が蒸発するのを防ぐために、
試験中のユニットは、大気圧中で100%RHおよび2
5℃でHAST加速試験室に残された。試験する各ユニ
ットの蛇行構造物は、MOSEFTスイッチング・トラ
ンジスタによって、制御コンピュータに接続されたの
で、各蛇行構造物の抵抗は別箇に測定することができ
る。試験中、3分ごとに行われた抵抗の測定を除き、蛇
行構造物にはバイアスが加えられなかった。
【0031】いま図3から、従来の銅ドープ処理アルミ
ニウム膜の腐食動作についてこれから説明する。図3の
中心線は試験中の24箇のチップの平均抵抗を示すが、
上下のラインは、それぞれ時間に対する観測データの±
1の標準偏差を示す。図3から明かな通り、従来の2%
銅ドープ処理アルミニウムを持つ蛇行構造物の公称抵抗
は、約13,000Ωである。そのデータは、腐食が最
初の30分以内にこの金属化を開始したことを示し、平
均抵抗は、約150分で50,000Ωに達する。
【0032】図4は、1%のシリコンおよび2%の銅を
ドープ処理したアルミニウムの金属化を持つユニット群
の腐食実行を示す。これらの構造物の試験の始めの公称
抵抗は、約13,000Ωで銅専用にドープ処理された
金属化の場合とほぼ同じであった。150分の時点でシ
リコンおよび銅をドープ処理したアルミニウムを有する
試験の際に24個のユニットについての平均抵抗は、ほ
ぼ15,000Ωであった。8時間の試験が終わってか
ら、シリコンおよび銅をドープ処理したアルミニウムを
有する金属化システムは、従来の銅ドープ処理アルミニ
ウムの腐食の6分の1の腐食を示した。
【0033】図5および図6は、この試験の他の結果を
より詳細に示している。図5は、従来の銅ドープ処理ア
ルミニウム金属化のそれぞれ6回の試験構造物の時間に
対する抵抗を示し、同様に、図6は、本発明の実施例に
よる上述のシリコンおよび銅のドープ処理アルミニウム
のそれぞれ6回の試験構造物の時間に対する抵抗を示
す。図5および図6の個々のユニットの時間に対する抵
抗を比較すると、2つの金属化システムでは抵抗の変化
の時間比率が有意義に変わっていることが認められる。
図5に示される通り、従来の銅ドープ処理アルミニウム
材料を持つすべてのユニットは極めて速く腐食し始める
が、接点では、図6に示される通り、数時間経過するま
で、シリコンおよび銅ドープ処理アルミニウム金属化の
若干のユニットの腐食は始まらない。本発明の銅および
シリコン・ドーピングによって、この変化は、金属化で
形成されて高められ自然酸化物の物理的効果を反映して
いると思われている。図6で、順次腐食が始まる(すな
わち個々のユニット抵抗が増加する)ポイントは、金属
化の上の自然酸化物が汚染されるとき、および腐食用サ
イトが追加されるときに腐食すると思われている。自然
酸化層がそのまま残っている限り、その下部の金属化は
事実上腐食しないと思われている。
【0034】いま図7から、本発明による金属化システ
ムの第2の応用について説明する。図7は、16メガビ
ットのdRAMデバイスのような近代的なVLSI集積
回路に使用されるように、多層金属化を伴うCMOS集
積回路を示す。図2の構造と同じく、P形単一水晶基板
20は、その表面に構成された活性回路を有する。pウ
ェル24およびnウェル22はこの表面に存在し、それ
らはイオン注入および内部拡散によって基板20の表面
に形成されるか、同様に基板20の上に形成されたエピ
タキシャル層内に形成されるかのどちらかである。フィ
ールド酸化物8は、ウェル22および24の表面を相互
に隔置する働きをし、その中の活性領域を隔置するよう
にウェル22または24(図示されていない)の中でも
使用することができる。ソース/ドレーン領域6および
ポリシリコン・ゲート電極10を有する従来のLDD・
nチャネル・トランジスタがpウェル24の表面に存在
するように示されている。Pタイプ・ドープ処理領域2
6がnウェル22の表面に供給されている。図2の構造
のように、次に誘電膜12が構造物の表面に付着され
る。
【0035】第1金属化層30は、ドープ処理領域6お
よび26に接触させるために使用される。テキサス・イ
ンスツルメンツ社(Texas Instrument
sIncorporated)に譲渡されかつこの明細
書によって含まれた1985年10月8日発行の米国特
許第4,545,116号で述べられたように、この実
施例によって、チタン金属層は、腐食接触の後に構造物
の上に形成され、次にウェーハは周囲の窒素内で加熱さ
れる。これは、チタン金属がシリコンに接触する位置で
ケイ化チタン膜28を形成させる。つまり、湿気腐食ス
トリップを続けて除去されることがある窒化チタン化合
物を形成するために残りのチタン膜は大気中の窒素に反
応する。注目すべきことは、図示されていない位置では
電極層10の収納になりかつ酸化界域8の上にある、ポ
リシリコンに接触する位置でケイ化チタン膜28を使用
することもできる点である。この実施例の第1レベル金
属化30は、化学蒸気析出(CVD)によって沈澱さ
れ、次に図7の接触および相互接続層30を制限するよ
うに従来のホトリソグラフィおよび腐食技法によってパ
ターン化されかつ腐食されるタングステンから成る。
【0036】第2相互レベル誘電膜32は、それからウ
ェーハの表面上に付着される。誘電膜32は、スピン・
オン・ガラス層によって続けられる第1酸化CVD、例
えば酸化TEOSから成ることが好ましい。次にスピン
・オン・ガラスは逆腐食され、それから酸化TEOSの
第2層はその上に付着され、かつバイアスは、上部金属
化層がタングステン層30に接触すべき位置で従来のホ
トリソグラフィおよび腐食によってそこを通して形成さ
れる。
【0037】本発明のこの実施例によって金属化を形成
するために、チタン・タングステン合金の固着層14
は、まず全体に50nmの厚さにスパッタされる。これ
は、350nmの厚さで全体に付着されたCVDタングス
テン層15によって続けられる。ドープ・レベルで銅と
シリコンを有する、前の実施例のように、アルミニウム
合金層16はそれから全体をスパッタされる。同じく前
の実施例のように、銅のドーピング・レベルは0.5%
から6.0%で変化することが好ましく、約2.0%の
方がより好ましい。シリコン・ドーピングは0.1%か
ら3.0%の範囲内が好ましく、約10%の方がより好
ましい。従来のホトリソグラフィおよび腐食後、固着層
14、タングステン層15、ならびに銅およびシリコン
・ドープ処理アルミニウム層16から成る金属ライン
は、回路内で所望の相互接続を形成するために限定され
る。
【0038】上述の方法が完了した次に、図2と図7の
両方の場合について、保護用全体被覆は一般にCVDに
よって構造体の上に形成される。この保護用全体被覆
は、窒化シリコン(特に凝縮された)、二酸化シリコ
ン、またはそのような膜の組合せから成る。回路のボン
ド・パッドを露出するように腐食されてから、ウェーハ
は一般に電気的に試験される。組立体において、周知の
技術として、次に個々の回路は、ウェーハ部分から隔置
され、かつ外部接続は、ワイヤ・ボンディング、直接ポ
ンプ接続、またはそれに似た方法で組立体に作られる。
それから個々の回路は、二重イン・ライン・パッケー
ジ、チップ・キャリア、または他の型のパッケージの中
に収容される。そのようなパッケージの一例は、テキサ
ス・インスツルメンツ社(Texas Instrum
ents Incorporated)に譲渡されかつ
この明細書の中に含まれている、1985年1月22発
行の米国特許第4,495,376号で述べられてい
る。
【0039】
【発明の効果】本発明は、その好適な実施例に関してこ
の中で詳細に説明されたが、言うまでもなくこの説明は
唯一の例によるものであり、常識の範囲で解釈すべきで
はない。さらに言うまでもなく、本発明の実施例の詳細
においていろいろに変更すること、および本発明の追加
の実施例は、この明細書を所有する当業者においては明
白であり、実行されるであろう。別記特許請求の範囲の
通りそのような変更および追加の実施例は、本発明の主
旨および実際の範囲内であることが期待される。
【0040】以上の説明に関して以下の項を開示する。 (1) 半導体集積回路における相互接続に用いられる金
属化であって:障壁金属を含む第1層と;前記第1層の
上部にアルミニウム、銅、およびシリコン合金を含む第
2層とを含む、ことを特徴とする金属化。
【0041】(2) 前記合金のシリコンの、重さに関す
る比率は0.1%から3.0%の範囲内である、ことを
特徴とする第1項記載の金属化。
【0042】(3) 前記合金の銅の、重さに関する比率
は0.5%から6.0%の範囲内である、ことを特徴と
する第2項記載の金属化。
【0043】(4) 前記合金の銅の、重さに関する比率
は約2.0%である、ことを特徴とする第3項記載の金
属化。
【0044】(5) 前記合金のシリコンの、重さに関す
る比率は約1.0%である、ことを特徴とする第3項記
載の金属化。
【0045】(6) 前記合金の銅の、重さに関する比率
は0.5%から6.0%の範囲内である、ことを特徴と
する第1項記載の金属化。
【0046】(7) ボデーの半導体表面に形成された集
積回路であって:前記表面近くに形成された複数の導電
区域と;前記複数の導電区域の相互接続用金属化膜と、
アルミニウム、銅、およびシリコン合金とを含む前記金
属化膜と;前記金属化膜と1箇所の前記導電区域との間
に配列された障壁層とを含む、ことを特徴とする集積回
路。
【0047】(8) 前記ボテーの前記半導体表面と接触
した下部金属層をさらに含み;前記金属化膜は前記下部
金属層と接触している、ことを特徴とする第7項記載の
集積回路。
【0048】(9) 前記金属化膜の銅の、重さに関する
比率は0.5%から6.0%の範囲内である、ことを特
徴とする第7項記載の集積回路。
【0049】(10) 前記金属化膜のシリコンの、重さに
関する比率は0.1%から0.3%の範囲内である、こ
とを特徴とする第9項記載の集積回路。
【0050】(11) 前記金属化膜の銅の、重さに関する
比率は約2.0%である、ことを特徴とする第10項記
載の集積回路。
【0051】(12) 前記金属化膜のシリコンの、重さに
関する比率は約1.0%である、ことを特徴とする第9
項記載の集積回路。
【0052】(13) 前記金属化膜のシリコンの、重さに
関する比率は0.1%から3.0%の範囲内である、こ
とを特徴とする第7項記載の集積回路。
【0053】(14) ボデーの半導体表面に集積回路を組
み立てる方法であって;前記ボデーの表面に近い導電区
域を形成する段階と;前記導電区域の上に絶縁層を形成
する段階と;電気接触が望まれる前記導電区域の部分を
露出するために前記絶縁層の選択部分を除去する段階
と;前記絶縁膜の上にかつ前記導電区域の前記露出部分
に接触して障壁層を付着させる段階と;電気接触が、前
記障壁層を経て前記導電区域の前記露出部分に対する前
記金属化層によってできるように、前記絶縁層の上にア
ルミニウム、銅およびシリコン合金を含む金属化層を付
着させる段階を含む、ことを特徴とする方法。
【0054】(15) 残された前記金属化層の段階は、ア
ルミニウム、銅およびシリコン合金を含むターゲットか
らのスパッタを含む、ことを特徴とする第14項記載の
方法。
【0055】(16) 前記ターゲットのシリコンの、重さ
に関する比率は0.1%から3.0%の範囲内である、
ことを特徴とする第15項記載の方法。
【0056】(17) 前記ターゲットの銅の、重さに関す
る比率は0.5%から6.0%の範囲内である、ことを
特徴とする第16項記載の方法。
【0057】(18) 前記ターゲットの銅の、重さに関す
る比率は約2.0%である、ことを特徴とする第17項
記載の方法。
【0058】(19) 前記ターゲットのシリコンの、重さ
に関する比率は約1.0%である、ことを特徴とする第
18項記載の方法。
【0059】(20) 前記下部金属層が前記導電区域と電
気接触されるように、前記絶縁層の上に下部金属層を形
成する段階と;前記下部金属層の上に第2絶縁層を形成
する段階と;電気接触が前記金属層によって作られるべ
き位置における前記第2絶縁層の選択部分を除去する段
階と;前記障壁は前記下部金属層によって前記導電区域
と接触できる段階とをさらに含む、ことを特徴とする第
14項記載の方法。
【0060】(21) 集積回路用金属化システムが開示さ
れている。この金属化は、相互接続を提供するために、
その中の活性半導体素子を有するウェーハの表面にスパ
ッタされるアルミニウム、銅およびシリコンの合金の膜
16を含む。下にあるシリコンにアルミニウムのような
金属原子の拡散を防止するように、障壁層14は、アル
ミニウム合金膜16の下に提供される。アルミニウム金
属化に銅を供給することは認められてきたが、電気移動
故障率の減少は、腐食に対するアルミニウム膜の磁化率
を増加させる。銅に加えて、アルミニウムのシリコン・
ドーピングは、アルミニウム合金膜の腐食磁化率を減少
させることが認められてきた。
【図面の簡単な説明】
【図1】銅比率の関数によって変化する、アルミニウム
膜の腐食磁化率に関して示されたグラフ。
【図2】集積回路に含まれる本発明の第1実施例の金属
化を表わす断面図。
【図3】従来技術による銅ドープ処理アルミニウム金属
化の時間に対して測定された抵抗値を表わすグラフ。
【図4】本発明の第1好適実施例による金属化システム
の時間に対して測定された抵抗値を表わすグラフ。
【図5】図3および図4のグラフ・データからの個々の
試験ユニットの、それぞれ時間に対して測定された抵抗
値を表わすグラフ。
【図6】図3および図4のグラフ・データからの個々の
試験ユニットの、それぞれ時間に対して測定された抵抗
値を表わすグラフ。
【図7】集積回路に含まれる本発明の第2実施例の金属
化システムを表わす断面図。
【符号の説明】
2 基板 6 ドープ処理領域(ソース/ドレーン領域) 8 酸化磁界 10 電極 12 誘電膜 14 障壁層(固着層) 15 CVDタングステン層 16 アルミニウム合金層(金属化層) 20 基板 22 nウェル 24 pウェル 26 P形ドープ処理領域 28 ケイ化チタン膜 30 第1レベル金属化(相互接続層) 32 誘電膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/12 H01L 23/12 F

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体集積回路における相互接続に用い
    られる金属化であって:障壁金属を含む第1層と;前記
    第1層の上部にアルミニウム、銅、およびシリコン合金
    を含む第2層とを含む、ことを特徴とする金属化。
  2. 【請求項2】 ボデーの半導体表面に集積回路を組み立
    てる方法であって、 前記ボデーの表面に近い導電区域を形成する段階と;前
    記導電区域の上に絶縁層を形成する段階と;電気接触が
    望まれる前記導電区の部分を露出するために前記絶縁層
    の選択部分を除去する段階と;前記絶縁膜の上にかつ前
    記導電区域の前記露出部分に接触して障壁層を付着させ
    る段階と;電気接触が、前記障壁層を経て前記導電区域
    の前記露出部分に対する前記金属化層によってできるよ
    うに、前記絶縁層の上にアルミニウム、銅およびシリコ
    ン合金を含む金属化層を付着させる段階を含むことを特
    徴とする方法。
JP3077591A 1990-04-10 1991-04-10 腐食磁化率減少用改金属化システム Pending JPH0750297A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US50728190A 1990-04-10 1990-04-10
US507281 1990-04-10

Publications (1)

Publication Number Publication Date
JPH0750297A true JPH0750297A (ja) 1995-02-21

Family

ID=24018000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3077591A Pending JPH0750297A (ja) 1990-04-10 1991-04-10 腐食磁化率減少用改金属化システム

Country Status (3)

Country Link
EP (1) EP0451644A1 (ja)
JP (1) JPH0750297A (ja)
KR (1) KR910019176A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4028776C2 (de) * 1990-07-03 1994-03-10 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement
JPH06260470A (ja) * 1992-12-16 1994-09-16 Texas Instr Inc <Ti> パターンに作成された金属層の清浄化法
KR970052186A (ko) * 1995-12-04 1997-07-29 김주용 반도체 소자 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4924295A (en) * 1986-11-28 1990-05-08 Siemens Aktiengesellschaft Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same
DE3830720A1 (de) * 1988-09-09 1990-03-22 Philips Nv Verfahren zum herstellen von halbleiterbauelementen

Also Published As

Publication number Publication date
KR910019176A (ko) 1991-11-30
EP0451644A1 (en) 1991-10-16

Similar Documents

Publication Publication Date Title
US4507852A (en) Method for making a reliable ohmic contact between two layers of integrated circuit metallizations
US6642623B2 (en) Multi-layered copper bond pad for an integrated circuit
US7679193B2 (en) Use of AIN as cooper passivation layer and thermal conductor
US4436582A (en) Multilevel metallization process for integrated circuits
US6153523A (en) Method of forming high density capping layers for copper interconnects with improved adhesion
JP2811131B2 (ja) 半導体装置の配線接続構造およびその製造方法
US6713875B2 (en) Barrier layer associated with a conductor layer in damascene structures
US7375026B2 (en) Local multilayered metallization
US8093723B2 (en) Method of manufacturing a semiconductor integrated circuit device
US7189615B2 (en) Single mask MIM capacitor and resistor with in trench copper drift barrier
US6383911B2 (en) Semiconductor device and method for making the same
US6890852B2 (en) Semiconductor device and manufacturing method of the same
US6297160B1 (en) Application of pure aluminum to prevent pad corrosion
US6225210B1 (en) High density capping layers with improved adhesion to copper interconnects
US20020153612A1 (en) Silicide pattern structures and methods of fabricating the same
US6048761A (en) Method for manufacturing a semiconductor device with self-aligned protection diode
JPH0750297A (ja) 腐食磁化率減少用改金属化システム
JP2003347299A (ja) 半導体集積回路装置の製造方法
US6316356B1 (en) Thermal processing of metal alloys for an improved CMP process in integrated circuit fabrication
US6271120B1 (en) Method of enhanced silicide layer for advanced metal diffusion barrier layer application
KR100408182B1 (ko) 구리 배선용 장벽층 형성 방법
US20030042580A1 (en) Elimination of via-resistance-shift by increasing via size at a last level
EP1022352A2 (en) Method for forming metal interconnects with increased electromigration lifetime
JPH05102156A (ja) 半導体装置
US20020177308A1 (en) Method for surface treatment protecting metallic surface of semiconductor structure