KR910008104B1 - 다수준 금속화 구조물을 지닌 반도체 디바이스 및 이의 제조방법 - Google Patents

다수준 금속화 구조물을 지닌 반도체 디바이스 및 이의 제조방법 Download PDF

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Abstract

내용 없음.

Description

다수준 금속화 구조물을 지닌 반도체 디바이스 및 이의 제조방법
제1도는 본 발명을 반영시킨 반도체의 횡단면도.
제2-5도는 제1도의 반도체 디바이스를 제조하기 위한 본 발명의 방법의 여러단계를 표시한 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 디바이스 12 : 기판
14 : 주표면 16, 18 : 영역
20 : 제1절연층 22, 24 : 1쌍의 구멍
26 : 제1전도층 28 : 제2절연층
30, 32 : 구멍 34 : 제2전도층
36 : 돌출된 실리콘 입자
본 발명은 반도체 디바이스(특히 집적회로)용의 다수준 금속화 구조물 및 그의 제조방법에 관한 것이다.
구체적으로 언급하면, 본 발명은 알루미늄을 사용하여 수준들간의 오오믹(ohmic) 접촉을 양호하게 한 다수준 금속화 구조에 관한 것이다.
반도체 집적회로 제조에 있어서의 경향은 회로 기능당 가격을 줄이기 위해 칩의 단위면적당의 부품수를 증가시키는데 있다. 이러한 증가는 부품 자체의 크기를 줄이거나 부품간의 간격을 줄이거나 또는 양자를 다 줄임으로써 이룩된다. 그러나 크기 및 간격의 감소를 제한하는 요인들중의 하나는 다양한 부품들을 요망한 회로에 연결시키기 위해 사용하는 금속 상호결선에 의해 요구되는 영역이다.
금속 상호 결선 문제를 극복하기 위한 한 기법은 다수준 금속화 시스템을 사용하는 일이다. 다수준 금속화 시스템은 디바이스의 기판위에 있는 특정 절연층을 통해 기판의 몇몇 부품에까지 접촉 구멍들을 형성하는 것을 포함한다. 제1금속층은 절연층 위의 접촉 구멍에 용착된다. 이 제1금속층은 전반적인 금속 상호 결선 시스템의 일부분을 형성하게 한정된다. 절연재로 된 어떤 제2층이 상기 한정된 제1금속층 위에 가해지고, 이 제2절연층을 통해 구멍들이 형성된다. 이들 구멍들의 몇몇은 절연층들을 통해 기판의 몇몇 부품에 완전히 이르게 되어 있고, 또 이들 구멍의 몇몇은 단순히 제2절연층을 통해 상기 한정된 제1금속층에 이르게 된다. 제2금속층이 제2절연층 위의 접촉 구멍들안에 용착되어, 전반적인 상호 연결 시스템의 나머지 부분을 형성하게 한정된다. 따라서, 한정된 제2금속층은 기판의 몇몇 부품 및 한정된 제1금속층에 연결된다. 회로가 부가적인 금속층을 요할 정도로 복잡하다면 그러한 층들을 사용할 수도 있다.
집적회로의 금속화를 위해 보통 사용되는 금속은 전도도가 높고 응용이 용이하며 비교적 저렴하다는 이유로 알루미늄이나 소량의 실리콘은 함유한 알루미늄이다. 그러나, 알루미늄을 사용시의 문제점은 이것이 이용되어 공기에 노출되자마자 얇은층의 산화 알루미늄이 알루미늄의 표면상에 형성된다는 점이다. 이 산화 알루미늄은 단일층의 금속화로서 알루미늄을 사용시에는 큰 문제가 되지 않으나, 다수준의 금속화를 위해선 문제가 된다. 이 산화층은 2개의 층이 서로 접촉하는 경우 고저항을 형성하도록 2개의 금속화 층간의 절연층을 제공한다. 접촉 영역을 증가시킴으로써 고 접촉 저항을 감소시키기 위한 시도는 금속화 층들간의 절연층에 있어서의 구멍들의 영역을 한정된 금속화층의 라인 폭보다 더 크게 함으로써 이루어지고 있다. 산화 알루미늄을 파괴하여 2개의 층을 함께 소결시키기 위해 다바이스을 약 400℃로 가열하면 더욱 저항을 감소시킨다. 그러나, 이것은 산화물을 완전히 제거하지 못해 접촉저항이 아무런 산화물이 없을 경우보다 여전히 더 높다는 사실이 발견되고 있다. 더우기, 과잉 크기의 접촉구멍을 형성하도록 유전체를 과도로 에칭시키면 유전체의 하부를 잘라 버리게 된다. 하부가 잘려진 연부들은 후속하는 용착층에서 불량한 계단 피복을 일으킨다.
반도체 디바이스는 기판의 표면상의 절연재의 제1층과 이 제1층상의 제1전도층을 지닌 반도체 재료의 기판을 포함한다. 절연재로 된 제2층은 제1전도층상에 있고 또 이 제1전도층에로 통하는 틈이 있다. 제2전도층은 제2절연층위에 있고, 이 제2절연층안의 틈을 통해 제1전도층과 접촉되게 뻗어 있다. 제1전도층은 알루미늄을 함유한 실리콘으로 되어 있고, 제2전도층은 알루미늄이나 또는 제1전도층에 함유된것 보다 소량 알루미늄을 함유한 실리콘이다. 반도체 디바이스를 제조하는데 있어서, 제1전도층은 제1절연층 위에로 적용되어 있고, 제2절연층은 제1전도층 위에로 적용되어 있다. 제2절연층을 통해 틈이 형성되어 있고, 제1전도층의 노출부위는 에칭제로 에칭시킴에 따라 노출표면의 알루미늄을 제거시키지만 알루미늄 실리콘 전도층에 함유된 침전된 실리콘 입자들을 노출시킨채로 남기게 된다. 그 후, 제2전도층이 가해지고, 제2절연층의 구멍안에서의 제1전도층과 제2전도층의 상호 접촉에서 제2전도층을 제1전도층에로 풀림(annealing)시키도록 가열된다.
이제 첨부도면에 의해 본 발명을 설명한다. 제1도는 본 발명을 포함한 반도체 디바이스를 도시하고 있는 바, 전반적으로 10으로 지시하였다. 반도체 디바이스(10)는 실리콘등과 같은 단결정 반도체 재료로 된 기판(12)-이것의 주표면은 14-을 포함한다. 기판(12)내의 주표면(14)를 따라서 전기적으로 요망한 회로에 연결될 트랜지스터, 다이오드 및 저항기등과 같은 다양한 능동 및 수동 디바이스들이 있다. 이러한 디바이스들의 예는 기판(12)의 전도형과 상이하거나 또는 동일한 전도형이면서도 고유저항이 상이한 영역(16)(18)이다. 기판(12)의 주표면(14)상에는 이산화 실리콘 등과 같은 절연재의 제1층(20)이다. 이 제1절연층(20)에는 각기 영역(16)(18)에로 통하는 1쌍의 구멍(22)(24)이 있다. 제1전도층(26)은 제1절연층(20)의 일부분 위에 있고 영역(16)과 접촉하도록 구멍(22)에로 뻗어야 된다. 제1전도층(26)은 선호적으로 실리콘의 약 3퍼센트까지의 알루미늄을 함유하는 실리콘으로 되어 있다.
제2절연층(28)은 제1전도층(26) 및 이 제1전도층(20)에 의해 덮여있지 않은 제1절연층(20)의 부분위에 걸쳐 있다. 제2절연층(28)은 이산화 실리콘 또는 질화 실리콘등과 같은 비유기질 또는 폴리아미드등과 같은 유기질일 수 있다. 구멍(30)은 제1전도층(26)에로 뻗어있고, 구멍(32)은 영역(18)에까지 연장되는 제1절연층(20)의 구멍(24)과 정열을 이루고 있다. 제2전도층(34)는 제2절연층(28)의 일부분위에 걸쳐있고 제1전도층(26)과 접촉하도록 그러나 영역(18)과 접촉하도록 정열된 구멍(32)(24)를 통해 구멍(30)에로 연장된다. 제2전도층(34)은 알루미늄 또는 제1전도층(26)에 함유된 것보다는 적은 양의 알루미늄 함유 실리콘이다. 전도층(26)(34)은 영역(16)(18)등과 같은 기판(12)의 다양한 디바이스들을 함께 전기적으로 접속시키고 반도체 디바이스(10)용 패드의 끝을 이루게 한정된다. 후술하듯이, 제2전도층(34)은 제1전도층(26)과 함께 소결된 공유영역을 갖고, 제2전도층(34)의 나머지 부분에 함유된 것보다 더 큰 양의 실리콘을 함유한 영역을 공유영역 근처에 갖고 있다. 이것은 2개의 전도층(26)(34)간에서 저저항 접촉을 제공한다.
본 발명의 방법을 사용하는 반도체 디바이스(10)를 만드기 위해선, 영역(16)(18)이 이온 주입 또는 확산등과 같은 표준적인 반도체 기술을 사용하여 기판(12)에 형성된다. 그 후 제1절연층(20)이 표면(14)위에 형성된다. 제1절연층(20)이 이산화 실리콘으로 되어있을 경우, 이것은 표면(14)을 약 800℃ 및 1200℃간의 온도에서 산소 또는 스티임에 노출시킴으로써 표면(14)상에서 성장될 수 있다. 그 후 구멍(22)이 제1절연층(20)에 형성된다. 이것은 제1절연층(20)의 전표면에 걸쳐 포오토 레지스트층을 가하고 표준적인 사진 석판화 기법을 사용하여 구멍(22)이 형성될 곳을 패턴화함으로써 성취할 수 있다. 그 후 제1절연층(20)의 노출부분은 이산화 실리콘용의 완충 불화 수소산등과 같은 적절한 에칭제를 사용하여 제거시킨다.
그 후 제1전도층(26)이 형성된다. 이것은 진공중의 증착 또는 스퍼터링(sputtering)등과 같은 표준적인 어떤 융착 기법을 사용하여 제1절연층(20)의 전표면에 걸쳐 실리콘 함유 알루미늄층을 코우팅시킴으로써 이룩된다. 패턴화된 포오토 레지스트층은 표준적인 사진 석판화 기법을 사용하여 제1전도층(26)을 형성할 상기 실리콘 함유 알루미늄의 부분에 걸쳐 형성된다. 이때 실리콘 함유 알루미늄층으로 코우팅되지 않은 부분은 플라즈마(plasma) 에칭 또는 약 50에서 20부 H3PO4대 1부 HNO3등의 용매를 지닌 습한 화학에칭제등과 같은 적절한 에칭기법을 사용하여 제거시킨다. 그 후 포오토 레지스트 층이 제거된다.
제3도에 도시되어 있듯이, 그 후 제2절연층(28)이 제1전도층(26) 및 제1절연층(20)의 노출 부위위에 코우팅된다. 제2절연층이 이산화 실리콘 또는 질화 실리콘등과 같은 비유기 재료일 경우, 이것은 표준적인 화학적 증기 용착 기법을 사용하여 가해지는 바, 이 기법에서 디바이스는 제2절연층의 엘리먼트들을 함유하는 어떤 가스에 노출되고 가스를 반응시켜 특정재료를 용착시키도록 가열된다. 제2절연층(28)이 폴리아미드등과 같은 유기 재료일 경우, 이것은 페인트 칠해 회전시켜 경화시키게 된다. 이때 구멍(30)(32)이 제2절연층(28)의 표면에 걸쳐 포오트 레지스트층을 제공하고 표준적인 사진 석판화 기법을 사용하여 구멍이 형성될 곳을 패턴화 함으로써 제2절연층 (28)을 통해 형성된다. 그 후 제2절연층(28)의 노출부위는 제2절연층(28)을 위해 사용된 특정 재료에 적합한 에칭기법을 사용하여 제거된다. 그 후 제1절연층(20)의 구멍(24)은 제2절연층(28)의 구멍(32)의 하부에 노출된 제1절연층(20)의 표면을 에칭시킴으로써 형성될 수 있다. 제2절연층(28)이 제1절연층(24)와 동일한 재료일 경우, 구멍이 형성될 때 에칭기법은 역시 제1절연층(20)을 통해 구멍(24)을 형성하도록 자동적으로 에칭시킬 것이다. 그러나, 제2절연층(24)이 제1절연층(20)과 상이한 재료일 경우에, 구멍(32)이 형성된 후, 구멍(24)을 형성하도록 적절한 에칭 기법을 사용할 것이다.
그 후 제2절연층(28)의 구멍(30)의 하부에 노출된 제1전도층(26)의 표면은 알루미늄을 에칭시키겠지만 실리콘을 에칭시키지 않을 에칭제가 가해진다. 제4도에 도시하였듯이, 이것은 노출표면으로부터 돌출하는 실리콘 입자(36)를 남기면서 노출 표면의 알루미늄의 일부분을 에칭시켜 버릴 것이다. 선호적으로, 약 1000암스트롱의 알루미늄이 돌출하는 실리콘 입자(36)에 의해 제공되는 거칠은 표면을 이루도록 노출표면으로부터 제거된다. 이 목적을 위해 적합하다고 발견되는 에칭제는 H3PO4, 및 HNO3의 혼합물, 완충 불화수소산, 묽은 불화수소산, 그리고 H2O,HF 및 CuSO4의 용액을 포함한다. CuSO4를 함유하는 혼합물은 , 실리콘 입자들이 노출됨에 따라 구리가 이 실리콘 입자들 위에로 도금되고 실리 입자의 크기 및 밀도에 따라 알루미늄의 에칭을 제한시키므로 극히 잘 작용함이 발견되었다. 그 후 구리 도금된 표면을 구리를 제거하고 실리콘 입입자들의 밀도가 높은 표면을 노출시키도록 HNO3에 침잠시킨다. 이러한 에칭 단계는 노출 표면으로부터 어떠한 알루미늄 산화물도 제거할 뿐 아니라 거칠은 표면을 제공한다.
그 후 제2전도층(34)은 제2절연층(28)의 전표면 및 구멍(30),(32),(34)에 알루미늄층 또는 제1전도층(26)에 내포된 것보다 더 작은 량은 실리콘을 내포하는 알루미늄층을 용착시킴으로써 형성된다. 그 후 금속층은 그 위에 포오토 레지스트를 가하고 제2전도층(34)을 형성할 금속층의 부분만 코우팅하도록 포오토 레지스트를 패턴화시킴으로서 제2전도층(34)를 형성하게 한정된다. 이때 금속층의 코우팅되지 않은 부분은 적절한 에칭 기법을 사용하여 제거시킨다.
그 후 디바이스(10)는 제2전도층(34)을 제1전도층(26)에 소멸시키도록 약 400℃의 온도로 가열된다. 소결시키는 동안, 제1전도층(26)의 실리콘 입자(36)들은 제2전도층에서 용해되고, 부가적인 실리콘이 제1전도층(26)으로부터 그보다 더 적은 실리콘을 내포한 제2전도층(34)에도 확산된다. 알루미늄 및 실리콘이 2전도층간의 공유영역에서 제2전도층(34)의 영역(34a)이 마련될것인 바, 이것은 제2전도층(34)의 나머지 부위에 내포된 것 보다 더 많은 실리콘 함유량을 가진다. 이렇게 2개의 전도층(26)(34)을 소결시킴으로써 2개의 층간에 양호한 전기 접촉을 제공하게 된다. 더우기, 상기 공유영역을 통한 실리콘의 확산은 동시에 노출된 알루미늄위에 형성되었던 어떠한 산화물도 파괴해 버리고, 또한 제1전도층(26)의 상부 표면이 높은 밀도의 실리콘 입자를 내포하기 때문에 산화에 노출된 알루미늄의 영역은 상당히 감소된다. 이들 모든 요인들은 양호한 저저항 접촉을 제공하게 기능하고, 또 이러한 저저항 접촉을 접촉 영역을 매우 작게 하면서도 달성될 수 있다.
다음의 실시예는 본 발명은 추가적으로 예시하게 주어졌고, 어떻게 해서라도 첨부된 특허청구범위의 영역 넘어서 본 발명을 제한하도록 하여서는 안될 것이다.
[실시예 1]
약 1100℃의 온도에서 기판을 증기로 가열시켜 단결정 실리콘의 표면상에 이산화 실리콘 층을 먼저 성장시켜 각각의 디바이스를 만듬으로써 일단의 시험용 패턴 디바이스들을 만들게 되었다. 제1금속층은 스퍼터링에 의해 이산화 실리콘층 상에 코우팅시켰다. 이때 제1금속층은 45개의 금속의 섬을 형성하게 한정시키는 바, 이들 각 섬의 크기는 32마이크로 미터×70마이크로 미터이다. 3중량 퍼센트의 인을 함유한 실리카 유리층은 대기압의 화학적 증기 용착 과정에 의해 기판 및 제1의 금속의 섬위에 용착위에 용착시켰다. 90개의 구멍-이들 각각의 치수는 약 10마이크로 미터×10마이크로 미터-들은 완충 불화수소산을 사용하여 인함유 실리카 유리를 통해 제1금속의 섬에로까지 에칭된다. 이들 구멍들은 각각의 금속의 섬에 대해 2개의 구멍이 있도록 정열되고, 또한 이들 구멍들은 섬들에 걸쳐 일정하게 간격지워져 있을 뿐 아니라 섬에서 섬마다 균일하게 간격지워져 있다. 구멍들은 에칭시키는 일은 각 구멍의 하부에 제1금속섬의 표면을 에칭시키도록 충분히 오랫동안 실행된다. 이후 제2금속층은 제1의 섬들과 접촉하도록 유리층위에 그리고 구멍들안에 스퍼터링함으로써 용착된다. 제2의 금속층은 다수의 섬들-이들 각각의 크기는 32마이크로 미터×700마이크로 미터이고 각 섬은 제1섬들중의 하나에의 어떤 구멍으로부터 인접한 제1섬에의 어떤 구멍까지 연장됨-을 형성하게 한정된다. 따라서 제2의 섬들은 제1의 섬들과 직렬로 전기 결선되고, 제2섬들과 제1섬들간의 접촉점을 포함하게 된다. 그 후 이들 디바이스들은 제2섬들을 제1의 섬들에 풀림시키도록 4시간 동안 450℃가열시킨다.
이들 모든 디바이스는 제2섬들을 형성하기 위한 제2금속층으로서 알루미늄을 사용하여 만들었다. 몇몇 디바이스에선, 제2금속층의 알루미늄은 두께가 1마이크로 미터이고, 기타 디바이스들에선 제2금속층의 알루미늄은 두께가 2마이크로 미터이다. 기타 디바이스들에선, 제1금속층은 1퍼센트의 실리콘을 함유한 알루미늄이고, 몇몇 디바이스들에선 제1금속층이 2퍼센트의 실리콘을 함유한 알루미늄이었다.
각 디바이스에 대해, 직렬 결선된 섬들의 저항이 측정되었다. 측정 저항은, 제1,2섬들간의 각 공유 영역에서의 접촉 저항에다 접촉점들간의 금속선의 저항을 더한 것의 평균치를 결정하게 제1,2섬들간의 접촉수인 90으로 나누었다. 표 1은 각 디바이스들에 대한 평균 저항을 보여준다.
[표 1]
Figure kpo00001
[실시예 2]
일단의 시험용 패턴 디바이스들이 인 함유 실리카 유리를 통한 구멍들의 크기가 약 15마이크로 미터×15마이크로 미터인 점을 제외하곤 실시예 1에서 설명했던 바와 동일하게 만들어졌다. 표 2는 디바이스 각각에 대한 평균 저항을 보여준다.
[표 2]
Figure kpo00002
[실시예 3]
일단의 시험용 패턴 디바이스들이 인 함유 실리카 유리를 통한 구멍들의 크기가 약 20마이크로 미터/20마이크로 미터인 점을 제외하곤 실시예 1에서 설명한 바와 동일하게 만들어졌다. 표 3은 디바이스 각각에 대한 평균 저항을 나타낸다.
[표 3]
Figure kpo00003
상기 표들로부터, 제1금속으로서 실리콘 함유 알루미늄을 사용한 디바이스들의 접촉 저항이 양금속층이 알루미늄이었던 디바이스들 보다 더 낮았음을 알 수 있다. 또한, 제1금속층의 실리콘 함유량이 높으면 높을수록, 접촉저항은 보다 낮았다. 부가적으로, 제2금속층이 두꺼울수록 접촉저항은 낮았다.

Claims (7)

  1. 주표면(14)상에 배치된 절연재의 제1절연층(20)을 구비한 반도체 재료 기판(12), 제1절연층(20)상에 배치된 제1전도층(26), 제1전도층(26)상에 배치되고 또 그것으로 관통하는 구멍(30)을 지닌 제2절연층(28) 및 제2절연층(28)상에 배치되고 상기 구멍(30)을 관통하여 제1전도층(26)과 접촉하는 제2전도층(34)으로 구성된 반도체 디바이스(10)에 있어서, 상기 제1전도층(26)은 실리콘 함유 알루미늄이고, 상기 제2전도층(34)은 알루미늄이거나 제1전도층(26)에 함유된 것보다 더 작은 양의 실리콘을 함유한 알루미늄인 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1전도층(26)은 3퍼센트 까지의 실리콘을 함유하고, 제2전도층(34)은 제1전도층(26)과의 공유영역에 접한 영역(34a)에서 제2전도층(34)의 잔존 부분에 함유된 것보다 더 많은양의 실리콘을 함유하는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 제1전도층(26) 및 제2전도층(34)은 그들의 공유영역에서 함께 소결되는 것을 특징으로 하는 반도체 디바이스.
  4. 기판(12)의 주표면(14)위에 제1금속층(26)을 형성하는 단계, 상기 제1금속층(26)위에 절연층(28)을 형성하는 단계, 상기 제1금속층(26)에까지 절연층(28)을 통해 구멍(30)을 형성하는 단계, 상기 금속층(26)과 접촉하도록 절연층(28)위에 그리고 구멍(30)에 제2금속층(34)을 형성하는 단계를 포함하는 기판(12)위에다 다수준의 금속화 구조물을 형성하는 방법에 있어서, 상기 제1금속층(26)은 알루미늄 함유 실리콘이고, 상기 제2금속층(34)은 알루미늄이거나 또는 제1금속층(26)에 함유된 것보다 더 작은 양의 실리콘을 함유한 알루미늄이며, 금속층(26,34)는 절연층(28)의 구멍(30)내의 그들의 접합점에서 함께 소결되고, 얼마간의 실리콘이 제1금속층(26)으로부터 제2금속층(34)에로 확산되게 가열되는 것을 특징으로 하는 다수준 금속화 구조물 형성방법.
  5. 제4항에 있어서, 제2금속층(34)을 형성하기 전에, 절연층(28)의 구멍(30)내의 제1금속층(26)의 표면은 얼마간의 알루미늄이 제거되어 그 표면에서 얼마간의 실리콘 입자들을 노출시키게 처리되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 제1금속층(26)은 알루미늄을 제거시키지만 실리콘을 제거시키지 않은 에칭제에 의해 처리되는 것을 특징으로 하는 방법.
  7. 제4항에 있어서. 제1금속층(26)은 3퍼센트까지의 실리콘을 함유하는 것을 특징으로 하는 방법.
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* Cited by examiner, † Cited by third party
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JPH0719841B2 (ja) * 1987-10-02 1995-03-06 株式会社東芝 半導体装置
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51112292A (en) * 1975-03-28 1976-10-04 Hitachi Ltd Semiconductor device
JPS55156365A (en) * 1979-05-24 1980-12-05 Toshiba Corp Semiconductor device

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