KR970009868B1 - 반도체 장치의 금속배선층 형성방법 및 금속 접촉부 - Google Patents
반도체 장치의 금속배선층 형성방법 및 금속 접촉부 Download PDFInfo
- Publication number
- KR970009868B1 KR970009868B1 KR1019930028619A KR930028619A KR970009868B1 KR 970009868 B1 KR970009868 B1 KR 970009868B1 KR 1019930028619 A KR1019930028619 A KR 1019930028619A KR 930028619 A KR930028619 A KR 930028619A KR 970009868 B1 KR970009868 B1 KR 970009868B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- contact
- metal wiring
- contact hole
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 10
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 2
- 238000001039 wet etching Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000000137 annealing Methods 0.000 abstract description 2
- 229910021645 metal ion Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 66
- 238000001465 metallisation Methods 0.000 description 5
- 239000003921 oil Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 206010048259 Zinc deficiency Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1도는 반도체 장치의 금속배선층 형성방법 및 금속 접촉부.
제2(a)내지는 제1도(e)는 종래의 기술에 따른 반도체 장치의 금속배선층 형성 공정을 나타낸 도면.
제2도(a)내지 제2도(f)는 본 발명에 따른 반도체장치의 금속배선층형성 공정을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트 라인
3 : 충간 절연층 5 : 접촉홀
4 : 잔유산화막 8 : ZnO층
9 : Al금속배선층
본 발명은 반도체 장치의 금속배선층 형성방법 및 그 접촉부 구조에 관한 것으로, 특히 접촉층과 금속배선층간에 금속배선층을 구성하는 원소가 일부 포함된 반도체층을 개재하여 구성시키는 방법 및 그 구조에 관한 것이다.
반도체 장치를 제조함에 있어서 반도체 칩에 형성된 소자에의 접촉, 소자들의 연결 또는 칩과 외부 회로와의 연결을 위해서 금속공정을 진행시켜야하고, 이는 특히 복잡한 집적회로의 경우에 수율과 신뢰도에 큰 영햐을 미치는 중요한 공정이다.
소자의 일 영역은 다른 소자의 일 영역과 전기적으로 연결되기 위해서 금속배선공정이 수반되는데 이는 제1도(a)내지 제1도(e)에 도시된 바와같이하여 진행된다.
즉, 실리콘기판(1)과 위에 패터닝되어 형성되는 도전라인 또는 게이트라인(2)은 접촉층으로서 금속배선층과 연결되기 위해서 층산절연층(3)을 형성하고 사진식각하여 접촉홀(4)을 형성한다. 그런데 접촉홀을 형성할때에 접촉홀에는 산화막이 존재해 있어 이를 제거하도록 불산계열의 에찬트로 잔유산화막(4)을 제거하는 공정을 수행한다. 이와같이 접촉홀을 클린상태로 있게 하여두고 제1도(c)와 같이 메탈을 스퍼터링 방법으로 증착한 후 제1도(d) 및 제1도(e)와 같이 포토레지스트막(7)을 사용한 사진식각방법으로 금속배선층(6)을 형성한다.
상기한 공정중에서 실리콘 기판의 선택된 접촉영역과 금속간에 접촉을 적절히 하기 위해서 접촉홀을 형성함에 따른 홀내의 잔존 산화막을 불산으로 제거하는 공정은 실상 어렵고, 따라서 여전히 미량이라도 산화물이 잔존하여 접촉불량을 야기시켜 접촉저항이 증가하고 따라서 적합한 소자특성이 나타나지 않게된다.
더욱이 만일에 과도식각하는 경우에는 층간 절연층의 구조나 성분에 따라서 절연층이 손상을 입거나, 식각을 차이에 의해서 접촉홀의 스텝커버리지가 악화되는 문제가 발생한다.
본 발명은 이러한 문제를 해결하기 위한 것으로 본 발명의 목적은 접촉홀의 잔유산화막을 제거하는 공정을 진행한 후에 접촉홀 내에 반도체층을 형성하고 이어서 금속배선층을 형성하므로서 접촉홀에서의 저항을 요구되는 수준으로 유지하고 또한 과도 식각의 경우라도 상기 반도체층으로 스텝커버리지를 양호하게 하는 반도체 장치의 금속 배선층 형성방법 및 금속 배선 접촉부를 제공하는 것이다.
본 발명의 목적에 따른 공정은 접촉층산에 절연층을 형성학도 사진식각하여 절연층에 접촉홀을 형성하여 접촉층을 노출시키는 단계와, 상기한 접촉홀 형성시 접촉홀의 잔유산화물의 에칭하여 제거하는 단계와, 기판 전면에 반도체층을 형성하고, 사진식각방법으로 반도체층을 패터닝하므로서 접촉홀 내의 노출된 접촉층을 반도체층으로 덮는 단계와, 금속 배선층을 접촉홀에 형성하고 금속 배선층을 이루는 원소의 일부가 반도체층에 확산되는 단계로 이루어져 접촉층과 금속배선층을 연결하도록 한다.
본 발명에서의 제공하는 방법에 의해서 접촉층상에 형성한 절연층에 접촉홀이 형성되고, 이 접촉홀을 총해 금속배선층을 형성한 금속 배선 접촉부는 접촉층과 상기 접촉홀바닥의 접촉층위에 형성된 반도체층과, 상기 반도체층과 접한 금속 배선층으로 구성되고, 상기반도체층은 이에 확산된 금속 배선층의 원소가 포함되어 있는 것을 특징으로 하고 있다.
다음에 본 발명에 대한 상세한 내용을 첨부한 제2도(a)내지 제2도(f)를 참조하여 설명한다.
제2도(a)는 제1도(a)와 동일하고 따라서 동일 구성에 동일 부호를 할당하였으며 제2도(a)의 단면도 예는 실시예이므로 다른 형태의 접촉홀을 통해 금속배선층 형성하는 경우에도 마찬가지로 본 발명이 적용된다.
먼저, 접촉홀을 형성하는 공정을 진행한다. 즉, 제2도(a)와 같이 실리콘기판(1)과 이에 페터닝되어 형성되는 도정라인 또는 게이트라인(2)은 접촉층이되고 이 접촉층은 금속배선층과 연결되기 위해서 층간 절연층(3)응 형성하고 사진식각하여 접촉홀(5)을 형성한다. 도면에는 또 하나의 접촉홀이 마련되어있는 데, 도면에서 보아 우측에 형성한 접촉홀의 접촉층은 반도체 기판의 일영역이고, 이에는 적당한량의 불순물이 포함된 반도체 영역이다. 따라서, 본 발명에서 사용한 접촉층은 도전라인의 일영역이거나 또는 반도체층이다.
그런데 접촉홀을 형성할 때에 접촉홀에는 상기 두가지 형태의 접촉홀 어느 경우라도 산화막이 존재해 있어 이를 제거하도록 불산계역의 에찬트로 잔유산화막(4)을 제거하는 공정을 수행한다.
제2도(a)와 같이 접촉홀을 형성후에 제2도(b)와 같이 불산계열의 에찬트를 사용하여 접촉홀에 있는 잔유산화층(4)을 제거한다. 그러나 이때 언급한 바대로 많은 문제가 발생되고 있음은 앞서 지적한 바와같다.
이에 본 발명에서는 제2도(c)와 같이 전면에 반도체층(8)을 형성한다. 사용한 반도체로서는 ZnO이다. n형 반도체로서 형성하는 방법에 따라서 10-3내지 105 Ω/cm의 저항을 갖도록 형성할수 있다.
ZnO막을 형성하기 위해서는 DEZ즉(C2H5)²Zn에 H2O를 넣어 반응시켜 얻어지는 ZnO를 형성시키는 것으로 반응조전은 다음과 같다.
즉, 증착온도는 350내지 450℃, 압력은 200내지 350 Torr, DEZ : H2O는 1 : 10이상으로 하여 형성하고 본 실시예에서는 ZnO의 두께를 200Å이 되게한다.
ZnO는 아연 결핍(zinc dificiency)를 이루고있으며 이에 본 발명에서는 다음의 공정에서 보듯이 3+가의 AL등을 도핑하여 105Ω/cm내외의 ZnO막에 포함되기 위해서 본 발명에서는 금속배선층형성후 열처리 공정을 이용한다.
상기한 설명과 같이 공정을 수행하여 약 200Å두께의 ZnO막을 제2도(c)와 같이 기판 전면에 형성하고 이어서, 제2도(d)와 같이 ZnO층(8)을 사진식각방법으로 접촉홀에 만 잔유하게한다. 즉, 포토레지스트를 코팅하고 마스크 패턴을 이용하여 노광처리 한 후 ZnO를 제거하는 데 적합한 에찬트인 질산으로 접촉홀 이외의 영역을 제거하는 것이다.
이어서 제2도(e)와 같이 전면에 금속배선층으로 Al층(9)을증착하여형성한다.
다음에 제2도(f)와 같이 사진식각방법으로 금속배선패턴(10)을 형성하고 금속배선패턴인 Al층을 열처리를 해야 하는데 이때 ZnO층에 관련하여 주의할 것은 ZnO층으로 확산되는 Al량이 1023개 이상이 안되게 하는 것이다. 왜냐하면 그 이상의 Al성분이 ZnO층에 포함되면 ZnO층은 반도체라기보다 금속층에 가깝기 때문이다.
Al배선막을 형성한 후에 열처리에 의해서 Al원소가 ZbO로 확산하여 도핑됨에 따라 ZnO층의 비저항은 105Ω/cm정도가 된다. 이때 금속배선층 형성후 수반되는 열처리공정에 의해서 Al금속이 자동 도핑이 이루어지는 효과아 있어 공정산 유리하다. 따라서 자동도핑에 의해서 실리콘층과 Al층간의 접촉저항을 감소시키게되고 그 값은 균일하게 된다.
또한, 잔유산화막 식각시 과도 에치된 경우를 포함하여 반도체층(8)에 의해서 단차가 완충되므로 금속배선층 형성시 스텝커버리지가 악화되지 않는 잇점이 있다.
Claims (8)
- 접촉증상에 절연층을 형성하고 사진식각하여 절연층에 접촉홀을 형성하는 단계; 상기한 접촉홀 형성시 접촉홀의 잔유산화물을 에칭하여 제거하는 단계; 기판 전면에 반도체층을 형성하고 사진식각방법 으로 반도체층을 패터닝하므로서 접촉홀내의 노출된 접촉홀을 반도체층으로 덮는 단계; 금속배선층을 접촉홀에 형성하고 금속배선층을 이루는 원소의 일부가 반도체층에 확산되는 단계로 이루어져 접촉층과 금속배선층을 연결하는 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법.
- 제1항에 있어서, 상기 금속배선층은 알루미늄(Al)인 것을 특징으로 하는 반도체장치의 금속배선층 형성방법.
- 제1항에 있어서, 상기 잔유산화층의 제거는 불산용액으로 습식 에칭하여 제거함을 특징으로 하는 반도체 장치의 금속배선층 형성방법.
- 제1항에 있어서, 상기 접촉홀내의 반도체층은 ZnO인 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법.
- 제4항에 있어서, 상기 ZnO층은(C2H5)²Zn;H2O 1 : 10이상으로 하고, 증착온도는 350내지 450℃,압력은 200내지 350Torr으로 하여 형성되고, ZnO의 두께를 약 200Å이 되게하며, 도핑된 Al의 원소는 10²³개 미만인 것을 특징으로 하는 반도체 장치의 금속배선층 형성방법.
- 접촉층산에 형성한 절연층에 접촉홀이 형성되고 이 접촉홀을 총해 금속배선층을 형성한 금속배선접촉부는 접촉층과, 상기 접촉홀바닥의 접촉층위에 형성된 반도체층과, 상기 반도체층은 이에 확산되는 금속 배선층의 원소가 포함되어 있는 것을 특징으로 하는 반도체 장치의 금속 배선 접촉부.
- 제6항에 있어서, 상기 금속배선층은 알루미늄(Al)인 것을 특징으로 하는 반도체 장치의 금속선 접촉부.
- 제6항에 있어서, 상기 접촉홀내의 반도체층은 ZnO인 것을 특징으로 하는 반도체 장치의 금속 배선 접촉부.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028619A KR970009868B1 (ko) | 1993-12-20 | 1993-12-20 | 반도체 장치의 금속배선층 형성방법 및 금속 접촉부 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019930028619A KR970009868B1 (ko) | 1993-12-20 | 1993-12-20 | 반도체 장치의 금속배선층 형성방법 및 금속 접촉부 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950021222A KR950021222A (ko) | 1995-07-26 |
KR970009868B1 true KR970009868B1 (ko) | 1997-06-18 |
Family
ID=19371751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019930028619A KR970009868B1 (ko) | 1993-12-20 | 1993-12-20 | 반도체 장치의 금속배선층 형성방법 및 금속 접촉부 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970009868B1 (ko) |
-
1993
- 1993-12-20 KR KR1019930028619A patent/KR970009868B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950021222A (ko) | 1995-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4276557A (en) | Integrated semiconductor circuit structure and method for making it | |
US4446613A (en) | Integrated circuit resistor and method of fabrication | |
US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
US4070501A (en) | Forming self-aligned via holes in thin film interconnection systems | |
US5244835A (en) | Method of making contact electrodes of polysilicon in semiconductor device | |
JPS58139468A (ja) | 半導体装置およびその製造方法 | |
GB2077993A (en) | Low sheet resistivity composite conductor gate MOS device | |
US4525733A (en) | Patterning method for reducing hillock density in thin metal films and a structure produced thereby | |
USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
JPH06163578A (ja) | 接続孔形成法 | |
KR970009868B1 (ko) | 반도체 장치의 금속배선층 형성방법 및 금속 접촉부 | |
KR100250744B1 (ko) | 반도체 소자의 폴리사이드층 형성 방법 | |
EP0120918B1 (en) | An aluminum-metal silicide interconnect structure for integrated circuits and method of manufacture thereof | |
US5136361A (en) | Stratified interconnect structure for integrated circuits | |
KR100230731B1 (ko) | 반도체 디바이스의 콘택 구조 및 그 제조방법 | |
KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
KR0154766B1 (ko) | 반도체장치의 접촉창 형성방법 | |
JPS633436A (ja) | 半導体装置の製造方法 | |
KR950003221B1 (ko) | 반도체장치 제조방법 | |
KR960009987B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR19990056756A (ko) | 아날로그 반도체 소자의 제조 방법 | |
EP0078221A2 (en) | Polycrystalline silicon diode with metal silicide contact | |
KR0176204B1 (ko) | 콘택저항을 개선하기 위한 반도체장치의 제조방법 | |
KR100290769B1 (ko) | 텅스텐 플러그 형성 방법 | |
KR950013791B1 (ko) | 매립 형태의 콘택 위에 게이트전극 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20110923 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 16 |
|
EXPY | Expiration of term |