KR20230044989A - 표시 장치 - Google Patents

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다이스케 쿠보타
히로유키 미야케
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 광 누설이 적고 콘트라스트가 우수한 표시 장치를 제공한다. 또는, 개구율이 높고 용량이 큰 용량 소자를 가진 표시 장치를 제공한다. 또는, 기생 용량에 기인하는 배선 지연이 저감된 표시 장치를 제공한다.
기판 위의 트랜지스터, 트랜지스터와 접속된 화소 전극, 트랜지스터와 전기적으로 접속된 신호 라인, 트랜지스터와 전기적으로 접속되며 신호 라인과 교차되는 주사 라인, 절연막을 개재하여 화소 전극 및 신호 라인 위에 제공되는 공통 전극을 포함하고, 공통 전극은 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가지는 표시 장치이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히 본 발명의 일 형태는 표시 장치와 그 제작 방법에 관한 것이다.
근년에 들어, 액정은 다양한 디바이스에 사용되고 있으며 특히 얇고 가벼운 특징을 가진 액정 표시 장치(액정 디스플레이)는 폭넓은 분야의 디스플레이에 적용되고 있다.
액정 표시 장치에 포함되는 액정 분자에 전계를 인가하는 방법에는 수직 전계 방식 또는 수평 전계 방식이 있다. 수평 전계 방식의 액정 표시 패널에는 화소 전극과 공통 전극(common electrode)이 같은 절연막 위에 제공되는 IPS(In-Plane Switching) 모드와, 절연막을 개재(介在)하여 화소 전극과 공통 전극이 중첩되는 FFS(Fringe Field Switching) 모드가 있다.
FFS 모드 액정 표시 장치는 화소 전극에 슬릿(slit) 형태의 개구부를 가지고, 이 개구부에 있어서 화소 전극과 공통 전극 사이에 발생되는 전계를 액정 분자에 인가함으로써 액정 분자의 배향을 제어한다.
FFS 모드 액정 표시 장치는 개구율이 높고 넓은 시야각을 구현할 수 있음과 함께 화상의 콘트라스트가 개선되는 효과가 있기 때문에 최근에 들어 폭 넓게 적용되고 있다(특허문헌 1 참조).
일본국 특개2000-89255호 공보
본 발명의 일 형태는 기생 용량에 기인하는 배선 지연이 저감된 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 광 누설이 적고 콘트라스트가 우수한 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 개구율이 높고 용량이 큰 용량 소자를 가진 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 소비 전력이 저감된 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 전기 특성이 우수한 트랜지스터를 가진 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 신규 표시 장치를 제공한다. 또는, 본 발명의 일 형태는 개구율이 높고 시야각이 넓은 표시 장치를 적은 공정 수로 제작하는 방법을 제공한다. 또는, 본 발명의 일 형태는 신규 표시 장치의 제작 방법을 제공한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 것 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 과제 외의 과제가 만들어질 수 있다.
본 발명의 일 형태는 절연 표면 위의 트랜지스터, 트랜지스터와 접속된 화소 전극, 트랜지스터와 접속된 신호 라인, 트랜지스터와 접속되며 신호 라인과 교차되는 주사 라인, 절연막을 개재하여 화소 전극 및 신호 라인 위에 제공되는 공통 전극을 포함하고, 공통 전극은 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가지는 표시 장치이다.
또한, 트랜지스터는 주사 라인과 전기적으로 접속되는 게이트 전극, 게이트 전극과 중첩되는 반도체막, 게이트 전극과 반도체막 사이의 게이트 절연막, 신호 라인 및 반도체막에 전기적으로 접속되는 제 1 도전막, 화소 전극 및 반도체막에 전기적으로 접속되는 제 2 도전막을 포함하고, 제 2 도전막은 주사 라인 및 공통 전극에서의 줄무늬 영역에 평행한 영역을 가진다.
본 발명의 일 형태는 절연 표면 위에 신호 라인, 주사 라인, 트랜지스터, 화소 전극, 공통 전극, 및 용량 소자를 포함하는 표시 장치이다. 트랜지스터는 주사 라인과 전기적으로 접속되는 게이트 전극, 게이트 전극과 중첩되는 반도체막, 게이트 전극과 반도체막 사이의 게이트 절연막, 신호 라인 및 반도체막에 전기적으로 접속되는 제 1 도전막, 화소 전극 및 반도체막에 전기적으로 접속되는 제 2 도전막을 포함한다. 용량 소자는 화소 전극, 공통 전극, 화소 전극과 공통 전극 사이에 제공된 질화물 절연막을 가진다. 공통 전극은 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가진다.
또한, 제 2 도전막은 주사 라인 및 공통 전극에서의 줄무늬 영역에 평행한 영역을 가진다.
또한, 공통 전극에서의 줄무늬 영역의 줄 각각이, 주사 라인에 평행하게 배치된 복수의 화소 전극에 걸쳐 연장되어도 좋다.
또한, 공통 전극과 신호 라인이 교차되는 각도는 70°이상 110°이하인 것이 바람직하다.
또한, 화소 전극은 매트릭스 형태로 제공된다. 또한 공통 전극은, 주사 라인과 교차되고 줄무늬 영역과 접속되는 영역을 가진다. 또한, 반도체막 및 화소 전극은 게이트 절연막에 접촉된다.
또한, 반도체막 및 화소 전극은 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 가진다.
또한, 반도체막 및 화소 전극은 제 1 막 및 제 2 막을 포함하는 적층 구조이고, 제 1 막은 금속 원소의 원자수비가 제 2 막과 다르다.
본 발명의 일 형태에 의하여 기생 용량에 기인하는 배선 지연이 저감된 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 광 누설이 적고 콘트라스트가 우수한 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 개구율이 높고 용량이 큰 용량 소자를 가진 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비 전력이 저감된 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 전기 특성이 우수한 트랜지스터를 가진 표시 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 개구율이 높고 시야각이 넓은 표시 장치를 적은 공정 수로 제작할 수 있다.
도 1은 표시 장치의 일 형태를 설명하는 단면도 및 상면도.
도 2는 표시 장치의 일 형태를 설명하는 상면도.
도 3은 표시 장치의 일 형태를 설명하는 블록도 및 회로도.
도 4는 표시 장치의 일 형태를 설명하는 상면도.
도 5는 트랜지스터의 일 형태를 설명하는 단면도.
도 6은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 7은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 8은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 9는 표시 장치의 일 형태를 설명하는 상면도 및 단면도.
도 10은 표시 장치의 일 형태를 설명하는 상면도.
도 11은 표시 장치의 일 형태를 설명하는 상면도.
도 12는 트랜지스터의 일 형태를 설명하는 단면도.
도 13은 트랜지스터의 제작 방법의 일 형태를 설명하는 단면도.
도 14는 트랜지스터의 일 형태를 설명하는 단면도.
도 15는 표시 모듈을 설명하는 도면.
도 16은 실시형태에 따른 전자 기기의 외관을 설명하는 도면.
도 17은 시료 1 및 시료 2의 상면도 및 투과율의 분포를 나타낸 도면.
도 18은 시료 3 및 시료 4의 상면도 및 투과율의 분포를 나타낸 도면.
도 19는 표시 장치의 일 형태를 설명하는 상면도.
도 20은 트랜지스터의 일 형태를 설명하는 단면도.
도 21은 트랜지스터의 일 형태를 설명하는 단면도.
도 22는 트랜지스터의 일 형태를 설명하는 단면도.
도 23은 트랜지스터의 일 형태를 설명하는 단면도.
도 24는 표시 장치의 일 형태를 설명하는 상면도.
도 25는 표시 장치의 일 형태를 설명하는 상면도.
도 26은 도전율의 온도 의존성을 설명하는 도면.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 기재된 실시형태 및 실시예의 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에서 실시형태 및 실시예를 설명함에 있어서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호 또는 동일한 해치 패턴을 다른 도면간에서 공통적으로 사용하고 그 반복 설명은 생략한다.
또한, 본 명세서에서 참조하는 각 도면에서는 각 구성의 크기, 막 두께, 또는 영역이 명료화를 위하여 과장되어 도시되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 '제 1', '제 2', '제 3' 등의 용어는 구성 요소의 혼동을 피하기 위하여 붙인 것에 불과하고 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, '제 1'을 '제 2'로 또는 '제 3' 등으로 적절히 바꿔 설명할 수 있다.
또한, '소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화할 때 등에 서로 바뀔 수 있다. 그러므로, 본 명세서에서는 '소스'나 '드레인'의 용어는 서로 바꿔서 사용할 수 있는 것으로 한다.
또한, 전압이란 두 지점 사이에서의 전위차를 말하고, 전위란 한 지점의 정전기장 안에 있는 단위 전하가 가지는 정전 에너지(전기적인 위치 에너지)를 말한다. 다만, 일반적으로 한 지점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위) 사이의 전위차를 단순히 전위 또는 전압이라고 하고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 이 때문에, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압으로 바꿔 설명하여도 좋고, 전압을 전위로 바꿔 설명하여도 좋은 것으로 한다.
또한, 본 명세서 등에서 '전기적으로 접속'이라는 표현에는 '어떠한 전기적 작용을 가진 것'을 통하여 접속되는 경우가 포함된다. 여기서, '어떠한 전기적 작용을 가진 것'은 접속 대상간에서의 전기 신호의 주고 받음을 가능하게 하는 것이면 특별히 제한되지 않는다. 예를 들어, '어떠한 전기적 작용을 가진 것'으로서는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 기타 각종 기능을 가지는 소자 등을 들 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치에 대하여 도면을 사용하여 설명한다.
도 1의 (A)는 FFS 모드 액정 표시 장치의 단면도이고, 도 1의 (B)는 이 액정 표시 장치에 포함되는 표시부의 한 화소(10)의 상면도이다. 또한, 도 1의 (A)는 도 1의 (B)를 일점 쇄선 A-B에서 절단한 단면도에 상당한다. 또한, 도 1의 (B)에서는 기판(1), 절연막(3), 절연막(8), 절연막(60), 기판(61), 차광막(62), 착색막(63), 절연막(64), 절연막(65), 및 액정층(66)을 생략하였다.
도 1에 도시된 바와 같이 FFS 모드 액정 표시 장치는 액티브 매트릭스형 액정 표시 장치이며 표시부에 제공되는 각 화소(10)는 트랜지스터(102) 및 화소 전극(7)을 가진다.
도 1의 (A)에 도시된 바와 같이 액정 표시 장치는 기판(1) 위의 트랜지스터(102), 트랜지스터(102)에 접속되는 화소 전극(7), 트랜지스터(102) 및 화소 전극(7)에 접촉되는 절연막(8), 절연막(8)에 접촉되는 공통 전극(9), 절연막(8) 및 공통 전극(9)에 접촉되고 배향막으로서 기능하는 절연막(60)을 가진다.
또한, 기판(61)에 접촉되는 차광막(62) 및 착색막(63), 기판(61)과 차광막(62)과 착색막(63)에 접촉되는 절연막(64), 절연막(64)에 접촉되고 배향막으로서 기능하는 절연막(65)을 가진다. 또한, 절연막(60)과 절연막(65) 사이에 액정층(66)을 가진다. 또한, 기판(1) 및 기판(61) 외측에 편광판(미도시)이 제공된다.
트랜지스터(102)는 스태거형, 역 스태거형, 코플레이너형(coplanar) 등의 트랜지스터를 적절히 사용할 수 있다. 또한, 역 스태거형의 경우, 채널 에치 구조(channel-etched structure), 채널 보호 구조 등을 적절히 채용할 수 있다.
본 실시형태에서 제시하는 트랜지스터(102)는 역 스태거형이며 채널 에치 구조를 가진 트랜지스터이다. 트랜지스터(102)는 기판(1) 위의, 게이트 전극으로서 기능하는 도전막(2), 기판(1) 및 도전막(2) 위의, 게이트 절연막으로서 기능하는 절연막(3), 절연막(3)을 개재하여 도전막(2)과 중첩되는 반도체막(4), 반도체막(4)에 접촉되는 도전막(5) 및 도전막(6)을 가진다. 또한, 도전막(2)은 게이트 전극으로서 기능하며 주사 라인으로서도 기능한다. 즉, 게이트 전극은 주사 라인의 일부이다. 또한, 도전막(5)은 신호 라인으로서 기능한다. 또한, 도전막(5) 및 도전막(6)은 소스 전극 및 드레인 전극으로서 기능한다. 즉, 소스 전극 및 드레인 전극 중 한쪽은 신호 라인의 일부이다. 따라서 트랜지스터(102)는 주사 라인 및 신호 라인과 전기적으로 접속된다. 또한, 여기서는 도전막(2)은 게이트 전극으로서 기능하며 주사 라인으로서도 기능하지만 게이트 전극과 주사 라인은 따로따로 형성되어도 좋다. 또한, 도전막(5)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하며 신호 라인으로서도 기능하지만, 소스 전극 및 드레인 전극 중 한쪽 그리고 신호 라인은 따로따로 형성되어도 좋다.
또한, 트랜지스터(102)에 포함되는 반도체막(4)에는 실리콘, 실리콘 저마늄, 산화물 반도체 등 반도체 재료를 적절히 사용할 수 있다. 또한, 반도체막(4)은 적절히 비정질 구조, 미결정 구조, 다결정 구조, 단결정 구조 등으로 할 수 있다.
도 1의 (B)에 도시된 바와 같이 화소(10)에 있어서 화소 전극(7)은 직사각형이다. 또한, 본 실시형태에서 제시하는 표시 장치는 액티브 매트릭스형 액정 표시 장치이기 때문에 화소 전극(7)이 매트릭스 형태로 배치된다. 화소 전극(7) 및 공통 전극(9)은 투광성을 가지는 막으로 형성된다.
또한, 화소 전극(7)의 형상은 직사각형에 한정되지 않고 화소(10)의 형상에 따라 적절한 형상으로 할 수 있다. 또한, 화소 전극(7)은, 화소(10) 중 주사 라인으로서 기능하는 도전막(2) 및 신호 라인으로서 기능하는 도전막(5)으로 둘러싸인 영역에 광범위하게 형성되는 것이 바람직하다. 이로써 화소(10)의 개구율을 향상시킬 수 있다.
공통 전극(9)은 신호 라인으로서 기능하는 도전막(5)과 교차되는 방향으로 연장된 영역(제 1 영역)을 복수로 가진다. 즉, 신호 라인으로서 기능하는 도전막(5)과 교차되는 방향으로 연장된 줄무늬 영역(복수의 제 1 영역)을 가진다. 또한, 이 줄무늬 영역은 신호 라인으로서 기능하는 도전막(5)에 평행 또는 실질적으로 평행한 방향으로 연장된 영역(제 2 영역)과 접속된다. 즉, 공통 전극(9)은 줄무늬 영역(복수의 제 1 영역)과, 이 줄무늬 영역과 접속되는 접속 영역(제 2 영역)으로 구성된다.
바꿔 말하면 공통 전극(9)은 화소 전극(7) 위에, 주사 라인으로서 기능하는 도전막(2)에 평행 또는 실질적으로 평행한 방향으로 연장된 영역(제 1 영역)을 복수로 가진다. 즉, 주사 라인으로서 기능하는 도전막(2)에 평행 또는 실질적으로 평행한 방향으로 연장된 줄무늬 영역(복수의 제 1 영역)을 가진다. 또한, 이 줄무늬 영역은 주사 라인으로서 기능하는 도전막(2)과 교차되는 방향으로 연장된 영역(제 2 영역)과 접속된다.
공통 전극(9)에서의 줄무늬 영역(복수의 제 1 영역)이 연장되는 방향과 신호 라인으로서 기능하는 도전막(5)이 연장되는 방향이 교차되는 각도는 70°이상 110°이하가 바람직하다. 이와 같은 각도로 교차됨으로써 광 누설이 저감될 수 있다. 또한, 공통 전극(9)이 기판(1) 전체 면에 형성되지 않고 줄무늬 영역(복수의 제 1 영역)을 가지기 때문에 공통 전극(9)과 주사 라인으로서 기능하는 도전막(2) 사이와, 공통 전극(9)과 신호 라인으로서 기능하는 도전막(5) 사이에 발생되는 기생 용량을 저감할 수 있다.
또한, 공통 전극(9)에서 줄무늬 영역(복수의 제 1 영역)은 직선 형상으로 할 수 있다. 또는, 공통 전극(9)에서 줄무늬 영역(복수의 제 1 영역)은 지그재그 형태의 꺾은선이나, 물결 형태 등의 곡선이 반복된 형상으로 할 수 있다. 공통 전극(9)에서 줄무늬 영역(복수의 제 1 영역)이 꺾은선 또는 곡선이 반복된 형상인 경우, 액정 분자의 배향 상태가 멀티도메인화되어 시야각 개선 효과가 나타난다.
공통 전극(9)은 줄무늬 영역을 가지기 때문에 화소 전극(7)에 전압이 인가되면 화소 전극(7)과 공통 전극(9) 사이에서 도 1의 (A)의 파선 화살표로 나타낸 바와 같이 포물선 형상의 전계가 발생된다. 이에 의하여 액정층(66)에 포함되는 액정 분자를 배향시킬 수 있다.
또한, 화소 전극(7)과 공통 전극(9)이 중첩되는 영역에서 화소 전극(7), 절연막(8), 및 공통 전극(9)은 용량 소자로서 기능한다. 화소 전극(7) 및 공통 전극(9)은 투광성을 가지는 막으로 형성되기 때문에 개구율이 향상되고 용량 소자의 용량이 증가될 수 있다. 또한, 화소 전극(7)과 공통 전극(9) 사이의 절연막(8)을 비유전율이 높은 재료로 형성함으로써, 용량 소자에 전하를 많이 축적할 수 있다. 비유전율이 높은 재료로서는 질화 실리콘, 산화 알루미늄, 산화 갈륨, 산화 이트륨, 산화 하프늄, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz) 등이 있다.
차광막(62)은 블랙 매트릭스로서 기능한다. 착색막(63)은 컬러 필터로서 기능한다. 또한, 착색막(63)은 반드시 제공할 필요는 없고 예를 들어, 흑백 표시의 액정 표시 장치의 경우 등에는 착색막(63)을 제공하지 않아도 된다.
착색막(63)은 특정 파장 대역의 광을 투과시키는 착색막이면 좋고, 예를 들어 적색 파장 대역의 광을 투과시키는 적색(R)의 막, 녹색 파장 대역의 광을 투과시키는 녹색(G)의 막, 청색 파장 대역의 광을 투과시키는 청색(B)의 막 등을 사용할 수 있다.
차광막(62)은 특정 파장 대역의 광을 차광하는 기능을 가지면 좋고, 금속막이나, 또는 흑색 안료 등을 포함한 유기 절연막 등을 사용할 수 있다.
절연막(65)은 평탄화층으로서의 기능, 또는 착색막(63)에 포함될 수 있는 불순물이 액정 소자 측으로 확산되는 것을 억제하는 기능을 가진다.
또한, 기판(1)과 기판(61) 사이에는 실재(미도시)가 제공되고, 액정층(66)이 기판(1), 기판(61), 및 실재에 의하여 밀봉되어 있다. 또한, 절연막(60)과 절연막(64) 사이에 액정층(66)의 두께(셀 갭이라고도 함)를 유지하는 스페이서를 제공하여도 좋다.
다음에, 본 실시형태에서 제시하는 액정 표시 장치의 구동 방법에 대하여 도 2를 사용하여 설명한다.
도 2는 FFS 모드 액정 표시 장치의 화소부에 포함되는 화소의 상면도이며 인접한 2개의 화소(화소(10a)와 화소(10b))를 도시한 것이다. 도 2의 (A) 및 (B)에서 공통 전극(9)은 주사 라인으로서 기능하는 도전막(2)에 평행 또는 실질적으로 평행한 방향으로 연장되어 있다. 즉, 화소(10a, 10b)에 걸쳐 연장되어 있다.
도 2의 (A) 및 도 2의 (B)는 신호 라인으로서 기능하는 도전막(5a, 5b)과 교차되는 방향으로 연장된 줄무늬 영역을 가진 공통 전극(9)이 제공된 화소(10a, 10b)를 도시한 것이고, 도 2의 (C) 및 도 2의 (D)는 주사 라인으로서 기능하는 도전막(2)과 교차되는 방향으로 연장된 줄무늬 영역을 가진 공통 전극(9)이 제공된 화소(10a, 10b)를 도시한 것이다. 초기 상태가 흑색 표시이고 화소 전극에 전압이 인가됨으로써 백색 표시가 되는 화소에 포함되는 표시 소자의 구동 방법, 즉 노멀리 블랙 모드 표시 소자의 구동 방법에 대하여 설명한다. 또한, 여기서 표시 소자란, 화소 전극(7), 공통 전극(9), 및 액정층에 포함되는 액정 분자를 가리킨다. 또한, 본 실시형태에서는 노멀리 블랙 모드의 표시 소자의 구동 방법을 설명하지만 노멀리 화이트 모드의 표시 소자의 구동 방법에 적절히 적용할 수도 있다.
또한, 흑색 표시 시에는 트랜지스터를 온 상태로 하는 전압을 주사 라인에 인가하고 신호 라인 및 공통 전극에 0V를 인가한다. 이에 의하여 화소 전극에 0V가 인가된다. 즉, 화소 전극과 공통 전극 사이에 전계가 발생되지 않아 액정 분자가 동작하지 않는다.
백색 표시 시에는 트랜지스터를 온 상태로 하는 전압을 주사 라인에 인가하고 신호 라인에 액정 분자가 동작하는 전압, 예를 들어 6V를 인가하고 공통 전극에 0V를 인가한다. 이에 의하여 화소 전극에 6V가 인가된다. 즉, 화소 전극과 공통 전극 사이에 전계가 발생되어 액정 분자가 동작한다.
또한, 여기서는 네거티브형 액정 재료를 사용하는 경우를 설명하기 때문에 초기 상태에서 액정 분자는 공통 전극과 직교하는 방향으로 배향된다. 이러한 초기 상태에서의 액정 분자의 배향을 초기 배향이라고 한다. 또한, 화소 전극과 공통 전극 사이에 전압이 인가됨으로써 기판에 평행한 면 내에서 액정 분자가 회전한다. 또한, 본 실시형태에서는 네거티브형 액정 재료를 사용하는 경우를 설명하지만 포지티브형 액정 재료를 적절히 사용할 수도 있다.
또한, 도 1의 (A)에서 기판(1) 및 기판(61) 외측에 편광판이 제공된다. 기판(1) 외측에 제공되는 편광판에 포함되는 편광자와 기판(61) 외측에 제공되는 편광판에 포함되는 편광자는 서로 직교하도록 직교 니콜 상태로 배치된다. 그래서, 주사 라인으로서 기능하는 도전막(2) 또는 신호 라인으로서 기능하는 도전막(5a, 5b)에 평행한 방향으로 액정 분자가 배향되면 편광판에 광이 흡수되어 흑색 표시가 된다. 또한, 본 실시형태에서는 편광판의 위치를 직교 니콜 상태로 하는 경우에 대하여 설명하지만 적절히 평행 니콜 상태로 할 수도 있다.
도 2에서 화소(10a)는 주사 라인으로서 기능하는 도전막(2), 반도체막(4a), 신호 라인으로서 기능하는 도전막(5a), 도전막(6a), 화소 전극(7a), 및 공통 전극(9)을 가지고, 화소(10b)는 주사 라인으로서 기능하는 도전막(2), 반도체막(4b), 신호 라인으로서 기능하는 도전막(5b), 도전막(6b), 화소 전극(7b), 및 공통 전극(9)을 가진다. 또한, 도 2의 (A) 및 도 2의 (C)는 초기 상태, 도 2의 (B) 및 도 2의 (D)는 화소(10b)를 백색 표시로 한 상태를 도시한 것이다.
도 2의 (C) 및 도 2의 (D)에 도시된 화소(10a, 10b)는 공통 전극(9)이 신호 라인으로서 기능하는 도전막(5a, 5b)에 평행 또는 실질적으로 평행한 방향으로 연장되기 때문에 도 2의 (C)에 도시된 초기 상태(흑색 표시)에서는 액정 분자(L)는 신호 라인으로서 기능하는 도전막(5a, 5b)에 수직인 방향으로 배향된다.
도 2의 (D)에 도시된 바와 같이 화소(10a)를 흑색 표시, 화소(10b)를 백색 표시로 하는 경우에 대하여 설명한다. 신호 라인으로서 기능하는 도전막(5a) 및 공통 전극(9)에 0V를 인가한다. 또한, 신호 라인으로서 기능하는 도전막(5b)에 6V를 인가한다. 이 결과 화소(10b)에서 화소 전극(7b)에 6V가 인가됨으로써 도면 중 화살표로 나타낸 바와 같이 화소 전극(7b)과 공통 전극(9) 사이에 전계가 발생되어, 이에 따라 액정 분자(L)가 배향된다. 여기서는 액정 분자(L)가 45°회전한 상태를 도시하였다.
또한, 화소(10a)에서 화소 전극(7a)의 전위는 0V이고, 화소 전극(7a) 근방에 제공되는 신호 라인으로서 기능하는 도전막(5b)의 전위는 6V이다. 그러므로, 화소(10a)에서도 도면 중 화살표로 나타낸 바와 같이 화소 전극(7a)과, 신호 라인으로서 기능하는 도전막(5b) 사이에 전계가 발생되어, 액정 분자(L)가 배향된다. 이 결과 흑색 표시가 되어야 하는 화소(10a)에서 일부의 액정 분자(L)의 배향 상태가 변화되어 광 누설이 발생된다.
한편, 도 2의 (A) 및 도 2의 (B)에 도시된 화소(10a, 10b)는 공통 전극(9)이 신호 라인으로서 기능하는 도전막(5a, 5b)과 직교하는 방향으로 연장되기 때문에 초기 상태(흑색 표시)에서는 액정 분자(L)는 신호 라인으로서 기능하는 도전막(5a, 5b)에 평행 또는 실질적으로 평행한 방향으로 배향된다.
도 2의 (B)에 도시된 바와 같이 화소(10a)를 흑색 표시, 화소(10b)를 백색 표시로 하는 경우에 대하여 설명한다. 신호 라인으로서 기능하는 도전막(5a) 및 공통 전극(9)에 0V를 인가한다. 또한, 신호 라인으로서 기능하는 도전막(5b)에 6V를 인가한다. 이 결과 화소(10b)에서 화소 전극(7b)에 6V가 인가됨으로써 도면 중 화살표로 나타낸 바와 같이 화소 전극(7b)과 공통 전극(9) 사이에 전계가 발생되어, 이에 따라 액정 분자(L)가 배향된다. 여기서는 액정 분자(L)가 -45°회전한 상태를 도시하였다.
또한, 화소(10a)에서 화소 전극(7a)의 전위는 0V이고, 화소 전극(7a) 근방에 제공되는 신호 라인으로서 기능하는 도전막(5b)의 전위는 6V이다. 하지만, 신호 라인으로서 기능하는 도전막(5b)과 공통 전극(9)이 교차되기 때문에 화소 전극(7a)과, 신호 라인으로서 기능하는 도전막(5b) 사이에 발생되는 제 1 전계(F1)가 액정 분자(L)의 장축과 직교하게 된다. 이 결과 네거티브형 액정인 액정 분자(L)는 동작하지 않으므로 광 누설이 억제될 수 있다.
상술한 바와 같이 FFS 모드 액정 표시 장치에 신호 라인과 교차되는 방향으로 연장된 공통 전극을 제공함으로써 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 본 실시형태에서 제시하는 공통 전극(9)은 기판 전체면 위에 형성되지 않는다. 그러므로 신호 라인으로서 기능하는 도전막(5a, 5b)과 중첩되는 영역을 줄일 수 있어 신호 라인과 공통 전극(9) 사이에 발생되는 기생 용량을 저감할 수 있다. 따라서, 대면적 기판을 사용하여 제작되는 표시 장치의 배선 지연을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치에 대하여 도면을 사용하여 설명한다. 또한, 본 실시형태에서는 트랜지스터에 포함되는 반도체막으로서 산화물 반도체막을 사용하는 경우를 설명한다.
도 3의 (A)에 도시된 표시 장치는 화소부(101), 주사 라인 구동 회로(104), 신호 라인 구동 회로(106), 각각 평행 또는 실질적으로 평행하게 배치되며 주사 라인 구동 회로(104)에 의하여 전위가 제어되는 m개의 주사 라인(107), 및 각각 평행 또는 실질적으로 평행하게 배치되며 신호 라인 구동 회로(106)에 의하여 전위가 제어되는 n개의 신호 라인(109)을 가진다. 또한, 화소부(101)는 매트릭스 형태로 배치된 복수의 화소(103)를 가진다. 또한, 신호 라인(109)을 따라 각각 평행 또는 실질적으로 평행하게 배치된 공통 라인(115)을 가진다. 또한, 주사 라인 구동 회로(104) 및 신호 라인 구동 회로(106)를 합쳐 구동 회로부라고 부르는 경우가 있다.
각 주사 라인(107)은, 화소부(101)에서 m행 n열로 배치된 화소(103) 중, 어느 한 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 각 신호 라인(109)은, m행 n열로 배치된 화소(103) 중, 어느 한 열에 배치된 m개의 화소(103)와 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 공통 라인(115)은, m행 n열로 배치된 화소(103) 중, 어느 한 열에 배치된 m개의 화소(103)와 전기적으로 접속된다.
도 3의 (B)는 도 3의 (A)에 도시된 표시 장치의 화소(103)에 사용할 수 있는 회로 구성의 일례를 도시한 것이다.
도 3의 (B)에 도시된 화소(103)는 액정 소자(121), 트랜지스터(102), 및 용량 소자(105)를 가진다.
액정 소자(121)의 한 쌍의 전극 중 한쪽은 트랜지스터(102)와 접속되고, 그 전위는 화소(103)의 사양에 따라 적절히 설정된다. 액정 소자(121)의 한 쌍의 전극 중 다른 쪽은 공통 라인(115)과 접속되고, 공통 전위(common potential)가 공급된다. 트랜지스터(102)에 기록되는 데이터에 따라 액정 소자(121)에서 액정 분자의 배향 상태가 제어된다.
또한, 액정 소자(121)는 액정 분자의 광학적 변조 작용에 의하여 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정 분자의 광학적 변조 작용은 액정 분자에 걸리는 전계(수평 방향의 전계, 수직 방향의 전계, 또는 비스듬한 방향의 전계를 포함함)에 의하여 제어된다. 또한, 액정 소자(121)에 사용하는 액정 재료로서는 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 서모트로픽 액정, 라이오트로픽 액정, 강유전 액정, 반강유전 액정 등을 들 수 있다.
액정 소자(121)를 가지는 표시 장치의 구동 방법으로서는 FFS 모드를 채용한다.
또한, 블루상(blue phase)을 나타내는 액정 재료와 키랄제를 포함하는 액정 조성물로 액정 소자를 구성하여도 좋다. 블루상을 나타내는 액정은 응답 속도가 1msec 이하로 짧고, 광학적 등방성을 가지기 때문에 배향 처리가 불필요하며 시야각 의존성이 작다.
도 3의 (B)에 도시된 화소(103)의 구성에서, 트랜지스터(102)의 소스 전극 및 드레인 전극 중 한쪽은, 신호 라인(109)에 전기적으로 접속되고, 다른 쪽은 액정 소자(121)의 한 쌍의 전극 중 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은 주사 라인(107)에 전기적으로 접속된다. 트랜지스터(102)는 온 상태 또는 오프 상태가 됨으로써, 데이터 신호의 데이터 기록을 제어하는 기능을 가진다.
도 3의 (B)에 도시된 화소(103)의 구성에서 용량 소자(105)의 한 쌍의 전극 중 한쪽은 트랜지스터(102)에 접속된다. 용량 소자(105)의 한 쌍의 전극 중 다른 쪽은 공통 라인(115)에 전기적으로 접속된다. 또한, 공통 라인(115)의 전위값은, 화소(103)의 사양에 따라 적절히 설정된다. 용량 소자(105)는 기록된 데이터를 유지하는 유지 용량으로서 기능한다. 또한, 본 실시형태에서 용량 소자(105)의 한 쌍의 전극 중 한쪽은 액정 소자(121)의 한 쌍의 전극 중 한쪽이기도 하다. 또한, 용량 소자(105)의 한 쌍의 전극 중 다른 쪽은 액정 소자(121)의 한 쌍의 전극 중 다른 쪽이기도 하다.
다음에, 표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기서는 도 4에 도시된 복수의 화소(103a, 103b, 103c)의 상면도를 참조한다.
도 4에서, 주사 라인으로서 기능하는 도전막(13)은 신호 라인과 실질적으로 직교하는 방향(도면 중 좌우 방향)으로 연장되어 제공되어 있다. 신호 라인으로서 기능하는 도전막(21a)은 주사 라인과 실질적으로 직교하는 방향(도면 중 상하 방향)으로 연장되어 제공되어 있다. 또한, 주사 라인으로서 기능하는 도전막(13)은 주사 라인 구동 회로(104)(도 3 참조)에 전기적으로 접속되고, 신호 라인으로서 기능하는 도전막(21a)은 신호 라인 구동 회로(106)(도 3의 (A) 참조)에 전기적으로 접속되어 있다.
트랜지스터(102)는 주사 라인과 신호 라인이 교차되는 영역에 제공된다. 트랜지스터(102)는 게이트 전극으로서 기능하는 도전막(13), 게이트 절연막(도 4에 미도시), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(19a), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)으로 구성된다. 또한, 도전막(13)은 주사 라인으로서도 기능하고, 도전막(13) 중 산화물 반도체막(19a)과 중첩되는 영역은 트랜지스터(102)의 게이트 전극으로서 기능한다. 또한, 도전막(21a)은 신호 라인으로서도 기능하고, 도전막(21a) 중 산화물 반도체막(19a)과 중첩되는 영역은 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 4에 도시된 상면도에서 주사 라인의 단부는 산화물 반도체막(19a)의 단부보다 외측에 위치한다. 따라서, 주사 라인은 백 라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 그래서, 트랜지스터에 포함되는 산화물 반도체막(19a)에 광이 조사되지 않기 때문에 트랜지스터의 전기 특성 변동을 억제할 수 있다.
또한, 도전막(21b)은 화소 전극(19b)에 전기적으로 접속된다. 또한, 절연막을 개재하여 화소 전극(19b) 위에 공통 전극(29)이 제공된다. 화소 전극(19b) 위에 제공되는 절연막에는 일점 쇄선으로 나타낸 개구부(40)가 제공되어 있다. 화소 전극(19b)은 개구부(40)에서 질화물 절연막(도 4에 미도시)에 접촉된다.
공통 전극(29)은 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역(복수의 제 1 영역)을 가진다. 또한, 상기 복수의 제 1 영역은 신호 라인에 평행 또는 실질적으로 평행한 방향으로 연장된 제 2 영역과 접속된다. 그러므로, 줄무늬 영역(복수의 제 1 영역)을 가지는 공통 전극(29)에서, 복수의 제 1 영역은 각각 전위가 같게 된다.
용량 소자(105)는 화소 전극(19b)과 공통 전극(29)이 중첩되는 영역에 형성된다. 화소 전극(19b) 및 공통 전극(29)은 투광성을 가진다. 즉, 용량 소자(105)는 투광성을 가진다.
도 4에 도시된 바와 같이 본 실시형태에서 제시하는 액정 표시 장치는 FFS 모드 액정 표시 장치이며, 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가지는 공통 전극(29)이 제공된다. 그러므로, 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 용량 소자(105)는 투광성을 가지기 때문에, 화소(103) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서 대표적으로는 50% 이상, 바람직하게는 60% 이상으로 높은 개구율을 가지고, 용량이 큰 용량 소자를 가지는 표시 장치를 구현할 수 있다. 예를 들어 액정 표시 장치 등, 해상도가 높은 표시 장치에서는 화소의 면적이 작고 용량 소자의 면적도 작다. 이 때문에, 해상도가 높은 표시 장치에서는 용량 소자에 축적되는 전하량이 적다. 그러나, 본 실시형태에서 제시하는 용량 소자(105)는 투광성을 가지기 때문에, 이 용량 소자를 화소에 제공함으로써, 각 화소에서 충분한 용량을 얻으면서 개구율을 높일 수 있다. 대표적으로는 화소 밀도가 200ppi 이상, 나아가서는 300ppi 이상, 더 나아가서는 500ppi 이상인 고해상도 표시 장치에 바람직하게 사용할 수 있다.
또한, 액정 표시 장치에서 용량 소자의 용량값을 크게 할수록, 전계를 인가한 상황에서 액정 소자에서의 액정 분자의 배향이 일정하게 유지되는 기간을 길게 할 수 있다. 정지 화상 표시의 경우에는 이 기간을 길게 하여 화상 데이터를 재기록하는 횟수를 줄일 수 있기 때문에 소비 전력을 저감할 수 있다. 또한, 본 실시형태에서 제시하는 구조를 적용하면 고해상도 표시 장치에서도 개구율을 높일 수 있기 때문에 백 라이트 등의 광원의 광을 효율적으로 이용하여 표시 장치의 소비 전력을 저감할 수 있다.
또한, 본 발명의 실시형태의 일 형태의 상면도는 이에 한정되지 않고 다양한 구성이 가능하다. 예를 들어, 도 19에 도시된 바와 같이, 공통 전극(29)의 접속 영역이, 각 신호 라인으로서 기능하는 도전막 위에 형성되어도 좋다.
다음에, 도 4를 일점 쇄선 A-B, C-D에서 절단한 단면도를 도 5에 도시하였다. 도 5에 도시된 트랜지스터(102)는 채널 에치형 트랜지스터(channel-etched transistor)이다. 또한, 일점 쇄선 A-B에서의 단면도는, 채널 길이 방향의 트랜지스터(102)와 용량 소자(105)를 도시한 것이고, 일점 쇄선 C-D에서의 단면도는 채널 폭 방향의 트랜지스터(102)를 도시한 것이다.
도 5에 도시된 트랜지스터(102)는 싱글 게이트 구조의 트랜지스터이며 기판(11) 위에 제공된 게이트 전극으로서 기능하는 도전막(13)을 가진다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성된 질화물 절연막(15)과, 질화물 절연막(15) 위에 형성된 산화물 절연막(17)과, 질화물 절연막(15) 및 산화물 절연막(17)을 개재하여 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접촉되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 산화물 절연막(17), 산화물 반도체막(19a), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 위에는 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성되어 있다. 산화물 절연막(23), 산화물 절연막(25), 도전막(21b) 위에는 질화물 절연막(27)이 형성된다. 또한, 화소 전극(19b)이 산화물 절연막(17) 위에 형성된다. 화소 전극(19b)은 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 중 한쪽(여기서는 도전막(21b))에 접속된다. 또한, 공통 전극(29)이 질화물 절연막(27) 위에 형성된다.
또한, 화소 전극(19b), 질화물 절연막(27), 및 공통 전극(29)이 중첩되는 영역이 용량 소자(105)로서 기능한다.
또한, 본 발명의 실시형태의 일 형태의 단면도는 이에 한정되지 않고 다양한 구성이 가능하다. 예를 들어, 화소 전극(19b)이 슬릿을 가져도 좋다. 또는, 화소 전극(19b)이 빗 형상이어도 좋다. 이 경우의 단면도의 예를 도 20에 도시하였다. 또는, 도 21에 도시된 바와 같이 질화물 절연막(27) 위에 절연막(26b)이 제공되어도 좋다. 예를 들어, 절연막(26b)으로서 유기 수지막을 제공하여도 좋다. 이에 의하여 절연막(26b) 표면을 평탄하게 할 수 있다. 즉, 예를 들어 절연막(26b)은 평탄화막으로서의 기능을 가질 수 있다. 또는, 공통 전극(29)과 도전막(21b)이 중첩되도록 하여 용량 소자(105b)를 형성하여도 좋다. 이 경우의 단면도의 예를 도 22 및 도 23에 도시하였다.
이하에서 표시 장치의 구성을 자세히 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도 나중에 수행되는 가열 처리를 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 사용하여도 좋다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 저마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 사용할 수도 있고, 이와 같은 기판 위에 반도체 소자가 제공된 것을 기판(11)으로서 사용하여도 좋다. 또한, 기판(11)으로서 유리 기판을 사용하는 경우, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm), 제 9 세대(2400mm×2800mm), 제 10 세대(2950mm×3400mm) 등의 대면적 기판을 사용하여 대형 표시 장치를 제작할 수 있다.
또한, 기판(11)으로서 가요성 기판을 사용하고 가요성 기판 위에 직접 트랜지스터(102)를 형성하여도 좋다. 또는, 기판(11)과 트랜지스터(102) 사이에 박리층을 제공하여도 좋다. 박리층은 그 위에 표시 장치의 일부 또는 전체가 완성된 후에 기판(11)으로부터 분리하고 다른 기판으로 전재(轉載)하는 데 사용할 수 있다. 이 때, 트랜지스터(102)는 내열성이 낮은 기판이나 가요성 기판에도 전재될 수 있다.
게이트 전극으로서 기능하는 도전막(13)은 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망가니즈 및 지르코늄 중 하나 또는 양쪽 모두의 금속 원소를 사용하여도 좋다. 또한, 게이트 전극으로서 기능하는 도전막(13)은 단층 구조로 하여도 좋고 2층 이상으로 이루어진 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층한 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층한 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층한 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층한 2층 구조, 타이타늄막 위에 구리막을 적층한 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 그 위에 타이타늄막을 형성한 3층 구조 등을 들 수 있다. 또한, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 스칸듐 중에서 선택된 하나 또는 여러 개의 원소와 알루미늄을 조합한 합금막 또는 질화막을 사용하여도 좋다.
또한, 게이트 전극으로서 기능하는 도전막(13)에는 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등 투광성을 가지는 도전 재료를 사용할 수도 있다. 또한, 상술한 투광성을 가지는 도전 재료와 상술한 금속 원소의 적층 구조로 할 수도 있다.
질화물 절연막(15)으로서는 산소 투과성이 낮은 질화물 절연막을 사용할 수 있다. 또한, 산소, 수소, 및 물의 투과성이 낮은 질화물 절연막을 사용할 수 있다. 산소 투과성이 낮은 질화물 절연막, 산소, 수소, 및 물의 투과성이 낮은 질화물 절연막으로서는, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등을 들 수 있다. 또한, 산소 투과성이 낮은 질화물 절연막, 산소, 수소, 및 물의 투과성이 낮은 질화물 절연막 대신에 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 산화 질화 하프늄막 등의 산화물 절연막을 사용할 수 있다.
질화물 절연막(15)의 두께는 5nm 이상 100nm 이하, 더 바람직하게는 20nm 이상 80nm 이하로 하면 좋다.
산화물 절연막(17)에는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn계 금속 산화물, 질화 실리콘 등을 사용하면 좋고, 적층 구조 또는 단층 구조로 제공한다.
또한, 산화물 절연막(17)에 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등 비유전율이 높은 재료를 사용함으로써 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
산화물 절연막(17)의 두께는 5nm 이상 400nm 이하, 바람직하게는 10nm 이상 300nm 이하, 더 바람직하게는 50nm 이상 250nm 이하로 하면 좋다.
산화물 반도체막(19a)은 대표적으로는 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)을 사용하여 형성한다.
또한, 산화물 반도체막(19a)이 In-M-Zn 산화물막인 경우, In과 M의 합을 100atomic%로 할 때 In과 M의 원자수비율은 In이 25atomic%보다 높고 M이 75atomic% 미만, 바람직하게는 In이 34atomic%보다 높고 M이 66atomic% 미만인 것으로 한다.
산화물 반도체막(19a)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터(102)의 오프 전류를 저감할 수 있다.
산화물 반도체막(19a)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, In-M-Zn 산화물막을 형성하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In=M, Zn=M을 만족시키는 것이 바람직하다. 상기 스퍼터링 타깃의 금속 원소의 원자수비로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2가 바람직하다. 또한, 형성되는 산화물 반도체막(19a)의 원자수비는 각각 상기 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 오차 변동을 포함한다.
산화물 반도체막(19a)으로서는 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(19a)으로서 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하인 산화물 반도체막을 사용한다.
또한, 이에 한정되지 않고 필요로 하는 트랜지스터의 반도체 특성과 전기 특성(전계 효과 이동도, 문턱 전압 등)에 따라 적절한 조성을 가진 것을 사용하면 좋다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위하여, 산화물 반도체막(19a)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(19a)으로서 불순물 농도가 낮고 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써 더 우수한 전기 특성을 가지는 트랜지스터를 제작할 수 있으므로 바람직하다. 여기서는 불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손량이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)을 가지는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮게 되는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 전류가 현저히 작기 때문에, 채널폭이 1×106㎛이고 채널 길이 L이 10㎛인 소자에서도 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V~10V의 범위에서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 불순물로서는 수소, 질소, 알칼리 금속, 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되고, 또한 산소가 탈리된 격자(또는 산소가 탈리된 부분)에는 산소 결손이 형성된다. 이 산소 결손에 수소가 들어감으로써 캐리어인 전자가 생성될 수 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써 캐리어인 전자가 생성될 수 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지게 되기 쉽다.
그래서, 산화물 반도체막(19a)에서는 산소 결손과 함께 수소가 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 산화물 반도체막(19a)에서의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하로 한다.
산화물 반도체막(19a)에 제 14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(19a)에서 산소 결손이 증가되어 n형화된다. 그러므로, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도(이차 이온 질량 분석법으로 측정되는 농도)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 이차 이온 질량 분석법으로 측정되는 산화물 반도체막(19a)에서의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3이하로 한다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성할 수 있고 이로 인하여 트랜지스터의 오프 전류가 증대되는 경우가 있다. 그러므로, 산화물 반도체막(19a)에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(19a)에 질소가 포함되어 있으면, 캐리어인 전자가 생성되고 캐리어 밀도가 증가됨으로써 n형화되기 쉽다. 따라서, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지게 되기 쉽다. 그러므로, 상기 산화물 반도체막에서 질소는 가능한 한 저감되는 것이 바람직하고, 예를 들어 이차 이온 질량 분석법으로 측정되는 질소 농도가 5×1018atoms/cm3 이하인 것이 바람직하다.
또한, 산화물 반도체막(19a)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 반도체막(19a)은 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하고, 결정 성분을 가지지 않는다.
또한, 산화물 반도체막(19a)이 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상의 영역을 가진 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역을 가진 단층 구조인 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역의 적층 구조인 경우가 있다.
화소 전극(19b)은, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 가공하여 형성된다. 그러므로 화소 전극(19b)은 산화물 반도체막(19a)과 같은 금속 원소를 가진다. 또한, 산화물 반도체막(19a)과 같은 결정 구조, 또는 다른 결정 구조를 가진다. 하지만, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막에 불순물 또는 산소 결손을 포함시킴으로써, 도전성을 가지게 되어 화소 전극(19b)으로서 기능하게 된다. 산화물 반도체막에 포함되는 불순물로서는 수소가 있다. 또한, 불순물로서 수소 대신에 붕소, 인, 주석, 안티모니, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 포함되어도 좋다. 또는, 화소 전극(19b)은, 산화물 반도체막(19a)과 동시에 형성되고, 또한 플라즈마 대미지 등으로 인하여 산소 결손이 형성되어 높은 도전성을 가진다. 또는, 화소 전극(19b)은 산화물 반도체막(19a)과 동시에 형성되고, 불순물을 포함하고, 플라즈마 대미지 등으로 인하여 산소 결손이 형성되어 높은 도전성을 가진다.
그래서, 산화물 반도체막(19a)과 화소 전극(19b)은 모두 산화물 절연막(17) 위에 형성되지만 불순물 농도가 상이하다. 구체적으로는, 산화물 반도체막(19a)보다 화소 전극(19b)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(19a)에서의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하이고, 화소 전극(19b)에서의 수소 농도는 8×1019atoms/cm3 이상, 바람직하게는 1×1020atoms/cm3 이상, 더 바람직하게는 5×1020atoms/cm3 이상이다. 또한, 산화물 반도체막(19a)과 비교하여, 화소 전극(19b)에서의 수소 농도는 2배, 바람직하게는 10배 이상이다.
또한, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 플라즈마에 노출시킴으로써, 산화물 반도체막에 대미지를 가하여 산소 결손을 형성할 수 있다. 예를 들어, 산화물 반도체막 위에 플라즈마 CVD법 또는 스퍼터링법으로 막을 형성하면, 산화물 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 또는, 산화물 절연막(23) 및 산화물 절연막(25)을 형성하기 위한 에칭 처리 시에 산화물 반도체막이 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 또는, 산화물 반도체막이 산소와 수소의 혼합 가스, 수소, 희가스, 암모니아 등의 플라즈마에 노출됨으로써 산소 결손이 생성된다. 이에 의하여, 산화물 반도체막은 도전성이 높아져 화소 전극(19b)으로서 기능하게 된다.
즉, 화소 전극(19b)은 도전성이 높은 산화물 반도체막으로 형성된다고 할 수도 있다. 또한, 화소 전극(19b)은 도전성이 높은 금속 산화물막으로 형성된다고 할 수도 있다.
또한, 질화물 절연막(27)으로서 질화 실리콘막을 사용하는 경우, 질화 실리콘막은 수소를 포함한다. 질화물 절연막(27)에 포함되는 수소가 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막에 확산되면, 상기 산화물 반도체막에서 수소가 산소와 결합하여 캐리어인 전자가 생성된다. 또한, 질화 실리콘막을 플라즈마 CVD법 또는 스퍼터링법으로 형성하면, 산화물 반도체막이 플라즈마에 노출되어 산소 결손이 생성된다. 질화 실리콘막에 포함되는 수소가 이 산소 결손에 들어감으로써 캐리어인 전자가 생성된다. 이 결과, 산화물 반도체막은 도전성이 높아져 화소 전극(19b)이 된다.
산소 결손이 형성된 산화물 반도체에 수소를 첨가하면, 산소 결손 사이트에 수소가 들어가 전도대 근방에 도너 준위가 형성된다. 이 결과, 산화물 반도체는 도전성이 높아져 도전체화된다. 도전체화된 산화물 반도체를 산화물 도전체라고 할 수 있다. 즉, 화소 전극(19b)은 산화물 도전체막으로 형성된다고 할 수 있다. 일반적으로, 산화물 반도체는 에너지 갭이 크기 때문에 가시광에 대한 투광성을 가진다. 한편, 산화물 도전체는 전도대 근방에 도너 전위를 가지는 산화물 반도체이다. 따라서, 상기 도너 준위에 기인하는 흡수의 영향은 작고 가시광에 대하여 산화물 반도체와 같은 정도의 투광성을 가진다.
화소 전극(19b)은 산화물 반도체막(19a)보다 저항률이 낮다. 화소 전극(19b)의 저항률은 산화물 반도체막(19a)의 저항률의 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만, 더 바람직하게는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 좋다.
소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐으로 이루어진 단체 금속, 또는 이들 중 어느 것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로 하여 사용한다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 타이타늄막 위에 알루미늄막을 적층한 2층 구조, 텅스텐막 위에 알루미늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 타이타늄막 위에 구리막을 적층한 2층 구조, 텅스텐막 위에 구리막을 적층한 2층 구조, 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고 그 위에 타이타늄막 또는 질화 타이타늄막을 형성한 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성한 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함한 투명 도전 재료를 사용하여도 좋다.
산화물 절연막(23) 또는 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하는 것이 바람직하다. 여기서는, 산화물 절연막(23)으로서 산소를 투과시키는 산화물 절연막을 형성하고, 산화물 절연막(25)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성한다.
산화물 절연막(23)은 산소를 투과시키는 산화물 절연막이다. 그러므로, 산화물 절연막(23) 위에 제공되는 산화물 절연막(25)으로부터 탈리되는 산소는, 산화물 절연막(23)을 통하여 산화물 반도체막(19a)으로 이동할 수 있다. 또한, 산화물 절연막(23)은 나중에 산화물 절연막(25)을 형성할 때 산화물 반도체막(19a)에 대한 대미지를 완화시키는 막으로서도 기능한다.
산화물 절연막(23)으로서는 두께가 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하인 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다. 또한, 본 명세서에서 산화 질화 실리콘막이란 그 조성으로서 질소보다 산소의 함유량이 많은 막을 가리키고, 질화 산화 실리콘막이란 그 조성으로서 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에서 g=2.001에서 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 또한, g=2.001에서 나타나는 신호는 실리콘의 댕글링 본드에서 유래한다. 이것은 산화물 절연막(23)에 포함되는 결함 밀도가 많으면 상기 결함에 산소가 결합하여, 산화물 절연막(23)이 투과시키는 산소의 양이 감소되기 때문이다.
또한, 산화물 절연막(23)과 산화물 반도체막(19a)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에서 산화물 반도체막(19a)의 결함에서 유래하는 g=1.93에서 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 나아가서는 검출 하한 이하인 것이 바람직하다.
또한, 외부로부터 산화물 절연막(23)에 들어간 산소가 모두 산화물 절연막(23) 외부로 이동하는 경우가 있다. 또는, 외부로부터 산화물 절연막(23)에 들어간 산소의 일부가 산화물 절연막(23)에 머무르는 경우도 있다. 또한, 외부로부터 산화물 절연막(23)에 산소가 들어감과 함께 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23) 외부로 이동하여 산화물 절연막(23)에서 산소의 이동이 일어나는 경우도 있다.
산화물 절연막(25)은 산화물 절연막(23)에 접촉되도록 형성된다. 산화물 절연막(25)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 가열됨으로써 산소의 일부가 탈리된다. 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막은 TDS 분석에서 산소 원자로 환산한 산소의 탈리량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한, 이 TDS 분석 시에서의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다.
산화물 절연막(25)으로서는 두께가 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하인 산화 실리콘막, 산화 질화 실리콘막 등을 사용할 수 있다.
또한, 산화물 절연막(25)은 결함량이 적은 것이 바람직하고, 대표적으로는 ESR 측정에서 g=2.001에서 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 나아가서는 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 산화물 절연막(25)은 산화물 절연막(23)과 비교하여 산화물 반도체막(19a)에서 떨어져 있기 때문에 산화물 절연막(23)보다 결함 밀도가 높아도 좋다.
질화물 절연막(27)으로서는 질화물 절연막(15)과 마찬가지로 산소 투과성이 낮은 질화물 절연막을 사용할 수 있다. 또한, 산소, 수소, 및 물의 투과성이 낮은 질화물 절연막을 사용할 수 있다.
질화물 절연막(27)으로서는 두께가 50nm 이상 300nm 이하, 바람직하게는 100nm 이상 200nm 이하인 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등이 있다.
산화물 절연막(23) 또는 산화물 절연막(25)에 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이 포함되는 경우, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다.
산소 결손이 포함된 산화물 반도체막을 사용한 트랜지스터는, 문턱 전압이 마이너스 방향으로 변동되기 쉬우므로 노멀리 온 특성을 가지게 되기 쉽다. 이것은 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하여 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생되기 쉬워지거나, 또는 비동작 시에서의 소비 전력이 높게 되는 등 여러 가지 문제가 생긴다. 또한, 시간에 따른 변화나 스트레스 시험에 의하여 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량이 증대되는 문제가 있다.
그러나, 본 실시형태에서 제시하는 트랜지스터(102)에서 산화물 반도체막(19a) 위에 제공되는 산화물 절연막(23) 또는 산화물 절연막(25)은 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 그래서, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가 효율적으로 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)의 산소 결손량이 저감될 수 있다. 이 결과, 노멀리 오프 특성을 가지는 트랜지스터가 된다. 또한, 시간에 따른 변화나 스트레스 시험에 의한 트랜지스터의 전기 특성, 대표적으로는 문턱 전압의 변동량을 저감할 수 있다.
공통 전극(29)으로서는 투광성을 가지는 도전막을 사용한다. 투광성을 가지는 도전막으로서는 산화 텅스텐을 포함한 인듐 산화물막, 산화 텅스텐을 포함한 인듐 아연 산화물막, 산화 타이타늄을 포함한 인듐 산화물막, 산화 타이타늄을 포함한 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라고 기재함)막, 인듐 아연 산화물막, 산화 실리콘을 첨가한 인듐 주석 산화물막 등이 있다.
공통 전극(29)은 신호 라인으로서 기능하는 도전막(21a)과 교차되는 방향으로 연장된 줄무늬 영역을 가진다. 그래서 화소 전극(19b) 및 도전막(21a) 근방에서의 액정 분자의 의도하지 않은 배향을 방지할 수 있고 광 누설을 억제할 수 있다. 이 결과 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 본 실시형태에서 제시하는 표시 장치의 소자 기판에는 트랜지스터의 산화물 반도체막과 동시에 화소 전극이 형성된다. 화소 전극은 용량 소자의 한쪽 전극으로서 기능한다. 또한, 공통 전극은 용량 소자의 다른 쪽 전극으로서 기능한다. 그래서, 용량 소자를 형성하기 위하여 새로 도전막을 형성하는 공정이 불필요하기 때문에 제작 공정이 삭감될 수 있다. 또한, 용량 소자는 투광성을 가진다. 그러므로, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
다음에, 도 5에 도시된 트랜지스터(102) 및 용량 소자(105)의 제작 방법에 대하여, 도 6~도 8을 사용하여 설명한다.
도 6의 (A)에 도시된 바와 같이, 기판(11) 위에 도전막(13)이 되는 도전막(12)을 형성한다. 도전막(12)은 스퍼터링법, 화학 기상 증착(CVD)법(유기 금속 화학 기상 증착(MOCVD)법, 금속 화학 기상 증착법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 증착(PECVD)법을 포함함), 증착법, 펄스 레이저 증착(PLD)법 등에 의하여 형성된다. 유기 금속 화학 기상 증착(MOCVD)법, 금속 화학 기상 증착법, 원자층 증착(ALD)법을 사용하면 플라즈마에 의한 대미지가 적은 도전막을 형성할 수 있다.
여기서는 기판(11)으로서 유리 기판을 사용한다. 또한, 도전막(12)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다.
다음에, 제 1 포토마스크를 사용한 포토리소그래피 공정으로 도전막(12) 위에 마스크를 형성한다. 이어서, 이 마스크를 이용하여 도전막(12)의 일부를 에칭하여, 도 6의 (B)에 도시된 바와 같이 게이트 전극으로서 기능하는 도전막(13)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극으로서 기능하는 도전막(13)은 상술한 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성하여도 좋다.
여기서는, 건식 에칭법으로 텅스텐막을 에칭하여 게이트 전극으로서 기능하는 도전막(13)을 형성한다.
다음에, 도 6의 (C)에 도시된 바와 같이 게이트 전극으로서 기능하는 도전막(13) 위에 질화물 절연막(15)과, 나중에 산화물 절연막(17)이 되는 산화물 절연막(16)을 형성한다. 이어서, 산화물 절연막(16) 위에 나중에 산화물 반도체막(19a) 및 화소 전극(19b)이 되는 산화물 반도체막(18)을 형성한다.
질화물 절연막(15) 및 산화물 절연막(16)은 스퍼터링법, 화학 기상 증착(CVD)법(유기 금속 화학 기상 증착(MOCVD)법, 금속 화학 기상 증착법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 증착(PECVD)법을 포함함), 증착법, 펄스 레이저 증착(PLD)법, 도포법, 인쇄법 등에 의하여 형성한다. 유기 금속 화학 기상 증착(MOCVD)법, 금속 화학 기상 증착법, 원자층 증착(ALD)법을 사용하면 플라즈마에 의한 대미지가 적은 질화물 절연막(15) 및 산화물 절연막(16)을 형성할 수 있다. 또한, 원자층 증착(ALD)법을 사용하면 질화물 절연막(15) 및 산화물 절연막(16)의 피복성을 높일 수 있다.
여기서는, 실레인, 질소, 및 암모니아를 원료 가스로서 사용한 플라즈마 CVD법에 의하여 질화물 절연막(15)으로서 두께 300nm의 질화 실리콘막을 형성한다.
산화물 절연막(16)으로서 산화 실리콘막, 산화 질화 실리콘막, 또는 질화 산화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
산화물 절연막(16)으로서 산화 갈륨막을 형성하는 경우, MOCVD법으로 형성할 수 있다.
여기서는, 실레인 및 일산화 이질소를 원료 가스로서 사용한 플라즈마 CVD법에 의하여 산화물 절연막(16)으로서 두께 50nm의 산화 질화 실리콘막을 형성한다.
산화물 반도체막(18)은 스퍼터링법, 화학 기상 증착(CVD)법(유기 금속 화학 기상 증착(MOCVD)법, 원자층 증착(ALD)법, 또는 플라즈마 화학 기상 증착(PECVD)법을 포함함), 펄스 레이저 증착법, 레이저 어블레이션법, 도포법 등으로 형성할 수 있다. 유기 금속 화학 기상 증착(MOCVD)법, 원자층 증착(ALD)법을 사용하면 플라즈마에 의한 대미지가 적은 산화물 반도체막(18)을 형성할 수 있고, 산화물 절연막(16)에 대한 대미지를 저감할 수 있다. 또한, 원자층 증착(ALD)법을 사용하면 산화물 반도체막(18)의 피복성을 높일 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치로서는 RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스로서는 희가스(대표적으로는 아르곤), 산소 가스, 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스와 산소의 혼합 가스를 사용하는 경우, 희가스에 대한 산소의 비율을 높이는 것이 바람직하다.
또한, 타깃은 형성하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 좋다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는 체임버 내의 고진공 배기뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하까지 고순도화된 산소 가스나 아르곤 가스를 사용함으로써 산화물 반도체막에 수분 등이 혼입되는 것을 가능한 한 방지할 수 있다.
여기서는 In-Ga-Zn 산화물 타깃(In:Ga:Zn=1:1:1)을 사용한 스퍼터링법에 의하여 산화물 반도체막으로서 두께 35nm의 In-Ga-Zn 산화물막을 형성한다.
다음에, 제 2 포토마스크를 사용한 포토리소그래피 공정으로 산화물 반도체막(18) 위에 마스크를 형성한 후, 이 마스크를 이용하여 산화물 반도체막의 일부를 에칭함으로써 도 6의 (D)에 도시된 바와 같은 소자 분리된 산화물 반도체막(19a, 19c)을 형성한다. 이 후 마스크를 제거한다.
여기서는 산화물 반도체막(18) 위에 마스크를 형성하고, 습식 에칭법에 의하여 산화물 반도체막(18)의 일부를 선택적으로 에칭함으로써 산화물 반도체막(19a, 19c)을 형성한다.
다음에, 도 7의 (A)에 도시된 바와 같이, 나중에 도전막(21a, 21b)이 되는 도전막(20)을 형성한다.
도전막(20)은 도전막(12)과 같은 방법을 적절히 사용하여 형성할 수 있다.
여기서는 스퍼터링법으로 두께 50nm의 텅스텐막과 두께 300nm의 구리막을 순차적으로 적층한다.
다음에, 제 3 포토마스크를 사용한 포토리소그래피 공정으로 도전막(20) 위에 마스크를 형성한다. 이어서, 이 마스크를 이용하여 도전막(20)을 에칭하여, 도 7의 (B)에 도시된 바와 같이 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 형성한다. 이 후, 마스크를 제거한다.
여기서는, 포토리소그래피 공정에 의하여 구리막 위에 마스크를 형성한다. 다음에, 이 마스크를 이용하여 텅스텐막 및 구리막을 에칭하여, 도전막(21a, 21b)을 형성한다. 또한, 습식 에칭법으로 구리막을 에칭한다. 다음에, SF6을 사용한 건식 에칭법에 의하여 텅스텐막을 에칭함으로써, 구리막 표면에 불화물이 형성된다. 이 불화물에 의하여 구리막으로부터의 구리 원소의 확산이 저감되기 때문에, 산화물 반도체막(19a)에서의 구리 농도를 저감할 수 있다.
다음에, 도 7의 (C)에 도시된 바와 같이, 산화물 반도체막(19a, 19c) 및 도전막(21a, 21b) 위에 나중에 산화물 절연막(23)이 되는 산화물 절연막(22), 및 나중에 산화물 절연막(25)이 되는 산화물 절연막(24)을 형성한다. 산화물 절연막(22) 및 산화물 절연막(24)은 질화물 절연막(15) 및 산화물 절연막(16)과 같은 방법을 적절히 사용하여 형성할 수 있다.
또한, 산화물 절연막(22)을 형성한 후, 대기에 노출시키지 않고 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(22)을 형성한 후, 대기에 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(22)과 산화물 절연막(24)의 계면에서의 대기 성분 유래의 불순물 농도를 저감할 수 있고, 또한 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(19a)으로 이동시킬 수 있으므로 산화물 반도체막(19a)의 산소 결손량을 저감할 수 있다.
산화물 절연막(22)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치(載置)된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 20Pa 이상 250Pa 이하, 더 바람직하게는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 제공된 전극에 고주파 전력을 공급하는 조건에 의하여 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(22)의 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
상술한 조건을 사용하여, 산소를 투과시키는 산화물 절연막을 산화물 절연막(22)으로서 형성할 수 있다. 또한, 산화물 절연막(22)을 제공함으로써, 나중에 산화물 절연막(25)을 형성하는 공정에서, 산화물 반도체막(19a)에 가해지는 대미지를 저감할 수 있다.
상술한 성막 조건에서 기판 온도를 상술한 온도로 함으로써, 실리콘과 산소의 결합력이 강해진다. 이 결과, 산화물 절연막(22)으로서, 산소를 투과시키고 치밀하며 단단한 산화물 절연막, 대표적으로는 25℃에서 0.5wt%의 불산을 사용한 경우의 에칭 속도가 10nm/min 이하, 바람직하게는 8nm/min 이하인 산화 실리콘막 또는 산화 질화 실리콘막을 형성할 수 있다.
또한, 가열하면서 산화물 절연막(22)을 형성하기 때문에, 이 공정에서 산화물 반도체막(19a)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 산화물 반도체막(19a)에 포함되는 수소는, 플라즈마 중에서 발생한 산소 라디칼과 결합하여 물이 된다. 산화물 절연막(22)의 형성 공정에서 기판이 가열되기 때문에, 산소와 수소의 결합에 의하여 생성된 물은 산화물 반도체막으로부터 탈리된다. 즉, 플라즈마 CVD법으로 산화물 절연막(22)을 형성함으로써 산화물 반도체막(19a)에 포함되는 물 및 수소의 함유량을 저감할 수 있다.
또한, 산화물 절연막(22)을 형성하는 공정에서 가열을 수행하기 때문에, 산화물 반도체막(19a)이 노출된 상태에서의 가열 시간이 적어, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 탈리량을 저감할 수 있다. 즉, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
또한, 실리콘을 포함한 퇴적성 가스에 대한 산화성 가스량을 100배 이상으로 함으로써, 산화물 절연막(22)에 포함되는 수소의 함유량을 저감할 수 있다. 이 결과, 산화물 반도체막(19a)에 혼입되는 수소량을 저감할 수 있기 때문에, 트랜지스터의 문턱 전압의 마이너스 시프트를 억제할 수 있다.
여기서는 산화물 절연막(22)으로서, 유량 30sccm의 실레인 및 유량 4000sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 150W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법에 의하여, 두께 50nm의 산화 질화 실리콘막을 형성한다. 상술한 조건에 의하여 산소를 투과시키는 산화 질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 180℃ 이상 280℃ 이하, 바람직하게는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하고 처리실 내의 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25 W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의하여, 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는 실리콘을 포함한 퇴적성 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 포함한 퇴적성 가스의 대표적인 예로서는 실레인, 다이실레인, 트라이실레인, 불화 실레인 등이 있다. 산화성 가스로서는 산소, 오존, 일산화 이질소, 이산화 질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상술한 압력의 처리실에서 상술한 파워 밀도의 고주파 전력을 공급하는 조건을 채용하면 플라즈마 중에서 원료 가스의 분해 효율이 높아지고 산소 라디칼이 증가되어 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24)의 산소 함유량이 화학량론비보다 많아진다. 한편, 상술한 기판 온도로 형성된 막에서는 실리콘과 산소의 결합력이 약하기 때문에, 나중의 공정에서의 가열 처리에 의하여 막 내의 산소의 일부가 탈리된다. 이로써 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하고 가열에 의하여 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(19a) 위에 산화물 절연막(22)이 제공된다. 그러므로, 산화물 절연막(24)의 형성 공정에서 산화물 절연막(22)은 산화물 반도체막(19a)의 보호막이 된다. 이로써, 산화물 반도체막(19a)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 산화물 절연막(24)을 형성할 수 있다.
여기서는 산화물 절연막(24)으로서, 유량 200sccm의 실레인 및 유량 4000sccm의 일산화 이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1500W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법에 의하여, 두께 400nm의 산화 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형 플라즈마 CVD 장치이고 공급하는 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 0.25W/cm2이다.
또한, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 형성할 때, 산화물 반도체막(19a)은 도전막의 에칭에 의하여 대미지를 받아, 산화물 반도체막(19a)의 백 채널(산화물 반도체막(19a)의, 게이트 전극으로서 기능하는 도전막(13)과 대향하는 면과는 반대측의 면) 측에 산소 결손이 생긴다. 그러나, 산화물 절연막(24)으로서 화학량론적 조성을 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써 가열 처리에 의하여 상기 백 채널 측에 생긴 산소 결손을 수복(修復)시킬 수 있다. 이로써, 산화물 반도체막(19a)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터(102)의 신뢰성을 향상시킬 수 있다.
다음에, 제 4 포토마스크를 사용한 포토리소그래피 공정으로 산화물 절연막(24) 위에 마스크를 형성한다. 이어서, 이 마스크를 이용하여 산화물 절연막(22) 및 산화물 절연막(24)의 일부를 에칭하여, 도 7의 (D)에 도시된 바와 같이 개구부(40)를 가지는 산화물 절연막(23) 및 산화물 절연막(25)을 형성한다. 이 후, 마스크를 제거한다.
이 공정에서, 건식 에칭법으로 산화물 절연막(22) 및 산화물 절연막(24)을 에칭하는 것이 바람직하다. 이 결과, 산화물 반도체막(19c)은 에칭 처리에서 플라즈마에 노출되기 때문에, 산화물 반도체막(19c)의 산소 결손량이 증가될 수 있다.
다음에, 가열 처리를 수행한다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다.
이 가열 처리에는 전기로(電氣爐), RTA 장치 등을 사용할 수 있다. RTA 장치를 사용하는 경우, 단시간에 한하여 기판의 변형점 이상의 온도로 가열 처리를 수행할 수 있다. 따라서 가열 처리 시간을 단축할 수 있다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 수행하면 좋다. 또한, 상술한 질소, 산소, 초건조 공기, 또는 희가스에는 수소, 물 등이 포함되지 않은 것이 바람직하다.
이 가열 처리에 의하여 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 산화물 절연막(23) 및 산화물 절연막(25)에 물, 수소 등이 포함되어 있고 질화물 절연막(26)이 물, 수소 등에 대한 배리어성을 가지는 경우, 질화물 절연막(26)의 형성 후에 가열 처리를 수행하면, 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등이 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)에 결함이 발생된다. 그러나, 이 가열 처리에 의하여, 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등을 탈리시킬 수 있으므로 트랜지스터(102)의 전기 특성의 변동을 저감함과 함께 문턱 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을 산화물 절연막(22) 위에 형성하는 경우에는, 산소를 산화물 반도체막(19a)으로 이동시켜 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있기 때문에, 상기 가열 처리를 수행하지 않아도 된다.
또한, 상기 가열 처리는, 산화물 절연막(22) 및 산화물 절연막(24)을 형성한 후에 수행하여도 좋다. 하지만, 산화물 절연막(23) 및 산화물 절연막(25)을 형성한 후에 수행하면 산화물 반도체막(19c)으로의 산소 이동이 일어나지 않고, 또한 산화물 반도체막(19c)이 노출되어 있음으로써 산화물 반도체막(19c)으로부터 산소가 탈리되어 산소 결손이 형성되기 때문에 도전성이 더 높은 막을 형성할 수 있으므로 바람직하다.
여기서는, 질소 및 산소의 혼합 분위기에서 350℃에서 1시간 동안 가열 처리를 수행한다.
다음에, 도 8의 (A)에 도시된 바와 같이 질화물 절연막(26)을 형성한다.
질화물 절연막(26)은 질화물 절연막(15) 및 산화물 절연막(16)과 같은 방법을 적절히 사용하여 형성할 수 있다. 질화물 절연막(26)을 스퍼터링법, CVD법 등으로 형성함으로써, 산화물 반도체막(19c)이 플라즈마에 노출되기 때문에 산화물 반도체막(19c)의 산소 결손량을 증가시킬 수 있다.
또한, 산화물 반도체막(19c)은 도전성이 향상됨으로써 화소 전극(19b)이 된다. 또한, 질화물 절연막(26)으로서 플라즈마 CVD법으로 질화 실리콘막을 형성하면 질화 실리콘막에 포함되는 수소가 산화물 반도체막(19c)으로 확산되기 때문에 화소 전극(19b)의 도전성을 높일 수 있다.
질화물 절연막(26)으로서 플라즈마 CVD법으로 질화 실리콘막을 형성하는 경우에는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 재치된 기판을 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 유지하고 형성하면, 치밀한 질화 실리콘막을 형성할 수 있으므로 바람직하다.
질화 실리콘막을 형성하는 경우, 원료 가스로서는 실리콘을 포함한 퇴적성 가스, 질소, 및 암모니아를 사용하는 것이 바람직하다. 원료 가스로서 질소보다 적게 암모니아를 사용함으로써, 플라즈마 중에서 암모니아가 해리되어 활성종이 발생된다. 이 활성종은 실리콘을 포함한 퇴적성 가스에 포함되는 실리콘과 수소의 결합, 및 질소의 삼중 결합을 절단한다. 이 결과 실리콘과 질소의 결합이 촉진되어, 실리콘과 수소의 결합이 적고 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에서 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함한 퇴적성 가스와 질소의 분해가 진행되지 않기 때문에 실리콘과 수소의 결합이 잔존하게 되어, 결함이 증대된 거친 질화 실리콘막이 형성된다. 그래서, 원료 가스에서 암모니아에 대한 질소의 유량비는 5 이상 50 이하, 바람직하게는 10 이상 50 이하로 하는 것이 바람직하다.
여기서는 질화물 절연막(26)으로서, 플라즈마 CVD 장치의 처리실에서 유량 50sccm의 실레인, 유량 5000sccm의 질소, 및 유량 100sccm의 암모니아를 원료 가스로서 사용하고 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용하여 1000W의 고주파 전력을 평행 평판 전극에 공급하는 플라즈마 CVD법에 의하여 두께 50nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형 플라즈마 CVD 장치이고 공급하는 전력을 단위 면적당 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
다음에, 가열 처리를 수행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 400℃ 이하, 바람직하게는 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하로 한다. 이에 의하여 문턱 전압의 마이너스 시프트를 저감할 수 있다. 또한, 문턱 전압의 변동량을 저감할 수 있다.
다음에, 도시하지 않았지만 제 5 포토마스크를 사용한 포토리소그래피 공정으로 질화물 절연막(26) 위에 마스크를 형성한 후, 이 마스크를 이용하여 질화물 절연막(26)을 에칭함으로써 도전막(21a, 21b)과 동시에 형성된 도전막을 노출시킴과 함께 질화물 절연막(27)을 형성한다. 이 도전막은 나중에 형성되는 공통 전극(29)과 접속된다.
다음에, 도 8의 (B)에 도시된 바와 같이 질화물 절연막(27) 위에 나중에 공통 전극(29)이 되는 도전막(28)을 형성한다.
도전막(28)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
다음에, 제 6 포토마스크를 사용한 포토리소그래피 공정으로 도전막(28) 위에 마스크를 형성한다. 이어서, 이 마스크를 이용하여 도전막(28)의 일부를 에칭하여, 도 8의 (C)에 도시된 바와 같이 공통 전극(29)을 형성한다. 또한, 도시하지 않았지만 공통 전극(29)은 도전막(13)과 동시에 형성된 접속 단자, 또는 도전막(21a, 21b)과 동시에 형성된 접속 단자와 접속된다. 이 후, 마스크를 제거한다.
상술한 공정을 거쳐 트랜지스터(102)와 용량 소자(105)를 제작할 수 있다.
본 실시형태에서 제시하는 표시 장치의 소자 기판에는 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가진 공통 전극이 형성된다. 그러므로, 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 본 실시형태에서 제시하는 표시 장치의 소자 기판에는 트랜지스터의 산화물 반도체막과 동시에 화소 전극이 형성되기 때문에, 6장의 포토마스크를 사용하여 트랜지스터(102)와 용량 소자(105)를 제작할 수 있다. 화소 전극은 용량 소자의 한쪽 전극으로서 기능한다. 또한, 공통 전극은 용량 소자의 다른 쪽 전극으로서 기능한다. 그래서, 용량 소자를 형성하기 위하여 새로 도전막을 형성하는 공정이 불필요하기 때문에 제작 공정이 삭감될 수 있다. 또한, 용량 소자는 투광성을 가진다. 그러므로, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
<변형예 1>
실시형태 1에서 제시한 표시 장치가, 공통 전극과 접속되는 공통 라인을 가지는 경우의 구조에 대하여 도 9를 사용하여 설명한다.
도 9의 (A)는 표시 장치에 포함되는 화소(103a, 103b, 103c)의 상면도이고, 도 9의 (B)는 도 9의 (A)를 일점 쇄선 A-B, C-D에서 절단한 단면도이다.
도 9의 (A)에 도시된 바와 같이, 신호 라인으로서 기능하는 도전막(21a)에 평행 또는 실질적으로 평행한 방향으로 연장된 공통 라인(21c)이 형성된다. 여기서, 구성을 알기 쉽게 하기 위하여, 해치 패턴을 사용하여 공통 전극(29)의 형상을 설명한다. 공통 전극(29)은 좌하향 사선으로 나타낸 복수의 제 1 영역과 우하향 사선으로 나타낸 제 2 영역을 가진다. 또한, 복수의 제 1 영역은 줄무늬 영역이다. 제 2 영역은 신호 라인으로서 기능하는 도전막(21a)에 평행 또는 실질적으로 평행한 방향으로 연장된다. 또한, 제 2 영역은 복수의 제 1 영역(줄무늬 영역)과 접속되기 때문에 접속 영역이라고도 할 수 있다. 공통 라인(21c)은 공통 전극(29)의 접속 영역(제 2 영역)과 중첩된다.
공통 라인(21c)은 한 화소마다 제공되어도 좋다. 또는, 공통 라인(21c)은 복수의 화소마다 제공되어도 좋다. 예를 들어, 도 9의 (A)에 도시된 바와 같이 3개의 화소에 하나의 공통 라인(21c)을 제공하면 표시 장치에서의 공통 라인의 점유 면적을 저감할 수 있다. 이 결과 화소의 면적을 증대시키고 화소의 개구율을 높일 수 있다.
또한, 화소 전극(19b)과 공통 전극(29)이 중첩되는 영역에 있어서는 화소 전극(19b)과 공통 전극(29)의 접속 영역(제 2 영역) 사이에서 발생되는 전계로는 액정 분자가 구동되기 어렵다. 그래서 공통 전극(29)의 접속 영역에서 화소 전극(19b)과 중첩되는 영역의 면적을 저감함으로써 액정 분자가 구동되는 영역의 면적을 증가시켜 개구율을 향상시킬 수 있다. 예를 들어, 도 9의 (A)에 도시된 바와 같이 공통 전극(29)의 접속 영역을 화소 전극(19b)과 중첩되지 않는 위치에 제공함으로써, 화소 전극(19b)과 공통 전극(29)의 접속 영역이 중첩되는 면적을 저감하여 화소의 개구율을 높일 수 있다.
또한, 도 9의 (A)에 3개의 화소(103a, 103b, 103c)에 하나의 공통 라인(21c)을 제공하는 예를 도시하였지만 2개의 화소에 하나의 공통 라인을 제공하여도 좋다. 또는, 4개 이상의 화소에 하나의 공통 라인을 제공하여도 좋다.
도 9의 (B)에 도시된 바와 같이 공통 라인(21c)은 신호 라인으로서 기능하는 도전막(21a)과 동시에 형성될 수 있다. 또한, 공통 전극(29)은 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)에 형성되는 개구부(42)에서 공통 라인(21c)과 접속된다.
도전막(21a)을 형성하기 위한 재료는 공통 전극(29)을 형성하기 위한 재료보다 저항률이 낮기 때문에 공통 전극(29) 및 공통 라인(21c)의 저항을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2와 다른 표시 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에서는 고정세(高精細) 표시 장치에 포함되는 트랜지스터에, 광 누설을 저감할 수 있는 소스 전극 및 드레인 전극이 포함되는 점이 실시형태 2와 다르다. 또한, 실시형태 2와 중복되는 구성에 대한 설명은 생략한다.
도 10은 본 실시형태에서 제시하는 표시 장치의 상면도이다. 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전막(21b)의 상면 형상이 L자형인 것이 특징이다. 즉, 도전막(21b)은 주사 라인으로서 기능하는 도전막(13)에 수직인 방향으로 연장된 영역(21b_1)과 도전막(13)에 평행 또는 실질적으로 평행한 방향으로 연장된 영역(21b_2)이 접속된 평면 형상을 가지고, 상면도에서 영역(21b_2)이 도전막(13), 화소 전극(19b), 및 공통 전극(29) 중 하나 이상과 중첩되는 것이 특징이다. 또는, 도전막(21b)은 도전막(13)에 평행 또는 실질적으로 평행한 방향으로 연장된 영역(21b_2)을 가지고, 상면도에서 영역(21b_2)이 도전막(13)과, 화소 전극(19b) 또는 공통 전극(29)과의 사이에 위치하는 것이 특징이다.
고정세 표시 장치의 경우, 화소 면적이 축소되기 때문에 주사 라인으로서 기능하는 도전막(13)과 공통 전극(29) 사이의 간격이 좁아진다. 흑색 표시의 화소에서 트랜지스터가 온 상태가 되는 전압이 주사 라인으로서 기능하는 도전막(13)에 인가되면 화소 전극(19b)과, 주사 라인으로서 기능하는 도전막(13) 사이에 전계가 발생된다. 이 결과 액정 분자가 의도하지 않은 방향으로 회전하게 되어 광 누설의 원인이 된다.
하지만, 본 실시형태에서 제시하는 표시 장치에 포함되는 트랜지스터에서 소스 전극 및 드레인 전극 중 한쪽으로서 기능하는 도전막(21b)은, 도전막(13), 화소 전극(19b), 및 공통 전극(29) 중 하나 이상과 중첩되는 영역(21b_2)을 가지거나, 또는 상면도에서 도전막(13)과, 화소 전극(19b) 또는 공통 전극(29) 사이에 위치하는 영역(21b_2)을 가진다. 이 결과 주사 라인으로서 기능하는 도전막(13)의 전계가 영역(21b_2)에 의하여 차폐되기 때문에, 도전막(13)과 화소 전극(19b) 사이에 발생되는 전계를 억제할 수 있어 광 누설을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 2 및 실시형태 3과 다른 표시 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에서는 고정세 표시 장치에, 광 누설을 저감할 수 있는 공통 전극이 포함되는 점이 실시형태 2와 다르다. 또한, 실시형태 2와 중복되는 구성에 대한 설명은 생략한다.
도 11은 본 실시형태에서 제시하는 표시 장치의 상면도이다. 공통 전극(29a)은 신호 라인으로서 기능하는 도전막(21a)과 교차되는 방향으로 연장된 줄무늬 영역(29a_1)과, 줄무늬 영역과 접속되고 주사 라인으로서 기능하는 도전막(13)과 중첩되는 영역(29a_2)을 가지는 것이 특징이다.
고정세 표시 장치의 경우, 화소 면적이 축소되기 때문에 주사 라인으로서 기능하는 도전막(13)과 화소 전극(19b) 사이의 간격이 좁아진다. 주사 라인으로서 기능하는 도전막(13)에 전압이 인가되면 도전막(13)과 화소 전극(19b) 사이에 전계가 발생된다. 이 결과 액정 분자가 의도하지 않은 방향으로 동작하게 되어 광 누설의 원인이 된다.
그러나, 본 실시형태에 따른 표시 장치는 주사 라인으로서 기능하는 도전막(13)과 교차되는 영역(29a_2)을 가진 공통 전극(29a)을 가진다. 그러므로, 주사 라인으로서 기능하는 도전막(13)과 공통 전극(29a) 사이에 발생되는 전계를 억제할 수 있어 광 누설을 저감할 수 있다.
또한, 본 발명의 실시형태의 일 형태의 상면도는 이에 한정되지 않고 다양한 구성이 가능하다. 예를 들어, 공통 전극(29a)은 도 24 및 도 25에 도시된 바와 같이 주사 라인으로서 기능하는 도전막(13)의 일부와 중첩되는 영역을 가져도 좋다. 트랜지스터의 산화물 반도체막(19a)에 형성되는 채널 영역은 공통 전극(29a)과 중첩되지 않는다. 이 결과 채널 영역에 공통 전극(29a)의 전계가 인가되지 않기 때문에 트랜지스터의 누설 전류를 저감할 수 있다. 또한, 도 25에 도시된 공통 전극(29a)은 주사 라인으로서 기능하는 도전막(13) 및 신호 라인으로서 기능하는 도전막(21a)과 중첩되는 영역을 가지기 때문에 도전막(13) 및 도전막(21a)의 전계가 공통 전극(29a)에 의하여 차폐될 수 있으므로 액정 분자의 배향 흐트러짐을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 실시형태 2와 다른 표시 장치와 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시형태에서는 트랜지스터가, 상이한 게이트 전극들 사이에 산화물 반도체막이 제공된 구조, 즉 듀얼 게이트 구조를 가지는 점이 실시형태 2와 다르다. 또한, 실시형태 2와 중복되는 구성에 대한 설명은 생략한다.
표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 본 실시형태에서 제시하는 소자 기판은 도 12에 도시된 바와 같이, 게이트 전극으로서 기능하는 도전막(13), 산화물 반도체막(19a), 도전막(21a, 21b), 및 산화물 절연막(25) 각각의 일부 또는 전체와 중첩되는 게이트 전극으로서 기능하는 도전막(29b)을 가지는 점이 실시형태 2와 다르다. 게이트 전극으로서 기능하는 도전막(29b)은 개구부(41a, 41b)에서 게이트 전극으로서 기능하는 도전막(13)과 접속된다.
도 12에 도시된 트랜지스터(102a)는 채널 에치형 트랜지스터이다. 또한, A-B에서의 단면도는 채널 길이 방향의 트랜지스터(102a)와 용량 소자(105a)를 도시한 것이고, C-D에서의 단면도는 채널 폭 방향의 트랜지스터(102a)와 게이트 전극으로서 기능하는 도전막(13)과 게이트 전극으로서 기능하는 도전막(29b)의 접속부를 도시한 것이다.
도 12에 도시된 트랜지스터(102a)는 듀얼 게이트 구조의 트랜지스터이며 기판(11) 위에 제공된, 게이트 전극으로서 기능하는 도전막(13)을 가진다. 또한, 기판(11), 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성된 질화물 절연막(15)과, 질화물 절연막(15) 위에 형성된 산화물 절연막(17)과, 질화물 절연막(15) 및 산화물 절연막(17)을 개재하여 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접촉되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 산화물 절연막(17), 산화물 반도체막(19a), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 위에는 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성되어 있다. 질화물 절연막(15), 산화물 절연막(23), 산화물 절연막(25), 도전막(21b) 위에는 질화물 절연막(27)이 형성된다. 또한, 화소 전극(19b)이 산화물 절연막(17) 위에 형성된다. 화소 전극(19b)은 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 중 한쪽(여기서는 도전막(21b))에 접속된다. 또한, 공통 전극(29), 및 게이트 전극으로서 기능하는 도전막(29b)이 질화물 절연막(27) 위에 형성된다.
C-D에서의 단면도에 도시된 바와 같이 게이트 전극으로서 기능하는 도전막(29b)은, 질화물 절연막(15) 및 질화물 절연막(27)에 형성된 개구부(41a, 41b)에서 게이트 전극으로서 기능하는 도전막(13)과 접속된다. 즉, 게이트 전극으로서 기능하는 도전막(13) 및 게이트 전극으로서 기능하는 도전막(29b)은 전위가 같게 된다.
그러므로, 트랜지스터(102a)의 각 게이트 전극에 같은 전위의 전압을 인가함으로써, 초기 특성 편차의 저감, -GBT 스트레스 시험에서의 열화 억제, 및 상이한 드레인 전압에서의 온 전류의 상승 전압의 변동 억제가 가능해진다. 또한, 산화물 반도체막(19a)에서 캐리어가 흐르는 영역이 막 두께 방향으로 커지기 때문에, 캐리어의 이동량이 증가된다. 이 결과 트랜지스터(102a)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아져 대표적으로는 20cm2/V·s 이상이 된다.
본 실시형태에서 제시하는 트랜지스터(102a) 위에는 분리된 산화물 절연막(23, 25)이 형성된다. 분리된 산화물 절연막(23, 25)은 산화물 반도체막(19a)과 중첩된다. 또한, 채널 폭 방향의 단면도에 있어서 산화물 절연막(23) 및 산화물 절연막(25)의 단부는 산화물 반도체막(19a) 외측에 위치한다. 또한, 도 12에 도시된 채널 폭 방향에 있어서 게이트 전극으로서 기능하는 도전막(29b)은 산화물 절연막(23) 및 산화물 절연막(25)을 개재하여 산화물 반도체막(19a) 측면과 대향한다.
에칭 등에 의하여 가공된 산화물 반도체막의 단부는 가공으로 인한 대미지에 의하여 결함이 형성됨과 함께, 불순물 부착 등에 의하여 오염된다. 그러므로, 산화물 반도체막의 단부는 전계 등의 스트레스가 가해짐으로써 활성화되기 쉽기 때문에 n형(저저항)화되기 쉽다. 그래서, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)의 단부는 n형화되기 쉽다. 산화물 반도체막의 n형화된 단부가 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)들 사이에 위치하는 경우, n형화된 영역이 캐리어 패스가 되어 기생 채널이 형성된다. 그러나, C-D에서의 단면도에 도시된 바와 같이, 채널 폭 방향에 있어서 게이트 전극으로서 기능하는 도전막(29b)이 산화물 절연막(23, 25)을 개재하여 산화물 반도체막(19a) 측면과 대향하면, 게이트 전극으로서 기능하는 도전막(29b)의 전계의 영향으로 인하여, 산화물 반도체막(19a)의 측면, 또는 산화물 반도체막(19a)의 측면과 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 이 결과 문턱 전압에서 드레인 전류가 급격하게 상승되는, 전기 특성이 우수한 트랜지스터가 구현된다.
공통 전극은 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가진다. 그래서 화소 전극(19b) 및 도전막(21a) 근방에서의 액정 분자의 의도하지 않은 배향을 방지할 수 있고 광 누설을 억제할 수 있다. 이 결과 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 용량 소자(105a)에 있어서 화소 전극(19b)은 산화물 반도체막(19a)과 동시에 형성되고, 불순물을 포함함으로써 높은 도전성을 가진다. 또는, 화소 전극(19b)은, 산화물 반도체막(19a)과 동시에 형성되고, 또한 플라즈마 대미지 등으로 인하여 산소 결손이 형성되어 높은 도전성을 가진다. 또는, 화소 전극(19b)은 산화물 반도체막(19a)과 동시에 형성되고, 불순물을 포함하고, 플라즈마 대미지 등으로 인하여 산소 결손이 형성되어 높은 도전성을 가진다.
또한, 본 실시형태에서 제시하는 표시 장치의 소자 기판에는 트랜지스터의 산화물 반도체막과 동시에 화소 전극이 형성된다. 화소 전극은 용량 소자의 한쪽 전극으로서 기능한다. 또한, 공통 전극은 용량 소자의 다른 쪽 전극으로서 기능한다. 그래서, 용량 소자를 형성하기 위하여 새로 도전막을 형성하는 공정이 불필요하기 때문에 제작 공정이 삭감될 수 있다. 또한, 용량 소자는 투광성을 가진다. 그러므로, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
이하에서는 트랜지스터(102a)에 대하여 자세히 설명한다. 또한, 실시형태 2와 같은 부호로 나타낸 구성 요소에 대한 설명을 생략한다.
게이트 전극으로서 기능하는 도전막(29b)에는 실시형태 2에 기재된 공통 전극(29)과 같은 재료를 적절히 사용할 수 있다.
다음에, 도 12에 도시된 트랜지스터(102a) 및 용량 소자(105a)의 제작 방법에 대하여, 도 6~도 8, 및 도 13을 사용하여 설명한다.
실시형태 2와 마찬가지로 도 6~도 8의 (A)에 도시된 공정을 거쳐 기판(11) 위에 게이트 전극으로서 기능하는 도전막(13), 질화물 절연막(15), 산화물 절연막(16), 산화물 반도체막(19a), 화소 전극(19b), 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b), 산화물 절연막(22), 산화물 절연막(24), 및 질화물 절연막(26)을 각각 형성한다. 이 공정에서는 제 1 포토마스크~제 4 포토마스크를 이용한 포토리소그래피 공정을 수행한다.
다음에, 질화물 절연막(26) 위에 제 5 포토마스크를 이용한 포토리소그래피 공정에 의하여 마스크를 형성한 후, 이 마스크를 이용하여 질화물 절연막(26)의 일부를 에칭함으로써 도 13의 (A)에 도시된 바와 같이 개구부(41a, 41b)를 가지는 질화물 절연막(27)을 형성한다.
다음에, 도 13의 (B)에 도시된 바와 같이 게이트 전극으로서 기능하는 도전막(13), 도전막(21b), 및 질화물 절연막(27) 위에 나중에 공통 전극(29), 게이트 전극으로서 기능하는 도전막(29b)이 되는 도전막(28)을 형성한다.
다음에, 제 6 포토마스크를 사용한 포토리소그래피 공정으로 도전막(28) 위에 마스크를 형성한다. 다음에, 이 마스크를 이용하여 도전막(28)의 일부를 에칭함으로써 도 13의 (C)에 도시된 바와 같이 공통 전극(29) 및 게이트 전극으로서 기능하는 도전막(29b)을 형성한다. 이 후, 마스크를 제거한다.
상술한 공정을 거쳐 트랜지스터(102a)와 용량 소자(105a)를 제작할 수 있다.
본 실시형태에서 제시하는 트랜지스터에서는 채널 폭 방향에 있어서 게이트 전극으로서 기능하는 공통 전극(29)이 산화물 절연막(23, 25)을 개재하여 산화물 반도체막(19a) 측면과 대향하기 때문에, 게이트 전극으로서 기능하는 도전막(29b)의 전계의 영향으로 인하여, 산화물 반도체막(19a)의 측면, 또는 산화물 반도체막(19a)의 측면과 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 이 결과 문턱 전압에서 드레인 전류가 급격하게 상승되는, 전기 특성이 우수한 트랜지스터가 구현된다.
본 실시형태에서 제시하는 표시 장치의 소자 기판에는 신호 라인과 교차되는 방향으로 연장된 줄무늬 영역을 가진 공통 전극이 형성된다. 그러므로, 콘트라스트가 우수한 표시 장치를 제작할 수 있다.
또한, 본 실시형태에서 제시하는 표시 장치의 소자 기판에는 트랜지스터의 산화물 반도체막과 동시에 화소 전극이 형성된다. 화소 전극은 용량 소자의 한쪽 전극으로서 기능한다. 또한, 공통 전극은 용량 소자의 다른 쪽 전극으로서 기능한다. 그래서, 용량 소자를 형성하기 위하여 새로 도전막을 형성하는 공정이 불필요하기 때문에 제작 공정이 삭감될 수 있다. 또한, 용량 소자는 투광성을 가진다. 그러므로, 용량 소자의 점유 면적을 크게 하면서 화소의 개구율을 높일 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 6)
실시형태 2~실시형태 5에 기재된 트랜지스터에 제공되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에는 텅스텐, 타이타늄, 알루미늄, 구리, 몰리브데넘, 크로뮴, 또는 탄탈럼이나, 또는 이들 중 어느 것의 합금 등, 산소와 결합하기 쉬운 도전 재료를 사용할 수 있다. 이 결과 산화물 반도체막(19a)에 포함되는 산소와, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에 포함되는 도전 재료가 결합하여, 산화물 반도체막(19a)에서 산소 결손 영역이 형성된다. 또한, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 형성하는 도전 재료의 구성 원소의 일부가 산화물 반도체막(19a)에 혼입되는 경우도 있다. 이에 따라 산화물 반도체막(19a)에 있어서 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에 접촉되는 영역 근방에 저저항 영역이 형성된다. 저저항 영역은 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)에 접촉되며, 산화물 절연막(17)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)들 사이에 형성된다. 저저항 영역은 도전성이 높기 때문에, 산화물 반도체막(19a)과, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)의 접촉 저항을 저감할 수 있어, 트랜지스터의 온 전류를 증대시킬 수 있다.
또한, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을, 상술한 산소와 결합하기 쉬운 도전 재료와, 질화 타이타늄, 질화 탄탈럼, 루테늄 등의 산소와 결합하기 어려운 도전 재료의 적층 구조로 하여도 좋다. 이러한 적층 구조로 함으로써, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)과 산화물 절연막(23)의 계면에 있어서 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)의 산화를 방지할 수 있어, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)의 고저항화를 억제할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는 실시형태 2~실시형태 5에서 제시한 것보다 산화물 반도체막의 결함량이 더 저감된 트랜지스터를 가지는 표시 장치에 대하여 도면을 참조하여 설명한다. 본 실시형태에서 설명하는 트랜지스터는, 복수의 산화물 반도체막을 포함한 다층막을 가지는 점이 실시형태 2~실시형태 5와 다르다. 여기서는, 실시형태 2를 사용하여 이 트랜지스터에 대하여 자세히 설명한다.
도 14는 표시 장치가 가지는 소자 기판의 단면도이다. 도 14는 도 4의 일점 쇄선 A-B, C-D에서의 단면도에 상당한다.
도 14의 (A)에 도시된 트랜지스터(102b)는, 질화물 절연막(15) 및 산화물 절연막(17)을 개재하여 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 다층막(37a)과, 다층막(37a)에 접촉되는 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 가진다. 또한, 질화물 절연막(15), 산화물 절연막(17), 다층막(37a), 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b) 위에는 산화물 절연막(23), 산화물 절연막(25), 및 질화물 절연막(27)이 형성된다.
도 14의 (A)에 도시된 용량 소자(105b)는 산화물 절연막(17) 위에 형성된 다층막(37b), 다층막(37b)에 접촉되는 질화물 절연막(27), 질화물 절연막(27)에 접촉되는 공통 전극(29)을 가진다. 다층막(37b)은 산화물 반도체막(19f) 및 산화물 반도체막(39b)을 가진다. 즉, 다층막(37b)은 2층 구조이다. 또한, 다층막(37b)은 화소 전극으로서 기능한다.
본 실시형태에서 제시하는 트랜지스터(102b)에 있어서 다층막(37a)은 산화물 반도체막(19a) 및 산화물 반도체막(39a)을 가진다. 즉, 다층막(37a)은 2층 구조이다. 또한, 산화물 반도체막(19a)의 일부가 채널 영역으로서 기능한다. 또한, 산화물 반도체막(39a)에 접촉되도록 산화물 절연막(23)이 형성되고, 산화물 절연막(23)에 접촉되도록 산화물 절연막(25)이 형성된다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에 산화물 반도체막(39a)이 제공되어 있다.
산화물 반도체막(39a)은 산화물 반도체막(19a)을 구성하는 원소 중 하나 이상으로 구성되는 산화물막이다. 그러므로, 산화물 반도체막(19a)과 산화물 반도체막(39a)의 계면에서 계면 산란이 일어나기 어렵다. 따라서 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(39a)은 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, 또는 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)이며, 산화물 반도체막(19a)보다 전도대 하단의 에너지가 진공 준위에 가깝고, 대표적으로는 산화물 반도체막(39a)의 전도대 하단의 에너지와, 산화물 반도체막(19a)의 전도대 하단의 에너지의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다. 즉, 산화물 반도체막(39a)의 전자 친화력과 산화물 반도체막(19a)의 전자 친화력의 차가 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하이다.
산화물 반도체막(39a)은 In을 포함하면 캐리어 이동도(전자 이동도)가 높아지므로 바람직하다.
산화물 반도체막(39a)이 Al, Ga, Y, Zr, La, Ce, 또는 Nd를 In보다 높은 원자수비로 포함하는 경우, 이하의 효과가 나타날 수 있다.
(1) 산화물 반도체막(39a)의 에너지 갭이 커진다.
(2) 산화물 반도체막(39a)의 전자 친화력이 약해진다.
(3) 외부로부터의 불순물의 확산이 저감된다.
(4) 산화물 반도체막(19a)보다 절연성이 높아진다.
(5) Al, Ga, Y, Zr, La, Ce, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, 산소 결손이 생기기 어려워진다.
산화물막 반도체막(39a)이 In-M-Zn 산화물막인 경우, In 및 M의 합을 100atomic%로 할 때 In과 M의 원자수비율은 바람직하게는 In을 50atomic% 미만, M을 50atomic% 이상, 더 바람직하게는 In을 25atomic% 미만, M을 75atomic% 이상으로 한다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(39a)에 포함되는 M(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)의 원자수비는 산화물 반도체막(19a)의 그것보다 크고, 대표적으로는 산화물 반도체막(19a)에 포함되는 상기 원자의 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상 원자수비가 크다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(39a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(19a)을 In:M:Zn=x2:y2:z2[원자수비]로 하면 y1/x1이 y2/x2보다 크고, 바람직하게는 y1/x1이 y2/x2보다 1.5배 이상 크다. 더 바람직하게는, y1/x1이 y2/x2보다 2배 이상 크고, 더 바람직하게는 y1/x1이 y2/x2보다 3배 이상 크다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(19a)을 형성하기 위하여 사용하는 타깃에서의 금속 원소의 원자수비가 In:M:Zn=x1:y1:z1일 때 x1/y1이 1/3 이상 6 이하, 나아가서는 1 이상 6 이하이고, z1/y1이 1/3 이상 6 이하, 나아가서는 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(19a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃에서의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2 등이 있다.
산화물 반도체막(39a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce, 또는 Nd)인 경우, 산화물 반도체막(39a)을 형성하기 위하여 사용하는 타깃에서의 금속 원소의 원자수비가 In:M:Zn=x2:y2:z2일 때 x2/y2<x1/y1이고, z2/y2가 1/3 이상 6 이하, 나아가서는 1 이상 6 이하인 것이 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(39a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:6:8 등이 있다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 원자수비는 각각, 상술한 원자수비의 ±40%의 오차 변동을 포함한다.
또한, 산화물 반도체막(39a)은 나중에 산화물 절연막(25)을 형성할 때 산화물 반도체막(19a)에 대한 대미지를 완화시키는 막으로서도 기능한다.
산화물 반도체막(39a)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체막(39a)은 산화물 반도체막(19a)과 마찬가지로, 예를 들어 비단결정 구조이어도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조, 또는 비정질 구조를 포함한다.
산화물 반도체막(39a)은 예를 들어 비정질 구조를 가져도 좋다. 비정질 구조의 산화물 반도체막은 예를 들어, 원자 배열이 무질서하고, 결정 성분을 가지지 않는다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)은 각각 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 2종류 이상의 영역을 가진 혼합막이어도 좋다. 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역을 가진 단층 구조인 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종류 이상의 영역이 적층된 구조인 경우가 있다.
여기서는, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에 산화물 반도체막(39a)이 제공되어 있다. 그러므로, 산화물 반도체막(39a)과 산화물 절연막(23) 사이에서 불순물 및 결함에 기인하여 캐리어 트랩이 형성되더라도 이 캐리어 트랩과 산화물 반도체막(19a) 사이에는 거리가 있다. 이 결과 산화물 반도체막(19a)을 흐르는 전자가 캐리어 트랩에 포획되기 어렵기 때문에 트랜지스터의 온 전류를 증대시킬 수 있으며 전계 효과 이동도를 높일 수 있다. 또한, 캐리어 트랩에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 됨으로써 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(19a)과 캐리어 트랩 사이에 거리가 있음으로써 캐리어 트랩에서의 전자의 포획을 감소할 수 있고, 문턱 전압의 변동량을 저감할 수 있다.
또한, 산화물 반도체막(39a)은 외부로부터의 불순물을 차폐할 수 있기 때문에 외부로부터 산화물 반도체막(19a)으로 이동하는 불순물량을 저감할 수 있다. 또한, 산화물 반도체막(39a)에서는 산소 결손이 형성되기 어렵다. 따라서, 산화물 반도체막(19a)에서의 불순물 농도 및 산소 결손량을 저감할 수 있다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)은 각 막을 단순히 적층시키는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 막간에서 연속적으로 변화되는 구조를 말함)이 형성되도록 제작된다. 즉, 각 막의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 만약에 적층된 산화물 반도체막(19a)과 산화물 반도체막(39a) 사이에 불순물이 혼재하고 있으면 에너지 밴드의 연속성이 소실되어 계면에서 캐리어가 포획되거나 또는 재결합하여 소멸된다.
연속 접합을 형성하기 위해서는 로드록실(load lock chamber)을 구비한 멀티 챔버 방식 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치의 각 챔버는, 산화물 반도체막에 있어서 불순물인 물 등을 가능한 한 제거하기 위하여 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)하는 것이 바람직하다. 또는 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 가스, 특히 탄소 또는 수소를 포함하는 가스가 역류되지 않도록 하는 것이 바람직하다.
또한, 다층막(37a) 대신에 도 14의 (B)에 도시된 트랜지스터(102c)와 같이 다층막(38a)을 가져도 좋다.
또한, 다층막(37b) 대신에 도 14의 (B)에 도시된 용량 소자(105c)와 같이 다층막(38b)을 가져도 좋다.
다층막(38a)은 산화물 반도체막(49a), 산화물 반도체막(19a), 및 산화물 반도체막(39a)을 가진다. 즉, 다층막(38a)은 3층 구조이다. 또한, 산화물 반도체막(19a)이 채널 영역으로서 기능한다.
산화물 반도체막(49a)은 산화물 반도체막(39a)과 같은 재료 및 형성 방법을 적절히 사용하여 형성할 수 있다.
다층막(38b)은 산화물 반도체막(49b), 산화물 반도체막(19f), 및 산화물 반도체막(39b)을 가진다. 즉, 다층막(38b)은 3층 구조이다. 또한, 다층막(38b)이 화소 전극으로서 기능한다.
산화물 반도체막(19f)은 화소 전극(19b)과 같은 재료 및 형성 방법을 적절히 사용하여 형성할 수 있다. 산화물 반도체막(49b)은 산화물 반도체막(39b)과 같은 재료 및 형성 방법을 적절히 사용하여 형성할 수 있다.
또한, 산화물 절연막(17) 및 산화물 반도체막(49a)은 서로 접촉된다. 즉, 산화물 절연막(17)과 산화물 반도체막(19a) 사이에 산화물 반도체막(49a)이 제공되어 있다.
또한, 다층막(38a) 및 산화물 절연막(23)은 서로 접촉된다. 또한, 산화물 반도체막(39a) 및 산화물 절연막(23)은 서로 접촉된다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에 산화물 반도체막(39a)이 제공되어 있다.
산화물 반도체막(49a)은, 산화물 반도체막(19a)보다 두께가 얇은 것이 바람직하다. 산화물 반도체막(49a)의 두께를 1nm 이상 5nm 이하, 바람직하게는 1nm 이상 3nm 이하로 함으로써 트랜지스터의 문턱 전압의 변동량을 저감할 수 있다.
본 실시형태에서 제시하는 트랜지스터에서는 산화물 반도체막(19a)과 산화물 절연막(23) 사이에 산화물 반도체막(39a)이 제공되어 있다. 그러므로, 산화물 반도체막(39a)과 산화물 절연막(23) 사이에서 불순물 및 결함에 기인하여 캐리어 트랩이 형성되더라도 이 캐리어 트랩과 산화물 반도체막(19a) 사이에는 거리가 있다. 이 결과 산화물 반도체막(19a)을 흐르는 전자가 캐리어 트랩에 포획되기 어렵기 때문에 트랜지스터의 온 전류를 증대시킬 수 있으며 전계 효과 이동도를 높일 수 있다. 또한, 캐리어 트랩에 전자가 포획되면, 이 전자가 마이너스의 고정 전하가 됨으로써 트랜지스터의 문턱 전압이 변동된다. 그러나, 산화물 반도체막(19a)과 캐리어 트랩 사이에 거리가 있음으로써 캐리어 트랩에서의 전자의 포획을 감소할 수 있고, 문턱 전압의 변동량을 저감할 수 있다.
또한, 산화물 반도체막(39a)은 외부로부터의 불순물을 차폐할 수 있기 때문에 외부로부터 산화물 반도체막(19a)으로 이동하는 불순물량을 저감할 수 있다. 또한, 산화물 반도체막(39a)에서는 산소 결손이 형성되기 어렵다. 따라서, 산화물 반도체막(19a)에서의 불순물 농도 및 산소 결손량을 저감할 수 있다.
또한, 산화물 절연막(17)과 산화물 반도체막(19a) 사이에 산화물 반도체막(49a)이 제공되고, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에 산화물 반도체막(39a)이 제공되어 있기 때문에, 산화물 반도체막(49a)과 산화물 반도체막(19a)의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도, 또는 산화물 반도체막(39a)과 산화물 반도체막(19a)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다. 이 결과, 다층막(38a)에서 일정 광전류 측정법으로 도출되는 흡수 계수는 1×10-3/cm 미만, 바람직하게는 1×10-4/cm 미만이 되기 때문에, 국재 준위 밀도(density of localized levels)는 매우 낮다.
이러한 구조를 가지는 트랜지스터(102c)는, 다층막(38a)에 있어서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시킬 수 있고, 대표적으로는 온 전류의 증대나 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 문턱 전압의 변동량이 적고, 신뢰성이 높다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 실시형태에서 설명한 표시 장치에 포함되는 트랜지스터에서 산화물 반도체막에 적용될 수 있는 일 형태에 대하여 설명한다.
산화물 반도체막은 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라고 함), 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라고 함) 중 하나 이상으로 구성되어도 좋다. 또한, 산화물 반도체막은 CAAC-OS막으로 구성되어도 좋다. 또한, 산화물 반도체막은 비정질 산화물 반도체 및 결정립을 가지는 산화물 반도체로 구성되어도 좋다. 이하에서는 대표적인 예로서 CAAC-OS 및 미결정 산화물 반도체에 대하여 설명한다.
<CAAC-OS>
CAAC-OS막은 복수의 결정부를 가지는 산화물 반도체막 중 하나다. 또한, CAAC-OS막에 포함되는 결정부는 c축 배향성을 가진다. 평면 TEM상에 있어서, CAAC-OS막에 포함되는 결정부의 면적은 2500nm2 이상, 바람직하게는 5㎛2 이상, 더 바람직하게는 1000㎛2 이상이다. 또한, 단면 TEM상에 있어서, 상기 결정부를 50% 이상, 바람직하게는 80% 이상, 더 바람직하게는 95% 이상 가짐으로써, 단결정에 가까운 물성의 박막이 된다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 CAAC-OS막의 관찰에서 결정부들끼리의 명확한 경계 즉, 결정 입계(그레인 바운더리라고도 함)는 확인하기 곤란하다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면에 실질적으로 평행한 방향으로부터 TEM에 의하여 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철이 반영된 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다. 또한, 본 명세서에 있어서, "평행"이란, 2개의 선이 -10°이상 10°이하의 각도로 배치된 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 그 범주에 포함된다. 또한, "수직"이란, 2개의 직선이 80°이상 100°이하의 각도로 배치된 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 그 범주에 포함된다.
한편, CAAC-OS막을 시료면에 실질적으로 수직인 방향으로부터 TEM에 의하여 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들간에서 금속 원자의 배열에는 규칙성은 없다.
또한, CAAC-OS막의 전자 회절 패턴에서는 배향성을 나타내는 스폿(휘점)이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부가 배향성을 가짐을 알 수 있다.
X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 CAAC-OS막의 구조 해석을 수행하면, CAAC-OS막의 out-of-plane법에 의한 해석에서는 회절각(2θ)이 31°근방일 때 피크가 나타나는 경우가 있다. 이 피크는, In-Ga-Zn 산화물의 결정의 (00x)(x는 정수(整數)임)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다.
한편, CAAC-OS막을 c축에 실질적으로 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 해석하면, 2θ가 56°근방일 때 피크가 나타나는 경우가 있다. 이 피크는 In-Ga-Zn 산화물의 결정의 (110)면에 귀속된다. In-Ga-Zn 산화물의 단결정 산화물 반도체막의 경우에는, 2θ를 56°근방에 고정시키고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 수행하면, (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 한편, CAAC-OS막의 경우에는, 2θ를 56°근방에 고정시키고 φ 스캔을 수행하여도 명료한 피크가 나타나지 않는다.
상술한 것으로부터, CAAC-OS막에서는, 상이한 결정부들간에서 a축 및 b축의 배향이 불규칙하지만, c축 배향성을 가지며 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향되는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열된 금속 원자의 각 층은, 결정의 a-b면에 평행한 면이다.
또한, 결정은 CAAC-OS막을 형성하였을 때, 또는 가열 처리 등의 결정화 처리를 수행하였을 때 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의하여 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행하게 배향되지 않을 수도 있다.
또한, CAAC-OS막 내의 결정화도는 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의하여 형성되는 경우에는, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높게 될 수 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우에는, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성될 수도 있다.
또한, CAAC-OS막을 out-of-plane법에 의하여 해석하면, 2θ가 31°근방일 때 나타나는 피크에 더하여, 2θ가 36°근방일 때도 피크가 나타나는 경우가 있다. 2θ가 36°근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 가지지 않는 결정부가 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31°근방일 때 피크가 나타나고, 2θ가 36°근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 산화물 반도체막 내의 산소 결손은 예를 들어 캐리어 트랩이 되거나, 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손량이 적은) 것을 '고순도 진성' 또는 '실질적으로 고순도 진성'이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)을 가지는 일이 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그러므로, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도 및 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한 CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다.
<미결정 산화물 반도체>
미결정 산화물 반도체막은 TEM에 의한 관찰상에서 결정부를 명확히 확인하기 곤란한 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는 크기가 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 가진 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, nc-OS막은 예를 들어, TEM에 의한 관찰상에서는 결정 입계를 명확히 확인하기 곤란한 경우가 있다.
nc-OS막은 미소 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성이 있다. 또한, nc-OS막은 상이한 결정부들간에서 결정 방위에 규칙성이 없다. 그러므로, 막 전체에서 배향성이 확인되지 않는다. 따라서, nc-OS막은 분석 방법에 따라서는 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조 해석을 수행하면, out-of-plane법에 의한 해석에서는 결정면을 가리키는 피크가 검출되지 않는다. 또한, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자 빔을 사용하여 얻어지는 nc-OS막의 전자 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)에서는 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, 프로브 직경이 결정부의 크기와 비슷하거나 작은(예를 들어 1nm 이상 30nm 이하) 전자 빔을 사용하여 얻어지는 nc-OS막의 전자 회절 패턴(나노 빔 전자 회절 패턴이라고도 함)에서는 스폿이 관측된다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는, 휘도가 높은 원형(환상(環狀))의 영역이 관측되는 경우가 있다. 또한, nc-OS막의 나노 빔 전자 회절 패턴에서는, 환상 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그러므로, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들간에서 결정 방위에 규칙성이 없다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
<산화물 반도체막 및 산화물 도전체막에 대하여>
다음에, 산화물 반도체로 형성되는 막(이하, 산화물 반도체막(OS)이라고 함)과, 화소 전극(19b)으로서 사용될 수 있는 산화물 도전체로 형성되는 막(이하, 산화물 도전체막(OC)이라고 함) 각각의 도전율의 온도 의존성에 대하여 도 26을 사용하여 설명한다. 도 26에서 가로축은 측정 온도(아래쪽 가로축은 1/T, 위쪽 가로축은 T)를, 세로축은 도전율(1/ρ)을 나타낸다. 또한, 산화물 반도체막(OS)의 측정 결과를 삼각형으로, 산화물 도전체막(OC)의 측정 결과를 동그라미로 나타내었다.
또한, 산화물 반도체막(OS)을 포함한 시료는, 유리 기판 위에, 원자수비가 In:Ga:Zn=1:1:1.2인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 35nm의 In-Ga-Zn 산화물막을 형성하고, 그 위에 원자수비가 In:Ga:Zn=1:4:5인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 20nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리를 수행한 후에 450℃의 질소 및 산소의 혼합 가스 분위기에서 가열 처리를 수행하고, 산화물막들 위에 플라즈마 CVD법으로 산화 질화 실리콘막을 형성함으로써 제작되었다.
또한, 산화물 도전체막(OC)을 포함한 시료는, 유리 기판 위에, 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용한 스퍼터링법에 의하여 두께 100nm의 In-Ga-Zn 산화물막을 형성하고, 450℃의 질소 분위기에서 가열 처리를 수행한 후에 450℃의 질소 및 산소의 혼합 분위기에서 가열 처리를 수행하고, 산화물막 위에 플라즈마 CVD법으로 질화 실리콘막을 형성함으로써 제작되었다.
도 26을 보면 알 수 있듯이 산화물 도전체막(OC)에서의 도전율의 온도 의존성은 산화물 반도체막(OS)에서의 도전율의 온도 의존성보다 낮다. 대표적으로는, 80K 이상 290K 이하에서의 산화물 도전체막(OC)의 도전율의 변화율은 ±20% 미만이다. 또는, 150K 이상 250K 이하에서의 도전율의 변화율은 ±10% 미만이다. 즉, 산화물 도전체는 축퇴형 반도체(degenerate semiconductor)이며 전도대 하단과 페르미 준위가 일치 또는 실질적으로 일치되어 있다고 추정된다. 따라서, 산화물 도전체막(OC)은 저항 소자, 배선, 전극, 화소 전극, 공통 전극 등에 사용될 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 9)
상술한 실시형태에서 제시한 트랜지스터의 제작 방법에 있어서, 소스 전극 및 드레인 전극으로서 기능하는 도전막(21a, 21b)을 형성한 후, 산화물 반도체막(19a)을 산화 분위기에서 발생시킨 플라즈마에 노출시킴으로써, 산화물 반도체막(19a)에 산소를 공급할 수 있다. 산화 분위기로서는 산소, 오존, 일산화 이질소, 이산화 질소 등의 분위기가 있다. 또한, 상기 플라즈마 처리에서는 기판(11) 측에 바이어스를 인가하지 않는 상태에서 발생시킨 플라즈마에 산화물 반도체막(19a)을 노출시키는 것이 바람직하다. 이에 의하여, 산화물 반도체막(19a)에 대미지를 가하지 않고 산소를 공급할 수 있고, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다. 또한, 에칭 처리에 의하여 산화물 반도체막(19a)의 표면에 잔존하는 불순물, 예를 들어 플루오린이나 염소 등의 할로겐 등을 제거할 수 있다. 또한, 상기 플라즈마 처리는 300℃ 이상에서 가열하면서 수행하는 것이 바람직하다. 산화물 반도체막(19a)에 포함되는 수소는 플라즈마 중의 산소와 결합하여 물이 된다. 기판이 가열되어 있기 때문에, 이 물은 산화물 반도체막(19a)으로부터 탈리된다. 이로써, 산화물 반도체막(19a)에 포함되는 수소 및 물의 함유량을 저감할 수 있다.
또한, 본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태에 기재된 구성 및 방법 등과 적절히 조합될 수 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치를 사용한 전자 기기의 구성예에 대하여 설명한다. 또한, 본 실시형태에서는 본 발명의 일 형태에 따른 표시 장치를 사용한 표시 모듈에 대하여 도 15를 사용하여 설명한다.
도 15에 도시된 표시 모듈(8000)은 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백 라이트 유닛(8007), 프레임(8009), 프린트 기판(8010), 배터리(8011)를 가진다. 또한, 백 라이트 유닛(8007), 배터리(8011), 터치 패널(8004) 등은 제공되지 않을 수도 있다.
본 발명의 일 형태에 따른 표시 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상이나 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경할 수 있다.
터치 패널(8004)로서는 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(8006)에 중첩시켜 사용할 수 있다. 또한, 표시 패널(8006)의 대향 기판(밀봉 기판)이 터치 패널 기능을 가질 수도 있다. 또는, 표시 패널(8006)의 각 화소 내에 광 센서를 제공하고, 광학식 터치 패널로 하는 것도 가능하다. 또는, 표시 패널(8006)의 각 화소 내에 터치 센서용 전극을 제공하고, 정전 용량 방식 터치 패널로 하는 것도 가능하다.
백 라이트 유닛(8007)은 광원(8008)을 가진다. 광원(8008)을 백 라이트 유닛(8007)의 단부에 제공하고, 광 확산판을 사용하여도 좋다.
프레임(8009)은 표시 패널(8006)을 보호하는 기능뿐만 아니라, 프린트 기판(8010)의 동작으로 발생되는 전자기파를 차단하기 위한 전자 실드로서의 기능을 가진다. 또한, 프레임(8009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(8010)은 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 가진다. 전원 회로에 전력을 공급하는 전원은 외부의 상용 전원이어도 좋고, 별도로 제공한 배터리(8011)에 의한 전원이어도 좋다. 상용 전원을 사용하는 경우에는 배터리(8011)는 생략할 수 있다.
또한, 표시 모듈(8000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
도 16은 본 발명의 일 형태에 따른 표시 장치를 사용한 전자 기기의 외관도이다.
전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기(휴대 전화 또는 휴대 전화 장치라고도 함), 휴대용 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다.
도 16의 (A)에 도시된 휴대 정보 단말은 본체(1001), 하우징(1002), 표시부(1003a), 및 표시부(1003b) 등으로 구성되어 있다. 표시부(1003b)는 터치 패널이기 때문에 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면 조작이나 문자 입력이 가능하다. 물론, 표시부(1003a)를 터치 패널로 하여도 좋다. 상술한 실시형태에서 제시한 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 신뢰성이 높은 휴대 정보 단말을 구현할 수 있다.
도 16의 (A)에 도시된 휴대 정보 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시되는 정보의 조작 또는 편집 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 외부 접속 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 하우징의 뒷면 또는 측면에 제공하여도 좋다.
또한, 도 16의 (A)에 도시된 휴대 정보 단말은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선으로 전자 서적 서버로부터 원하는 서적 데이터 등을 구매하고 다운로드하는 구성으로 할 수도 있다.
도 16의 (B)에 도시된 휴대용 음악 플레이어는 본체(1021)에 표시부(1023), 귀에 장착하기 위한 고정부(1022), 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 제공되어 있다. 상술한 실시형태에서 제시한 트랜지스터를 스위칭 소자로서 사용하여 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 신뢰성이 높은 휴대용 음악 플레이어를 구현할 수 있다.
또한, 도 16의 (B)에 도시된 휴대용 음악 플레이어에 안테나나, 마이크 기능이나 무선 기능을 가지게 하고 휴대 전화와 연동시키면, 자동차 등을 운전하면서 무선 핸즈프리 통화도 가능하다.
도 16의 (C)에 도시된 휴대 전화는 2개의 하우징(하우징(1030) 및 하우징(1031))으로 구성된다. 하우징(1031)에는 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅 디바이스(1036), 카메라(1037), 외부 접속 단자(1038) 등이 제공되어 있다. 또한, 하우징(1030)에는 휴대 전화를 충전하는 태양 전지(1040)나, 외부 메모리 슬롯(1041) 등이 제공되어 있다. 또한, 안테나는 하우징(1031)에 내장된다. 상술한 실시형태에서 제시한 트랜지스터를 표시 패널(1032)에 적용함으로써 신뢰성이 높은 휴대 전화를 구현할 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고, 도 16의 (C)에서는 영상으로 표시된 복수의 조작 키(1035)를 점선으로 나타내고 있다. 또한, 태양 전지(1040)로부터 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 구비된다.
표시 패널(1032)에서는 사용 형태에 따라 표시의 방향이 적절히 바뀐다. 또한, 표시 패널(1032)과 동일한 면에 카메라(1037)가 제공되기 때문에 영상 통화가 가능하다. 스피커(1033) 및 마이크로폰(1034)에 의하여 음성 통화뿐만 아니라 영상 통화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드함으로써 도 16의 (C)와 같이 펼쳐진 상태로부터 겹친 상태로 하여 소형화가 가능하기 때문에 휴대하기 편리하게 할 수 있다.
외부 접속 단자(1038)는 USB 케이블 등 각종 케이블이나 AC 어댑터와 접속 가능하며 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 가능하게 한다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하면 더 많은 데이터의 저장이나 이동이 가능하다.
또한, 상술한 기능 외에 적외선 통신 기능, 텔레비전 수신 기능 등을 구비하여도 좋다.
도 16의 (D)는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(1050)의 표시부(1053)는 하우징(1051)에 제공되어 있다. 표시부(1053)에 의하여 영상 표시가 가능하다. 또한, 하우징(1051)을 지탱하는 스탠드(1055)에 CPU가 내장되어 있다. 상술한 실시형태에서 제시한 트랜지스터를 표시부(1053) 및 CPU에 적용함으로써, 신뢰성이 높은 텔레비전 장치(1050)를 구현할 수 있다.
텔레비전 장치(1050)는 하우징(1051)이 구비한 조작 스위치나, 별체의 리모트 컨트롤러로 조작할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력되는 정보를 표시하기 위한 표시부가 제공되어도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 가지는 구성으로 한다. 수신기로 일반 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선 통신 네트워크에 접속함으로써 단방향(송신자로부터 수신자로) 또는 쌍방향(송신자와 수신자간, 또는 수신자들끼리 등)의 정보 통신도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054), 기억 매체 녹화 재생부(1052), 및 외부 메모리 슬롯을 가진다. 외부 접속 단자(1054)는 USB 케이블 등 각종 케이블과 접속 가능하며 퍼스널 컴퓨터 등과의 데이터 통신을 가능하게 한다. 기억 매체 녹화 재생부(1052)에 디스크형 기록 매체를 삽입하면, 기록 매체에 기억되어 있는 데이터의 판독 및 기록 매체로의 데이터의 기록이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터로서 저장되어 있는 화상, 영상 등을 표시부(1053)에 표시할 수도 있다.
또한, 상술한 실시형태에서 제시한 트랜지스터의 오프 누설 전류가 매우 작은 경우에는, 상기 트랜지스터를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)를 구현할 수 있다.
본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합될 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태에 따른 액정 표시 장치의 화소의 투과율 분포를 계산에 의하여 평가하였다.
먼저, 본 실시예에서 사용한 시료에 대하여 설명한다.
도 17의 (A)는 비교예인 시료 1의 상면도이다. 시료 1의 화소는 가로 방향으로 연장된 주사 라인(201) 및 공통 라인(203)과, 세로 방향(주사 라인 및 공통 라인과 직교하는 방향)으로 연장된 신호 라인(205)과, 그 내측의 영역을 포함한다. 화소 하나의 크기는 세로 84㎛, 가로 28㎛이다.
시료 1은, 상술한 배선과 가로 방향으로 인접한 화소의 신호 라인으로 둘러싸인 영역 내측에 배치되며 공통 라인(203)과 전기적으로 접속된 공통 전극(207)과, 공통 전극(207) 위에 배치된 빗 형상의 화소 전극(209)을 가진다. 또한, 화소 전극(209)의 빗살 부분은 신호 라인(205)과 교차되는 방향으로 연장된다. 또한, 시료 1의 화소에는 주사 라인(201)과 전기적으로 접속된 게이트 전극과, 공통 전극(207)과 동일한 공정을 거쳐 형성되며 게이트 절연막을 개재하여 상기 게이트 전극과 중첩되는 반도체막(211)과, 반도체막(211) 및 신호 라인(205)과 전기적으로 접속된 소스 전극과, 반도체막(211) 및 화소 전극(209)과 전기적으로 접속된 드레인 전극(213)을 포함하는 트랜지스터가 제공된다.
다음에, 도 17의 (B)는 본 발명의 일 형태에 따른 시료 2의 상면도이다. 시료 2의 화소는 가로 방향으로 연장된 주사 라인(221)과, 세로 방향으로 연장된 신호 라인(225)과, 그 내측 영역을 포함한다. 화소 하나의 크기는 세로 84㎛, 가로 28㎛이다.
시료 2는 상술한 배선과 가로 방향으로 인접한 화소의 신호 라인과 세로 방향으로 인접한 화소의 주사 라인으로 둘러싸인 영역 내측에 배치된 화소 전극(229)과, 화소 전극(229) 위에 배치된 공통 전극(227)을 가진다. 공통 전극(227)은 신호 라인(225)과 교차되는 방향으로 연장된 줄무늬 영역을 포함한다. 또한, 시료 2의 화소에는 주사 라인(221)과 전기적으로 접속된 게이트 전극과, 화소 전극(229)과 동일한 공정을 거쳐 형성되며 게이트 절연막을 개재하여 상기 게이트 전극과 중첩되는 반도체막(231)과, 반도체막(231) 및 신호 라인(225)과 전기적으로 접속된 소스 전극과, 반도체막(231) 및 화소 전극(229)과 전기적으로 접속된 드레인 전극(233)을 포함하는 트랜지스터가 제공된다. 또한, 트랜지스터의 단면 형상에 대해서는 실시형태 2에서 설명한 도 5에 도시된 트랜지스터(102)를 참조할 수 있다.
상술한 바와 같이 하여 시료 1과 시료 2를 준비하였다. 시료 1과 시료 2의 화소에서는 화소 전극과 공통 전극 사이에 인가되는 수평 전계에 의하여 액정의 투과율이 제어될 수 있다.
다음에, 시료 1과 시료 2의 투과율을 계산하였다. 계산은 SHINTECH, Inc. 제조의 LCDMaster 3-D를 사용하여 FEM-Static 모드로 수행하였다. 또한, 계산에서는 크기를 세로 84㎛, 가로 28㎛, 깊이(높이) 4㎛로 하고 경계 조건을 periodic로 하였다. 또한, 게이트 전극의 두께를 200nm, 게이트 절연막의 두께를 400nm, 신호 라인의 두께를 300nm, 층간 절연막의 두께를 500nm로 하였다. 또한, 시료 1은 공통 전극의 두께를 0nm, 공통 전극과 화소 전극 사이의 질화물 절연막의 두께를 100nm, 화소 전극의 두께를 100nm로 하였다. 또한, 시료 2는 화소 전극의 두께를 0nm, 화소 전극과 공통 전극 사이의 질화물 절연막의 두께를 100nm, 공통 전극의 두께를 100nm로 하였다. 또한, 액정의 러빙 방향을 85°비틀림각을 0°선경사각(pretilt angle)을 3°로 하였다. 또한, 계산의 부하를 경감시키기 위하여 시료 1의 공통 전극, 시료 2의 화소 전극의 두께는 0nm로 하였다. 이 조건에서 주사 라인에 -9V, 공통 라인에 0V, 신호 라인 및 화소 전극에 6V를 인가하였을 때의 투과율 분포를 평가하였다.
투과율 분포는 그레이 스케일로 나타내었고 백색일수록 투과율이 높음을 의미한다. 시료 1의 투과율 분포를 도 17의 (C)에, 시료 2의 투과율 분포를 도 17의 (D)에 각각 나타내었다.
시료 1과 시료 2에서 투과율이 높은 영역이 형성된 것을 알았다. 또한, 특히 시료 2에서 화소 내에 투과율이 높은 영역이 광범위하게 형성된 것을 알았다. 이것은 시료 2에 형성된 공통 전극이 신호 라인에 평행한 방향으로 연장된 영역을 가지지 않고 시료 1에 비하여 시료 2에서는 화소 전극과 공통 전극 사이의 전계가 더 넓은 영역에서 발생되기 때문이다.
따라서, 시료 2는 소비 전력이 낮은 액정 표시 장치를 제작하는 데 효과적인 구조인 것을 알 수 있다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태에 따른 액정 표시 장치의 인접한 화소들에서 백색과 흑색을 표시하였을 때의 흑색 표시 영역에서의 광 누설을 계산에 의하여 평가하였다.
먼저, 본 실시예에서 사용한 시료에 대하여 설명한다.
도 18의 (A)는 시료 3의 상면도이다. 시료 3의 화소는 가로 방향으로 연장된 주사 라인(241)과, 세로 방향으로 연장된 신호 라인(243)과, 그 내측 영역을 포함한다. 가로 방향으로 인접한 화소 2개의 크기는 합쳐서 세로 49.5㎛, 가로 30㎛이다.
시료 3은 상술한 배선과 가로 방향으로 인접한 화소의 신호 라인과 세로 방향으로 인접한 화소의 주사 라인으로 둘러싸인 영역 내측에 배치된 화소 전극(249)과, 화소 전극(249) 위에 배치된 공통 전극(247)을 가진다. 또한, 공통 전극(247)은 신호 라인(243)과 교차되는 방향으로 연장된 줄무늬 영역을 포함한다. 또한, 시료 3의 화소에는 주사 라인(241)과 전기적으로 접속된 게이트 전극과, 화소 전극(249)과 동일한 공정을 거쳐 형성되며 게이트 절연막을 개재하여 상기 게이트 전극과 중첩되는 반도체막(251)과, 반도체막(251) 및 신호 라인(243)과 전기적으로 접속된 소스 전극과, 반도체막(251) 및 화소 전극과 전기적으로 접속된 드레인 전극(253)을 포함하는 트랜지스터가 제공된다. 또한, 트랜지스터의 단면 형상에 대해서는 실시형태 2에서 설명한 도 5에 도시된 트랜지스터(102)를 참조할 수 있다.
도 18의 (B)는 시료 4의 상면도이다. 시료 4는 시료 3과 구조가 비슷하지만 드레인 전극 및 공통 전극의 형상이 다르다. 구체적으로는 시료 4에서는 드레인 전극(263)이 L자형이고 화소 전극(249)의 단부와 중첩되는 영역을 가짐으로써 주사 라인(241)과 화소 전극(249) 사이의 전계의 영향을 억제하고 있다. 마찬가지로, 공통 전극(267)을 주사 라인(241) 위를 걸쳐 세로 방향으로 인접한 화소와 연결되는 형상으로 함으로써 주사 라인(241)과 화소 전극(249) 사이의 전계의 영향을 억제하고 있다.
상술한 바와 같이 하여 시료 3과 시료 4를 준비하였다. 시료 3과 시료 4의 화소에서는 화소 전극과 공통 전극 사이에 인가되는 수평 전계에 의하여 액정 소자의 투과율이 제어될 수 있다.
다음에, 시료 3과 시료 4의 투과율을 계산하였다. 계산은 SHINTECH, Inc. 제조의 LCDMaster 3-D를 사용하여 FEM-Static 모드로 수행하였다. 또한, 계산에서는 크기를 세로 49.5㎛, 가로 30㎛, 깊이(높이) 4㎛로 하고 경계 조건을 periodic로 하였다. 또한, 게이트 전극의 두께를 200nm, 게이트 절연막의 두께를 400nm, 화소 전극의 두께를 0nm, 신호 라인의 두께를 300nm, 층간 절연막의 두께를 500nm, 공통 전극의 두께를 100nm로 하였다. 또한, 화소 전극과 공통 전극 사이의 질화물 절연막의 두께를 100nm로 하였다. 또한, 액정의 러빙 방향을 90°, 비틀림각을 0°, 선경사각을 3°로 하였다. 또한, 계산의 부하를 경감시키기 위하여 화소 전극의 두께는 0nm로 하였다. 이 조건에서 주사 라인에 -9V, 공통 라인에 0V를 인가한 상태에서 왼쪽 화소의 신호 라인 및 화소 전극에는 6V, 오른쪽 화소의 신호 라인 및 화소 전극에는 0V를 인가하였을 때의 투과율 분포를 평가하였다.
투과율 분포는 그레이 스케일로 나타내었고 백색일수록 투과율이 높음을 의미한다. 시료 3의 투과율 분포를 도 18의 (C)에, 시료 4의 투과율 분포를 도 18의 (D)에 각각 나타내었다.
시료 3 및 시료 4에서 왼쪽 화소에 의한 백색 표시, 오른쪽 화소에 의한 흑색 표시가 확인되었다. 또한, 시료 3의 흑색 표시에는 부분적으로 투과율이 높은 영역(광 누설)이 확인되었다. 한편, 시료 4의 흑색 표시에는 화소 전체에 걸쳐 투과율이 높은 영역이 확인되지 않았다. 시료 4에서는 드레인 전극(263)이 L자형이고 화소 전극(249)의 단부와 중첩되는 영역을 가짐으로써, 시료 3에 비하여 주사 라인과 화소 전극 사이의 전계가 발생되기 어려워져 흑색 표시에서의 광 누설이 저감된 것을 알 수 있다.
따라서, 시료 4는 콘트라스트가 높은 액정 표시 장치를 제작하는 데 효과적인 구조인 것을 알 수 있다.
F1: 전계
1: 기판
2: 도전막
3: 절연막
4: 반도체막
4a: 반도체막
4b: 반도체막
5: 도전막
5a: 도전막
5b: 도전막
6: 도전막
6a: 도전막
6b: 도전막
7: 화소 전극
7a: 화소 전극
7b: 화소 전극
8: 절연막
9: 공통 전극
10: 화소
10a: 화소
10b: 화소
11: 기판
12: 도전막
13: 도전막
15: 질화물 절연막
16: 산화물 절연막
17: 산화물 절연막
18: 산화물 반도체막
19a: 산화물 반도체막
19b: 화소 전극
19c: 산화물 반도체막
19f: 산화물 반도체막
20: 도전막
21a: 도전막
21b: 도전막
21b_1: 영역
21b_2: 영역
21c: 공통 라인
22: 산화물 절연막
23: 산화물 절연막
24: 산화물 절연막
25: 산화물 절연막
26: 질화물 절연막
26b: 절연막
27: 질화물 절연막
28: 도전막
29: 공통 전극
29a: 공통 전극
29a_1: 영역
29a_2: 영역
29b: 도전막
32: 산화물 반도체막
37a: 다층막
37b: 다층막
38a: 다층막
38b: 다층막
39a: 산화물 반도체막
39b: 산화물 반도체막
40: 개구부
41a: 개구부
42: 개구부
49a: 산화물 반도체막
49b: 산화물 반도체막
51a: 도전막
60: 절연막
61: 기판
62: 차광막
63: 착색막
64: 절연막
65: 절연막
66: 액정층
101: 화소부
102: 트랜지스터
102a: 트랜지스터
102b: 트랜지스터
102c: 트랜지스터
103: 화소
103a: 화소
103b: 화소
103c: 화소
104: 주사 라인 구동 회로
105: 용량 소자
105a: 용량 소자
105b: 용량 소자
105c: 용량 소자
106: 신호 라인 구동 회로
107: 주사 라인
109: 신호 라인
115: 공통 라인
121: 액정 소자
201: 주사 라인
203: 공통 라인
205: 신호 라인
207: 공통 전극
209: 화소 전극
211: 반도체막
213: 드레인 전극
221: 주사 라인
225: 신호 라인
227: 공통 전극
229: 화소 전극
231: 반도체막
233: 드레인 전극
241: 주사 라인
243: 신호 라인
247: 공통 전극
249: 화소 전극
251: 반도체막
253: 드레인 전극
263: 드레인 전극
267: 공통 전극
1001: 본체
1002: 하우징
1003a: 표시부
1003b: 표시부
1004: 키보드 버튼
1021: 본체
1022: 고정부
1023: 표시부
1024: 조작 버튼
1025: 외부 메모리 슬롯
1030: 하우징
1031: 하우징
1032: 표시 패널
1033: 스피커
1034: 마이크로폰
1035: 조작 키
1036: 포인팅 디바이스
1037: 카메라
1038: 외부 접속 단자
1040: 태양 전지
1041: 외부 메모리 슬롯
1050: 텔레비전 장치
1051: 하우징
1052: 기억 매체 녹화 재생부
1053: 표시부
1054: 외부 접속 단자
1055: 스탠드
1056: 외부 메모리
8000: 표시 모듈
8001: 상부 커버
8002: 하부 커버
8003: FPC
8004: 터치 패널
8005: FPC
8006: 표시 패널
8007: 백 라이트 유닛
8008: 광원
8009: 프레임
8010: 프린트 기판
8011: 배터리

Claims (1)

  1. 액정 표시 장치에 있어서,
    제 1 화소로서:
    제 1 절연막이 개재된, 주사 라인 위의 제 1 반도체막;
    상기 제 1 절연막 위에서 접촉하는 영역을 포함하는 화소 전극;
    상기 제 1 반도체막에 전기적으로 접속된 도전막; 및
    상기 제 1 반도체막에 전기적으로 접속된 제 1 신호 라인을 포함하고,
    상기 제 1 반도체막은 제 1 트랜지스터의 채널 형성 영역을 포함하는, 상기 제 1 화소;
    상기 제 1 화소에 인접한, 제 2 화소로서:
    상기 제 1 절연막이 개재된, 상기 주사 라인 위의 제 2 반도체막; 및
    상기 제 2 반도체막에 전기적으로 접속된 제 2 신호 라인을 포함하는, 상기 제 2 화소;
    상기 도전막, 상기 제 1 신호 라인, 및 상기 제 2 신호 라인 위의 제 2 절연막; 및
    상기 제 2 절연막 위에서 접촉하는 영역 및 개구부를 포함하는 공통 전극을 포함하고,
    상기 공통 전극은 상기 제 1 트랜지스터의 상기 채널 형성 영역과 중첩하지 않고, 상기 제 1 신호 라인과 중첩하는 영역, 상기 제 2 신호 라인과 중첩하는 영역, 및 상기 화소 전극과 중첩하는 영역을 포함하고,
    상기 개구부는 상기 화소 전극과 중첩하지 않는 영역, 및 평면시(plan view)에서의 상기 제 1 신호 라인과 상기 제 2 신호 라인 사이의 영역에서 제 1 방향으로 연장되는 제 1 영역 및 상기 제 1 영역에 접속되고 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 제 2 영역을 포함하고,
    상기 개구부의 상기 제 1 영역의 일부 및 상기 개구부의 상기 제 2 영역의 일부는 평면시에서 상기 제 1 신호 라인과 대향하는 상기 화소 전극의 단부와 상기 제 1 신호 라인 사이에 있고,
    상기 제 1 반도체막의 전체 영역 및 상기 제 2 반도체막의 전체 영역은 상기 주사 라인과 중첩되고,
    상기 도전막은 상기 제 1 반도체막 위에서 접촉하는 제 1 영역, 상기 화소 전극 위에서 접촉하는 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하고,
    상기 도전막의 상기 제 2 영역은 상기 주사 라인에 평행한 제 3 방향으로 연장되고, 상기 주사 라인과 대향하는 상기 화소 전극의 단부와 중첩되고,
    상기 도전막의 상기 제 3 영역은 상기 제 3 방향과 교차되는 제 4 방향으로 연장되는, 액정 표시 장치.
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