KR20220008330A - 리플로우된 금속간 유전체 층들을 갖는 전력 반도체 디바이스 - Google Patents

리플로우된 금속간 유전체 층들을 갖는 전력 반도체 디바이스 Download PDF

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에드워드 알. 반 브런트
다니엘 제이. 리히텐발너
샤디 사브리
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Abstract

전력 반도체 디바이스는 적어도 하나의 리플로우된 유전체 재료 패턴 및 적어도 하나의 리플로우 불가능 유전체 재료 패턴을 포함하는 다층 금속간 유전체 패턴을 포함한다. 다른 실시예에서, 전력 반도체 디바이스는 리플로우 프로세스 중에 금속간 유전체 패턴의 리플로우 가능 유전체 재료의 측방향 확산을 제한하기 위해 댐과 같은 희생 구조를 사용하여 형성되는 리플로우된 금속간 유전체 패턴을 포함한다. 금속간 유전체 패턴은 개선된 형상 및 성능을 가질 수도 있다.

Description

리플로우된 금속간 유전체 층들을 갖는 전력 반도체 디바이스
관련 출원에 대한 상호 참조
본 출원은 그 전체 내용이 그대로 설명된 것처럼 본 명세서에 참조로서 합체되어 있는, 2019년 5월 16일 출원된 미국 특허 출원 제16/413,921호에 대한 우선권을 주장한다.
분야
본 발명은 반도체 디바이스에 관한 것으로서, 더 구체적으로는, 전력 반도체 디바이스에 관한 것이다.
전력 반도체 디바이스는 큰 전류를 운반하고 고전압을 지원하는 데 사용된다. 예를 들어, 전력 금속 산화물 반도체 전계 효과 트랜지스터("MOSFET"), 절연 게이트 바이폴라 트랜지스터("IGBT") 및 다양한 다른 디바이스를 포함하여, 광범위한 전력 반도체 디바이스가 관련 기술분야에 알려져 있다. 이들 전력 반도체 디바이스는 일반적으로 실리콘 카바이드 또는 갈륨 질화물계 재료와 같은 와이드 밴드갭 반도체 재료로부터 제조된다(본 명세서에서, 용어 "와이드 밴드갭 반도체"는 적어도 1.4 eV의 밴드갭을 갖는 임의의 반도체를 포함함). 전력 반도체 디바이스는 큰 전압 및/또는 전류를 차단(순방향 또는 역방향 차단 상태)하거나 통과(순방향 동작 상태)하도록 설계된다. 예를 들어, 차단 상태에서, 전력 반도체 디바이스는 수백 또는 수천 볼트의 전위를 유지하도록 설계될 수도 있다.
전력 반도체 디바이스는 수평 구조(lateral structure) 또는 수직 구조(vertical structure)를 가질 수 있다. 수평 구조를 갖는 디바이스에서, 디바이스의 단자들(예를 들어, 전력 MOSFET에 대한 드레인, 게이트 및 소스 단자들)은 반도체 층 구조의 동일한 주 표면(즉, 상부 또는 하부) 상에 있다. 대조적으로, 수직 구조를 갖는 디바이스에서, 적어도 하나의 단자는 반도체 층 구조의 각각의 주 표면 상에 제공된다(예를 들어, 수직 MOSFET에서, 소스 및 게이트는 반도체 층 구조의 상부면 상에 있을 수도 있고, 드레인은 반도체 층 구조의 저부면 상에 있을 수도 있음). 수직 구조는 높은 전류 밀도를 지원하고 고전압을 차단할 수 있는 두꺼운 반도체 드리프트 층을 허용하기 때문에, 수직 구조는 전형적으로 매우 고전력 용례에 사용된다. 본 명세서에서, 용어 "반도체 층 구조"는 반도체 기판 및/또는 반도체 에피택셜 층과 같은 하나 이상의 반도체 층을 포함하는 구조를 칭한다.
종래의 수직 실리콘 카바이드 전력 MOSFET는 실리콘 카바이드 웨이퍼와 같은, 실리콘 카바이드 기판 상에 형성된 에피택셜 층 구조를 포함한다. 에피택셜 층 구조(하나 이상의 개별 층을 포함할 수도 있음)는 전력 반도체 디바이스의 드리프트 영역으로서 기능한다. MOSFET는 하나 이상의 반도체 디바이스가 형성되는 드리프트 영역 상에 및/또는 내에 형성되는 활성 영역, 뿐만 아니라 활성 영역을 둘러쌀 수도 있는 종단 영역을 가질 수도 있다. 활성 영역은 역방향 바이어스 방향에서의 전압을 차단하고 순방향 바이어스 방향에서의 전류 흐름을 제공하기 위한 주 접합부로서 작용한다. 전력 MOSFET는 전형적으로 단위 셀 구조를 갖는데, 즉, 활성 영역은 단일 전력 MOSFET로서 기능하기 위해 병렬로 전기적으로 접속된 다수의 개별 "단위 셀" MOSFET를 포함한다. 고전력 용례에서, 이러한 디바이스는 수천 또는 수만 개의 단위 셀을 포함할 수도 있다.
본 발명의 실시예에 따르면, 와이드 밴드갭 반도체 층 구조, 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조, 게이트 전극 구조 상의 금속간 유전체 패턴으로서, 금속간 유전체 패턴은 리플로우 불가능 유전체 재료 패턴 및 리플로우된 유전체 재료 패턴을 포함하는, 금속간 유전체 패턴, 및 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하는 반도체 디바이스가 제공된다. 게이트 전극 구조는 와이드 밴드갭 반도체 층 구조와 금속간 유전체 패턴 사이에 있고, 금속간 유전체 패턴은 게이트 전극 구조와 소스 금속화 구조 사이에 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴은 게이트 전극 구조와 리플로우된 유전체 재료 패턴 사이에 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴의 최소 두께는 반도체 디바이스의 정상 동작 중에 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택될 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴의 상부 코너의 두께는 반도체 디바이스의 정상 동작 중에 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택될 수도 있다.
몇몇 실시예에서, 게이트 전극 구조는 복수의 게이트 절연 핑거들 중 각각의 것들에 의해 와이드 밴드갭 반도체 층 구조로부터 분리된 복수의 게이트 핑거들을 포함할 수도 있고, 리플로우 불가능 유전체 재료 패턴은 각각의 게이트 핑거의 상부면 및 측면을 컨포멀하게 둘러싸는 복수의 리플로우 불가능 유전체 핑거를 포함할 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 둥근 단면을 가질 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께에 대한 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 금속간 유전체 패턴의 두께의 비는 4대1 미만일 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴의 상부 코너에 인접한 리플로우된 유전체 재료 패턴의 부분은 최소 두께를 갖는 리플로우된 유전체 재료 패턴의 부분일 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리("BPSG") 패턴을 포함할 수도 있다.
몇몇 실시예에서, 반도체 디바이스는 MOSFET일 수도 있고, 여기서 복수의 소스 영역들은 와이드 밴드갭 반도체 층 구조에 제공되고, 소스 금속화 패턴은 소스 영역에 전기적으로 접속되고, 디바이스는 소스 금속화 구조에 대향하는 와이드 밴드갭 반도체 층 구조 상에 드레인 접점을 더 포함한다.
몇몇 실시예에서, 소스 금속화 구조는 확산 배리어 층 및 확산 배리어 층 상의 금속 소스 접점 층일 수도 있다.
몇몇 실시예에서, 반도체 디바이스는 절연 게이트 바이폴라 접합 트랜지스터일 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 게이트 전극 구조와 리플로우 불가능 유전체 재료 패턴 사이에 있을 수도 있다.
본 발명의 다른 실시예에 따르면, 와이드 밴드갭 반도체 층 구조, 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조, 게이트 전극 구조 상의 금속간 유전체 패턴으로서, 금속간 유전체 패턴은 리플로우된 유전체 재료 패턴을 포함하는, 금속간 유전체 패턴, 및 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하는 반도체 디바이스가 제공된다. 리플로우된 유전체 재료 패턴의 하부 부분은 실질적으로 수직 측벽을 갖는다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴의 상부 부분은 둥근 단면을 가질 수도 있다.
몇몇 실시예에서, 게이트 전극 구조는 복수의 게이트 절연 핑거들 중 각각의 것들에 의해 와이드 밴드갭 반도체 층 구조로부터 분리된 복수의 게이트 핑거를 포함할 수도 있다.
몇몇 실시예에서, 게이트 절연 핑거는 와이드 밴드갭 반도체 층 구조의 상부면에 수직인 방향으로 제1 두께를 가질 수도 있고, 리플로우된 유전체 재료 패턴의 하부 부분은 제1 두께 이상인 제2 두께를 가질 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴의 하부 부분의 두께는 적어도 0.1 미크론일 수도 있다.
몇몇 실시예에서, 게이트 전극 구조는 와이드 밴드갭 반도체 층 구조와 금속간 유전체 패턴 사이에 있을 수도 있고, 금속간 유전체 패턴은 게이트 전극 구조와 소스 금속화 구조 사이에 있을 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리("BPSG") 패턴을 포함할 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께에 대한 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 금속간 유전체 패턴의 두께의 비는 적어도 1대1 및 4대1 미만일 수도 있다.
본 발명의 다른 실시예에 따르면, 와이드 밴드갭 반도체 층 구조가 형성되는 반도체 디바이스를 제조하는 방법이 제공된다. 전도성 패턴이 와이드 밴드갭 반도체 층 구조의 상부면 상에 형성된다. 리플로우 불가능 유전체 재료 패턴이 전도성 패턴 상에 형성된다. 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층이 전도성 패턴 상에 형성된다. 리플로우 가능 유전체 재료는 리플로우된다. 소스 금속화 구조가 금속간 유전체 패턴 상에 형성되고, 금속간 유전체 패턴은 리플로우 불가능 유전체 재료 패턴 및 리플로우 가능 유전체 재료의 적어도 일부를 포함하는 리플로우된 유전체 재료 패턴을 포함하는, 소스 금속화 구조 형성 단계를 포함한다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴은 전도성 패턴과 리플로우된 유전체 재료 패턴 사이에 있을 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 전도성 패턴과 리플로우 불가능 유전체 재료 패턴 사이에 있을 수도 있다.
몇몇 실시예에서, 방법은 리플로우된 유전체 재료 층을 형성하기 위해 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층을 리플로우하고, 이어서 리플로우된 유전체 재료 패턴을 형성하기 위해 리플로우된 유전체 재료 층을 에칭하는 단계를 더 포함할 수도 있다.
몇몇 실시예에서, 방법은 리플로우 가능 유전체 재료 패턴을 형성하기 위해 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층을 에칭하고, 이어서 리플로우된 유전체 재료 패턴을 형성하기 위해 리플로우 가능 유전체 재료 패턴을 리플로우하는 단계를 더 포함할 수도 있다.
몇몇 실시예에서, 전도성 패턴은 복수의 게이트 핑거를 포함할 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴을 형성하는 단계는 각각의 게이트 핑거들의 각각 상에 리플로우 불가능 유전체 핑거를 컨포멀하게 형성하는 단계를 포함할 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리 패턴일 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴은 게이트 핑거의 측벽 상에 형성될 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 게이트 핑거의 측벽과 직접 접촉할 수도 있다.
몇몇 실시예에서, 전도성 패턴은 반도체 패턴을 포함할 수도 있고, 전도성 패턴 상에 리플로우 불가능 유전체 재료 패턴을 형성하는 단계는 반도체 패턴의 노출된 표면을 산화하는 단계를 포함할 수도 있다.
몇몇 실시예에서, 반도체 패턴은 복수의 폴리실리콘 게이트 핑거를 포함할 수도 있고, 와이드 밴드갭 반도체 층 구조는 실리콘 카바이드 반도체 층 구조를 포함할 수도 있다.
몇몇 실시예에서, 방법은 게이트 핑거들 중 인접한 것들 사이에 형성된 갭들에 각각의 희생 구조들을 형성하는 단계를 더 포함할 수도 있고, 희생 구조들은 리플로우 가능 유전체 재료의 리플로우 중에 리플로우 가능 유전체 재료의 측방향 확산을 제한하도록 위치된다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴의 최소 두께는 반도체 디바이스의 정상 동작 중에 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택될 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 재료 패턴의 상부 코너의 두께는 반도체 디바이스의 정상 동작 중에 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택될 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 둥근 단면을 가질 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께에 대한 전도성 패턴의 게이트 핑거의 상면의 중심 위의 금속간 유전체 패턴의 두께의 비는 4대1 미만일 수도 있다.
본 발명의 또 다른 실시예에 따르면, 와이드 밴드갭 반도체 층 구조가 형성되고, 복수의 이격된 게이트 핑거가 이어서 와이드 밴드갭 반도체 층 구조의 상부면 상에 형성되는 반도체 디바이스의 제조 방법이 제공된다. 게이트 핑거 상에 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층이 형성된다. 희생 구조가 게이트 핑거들 사이의 갭 내의 와이드 밴드갭 반도체 층 구조 상에 형성된다. 리플로우 가능 유전체 재료는 리플로우된다. 소스 금속화 패턴이 금속간 유전체 패턴 상에 형성되고, 금속간 유전체 패턴은 리플로우 가능 유전체 재료의 적어도 일부를 포함하는 리플로우된 유전체 재료 패턴을 포함하는, 소스 금속화 구조 형성 단계를 포함한다.
몇몇 실시예에서, 게이트 핑거 상에 리플로우 가능 유전체 재료 층을 형성하는 단계는 각각의 게이트 핑거들의 각각 상에 리플로우 가능 유전체 재료 층을 컨포멀하게 형성하는 단계를 포함할 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리 패턴일 수도 있다.
몇몇 실시예에서, 게이트 핑거는 폴리실리콘 게이트 핑거를 포함할 수도 있고, 와이드 밴드갭 반도체 층 구조는 실리콘 카바이드 반도체 층 구조를 포함할 수도 있다.
몇몇 실시예에서, 희생 구조는 리플로우 가능 유전체 재료를 리플로우하는 동안 리플로우 가능 유전체 재료의 측방향 확산을 제한하도록 위치될 수도 있다.
몇몇 실시예에서, 방법은 희생 구조를 제거하는 단계를 더 포함할 수도 있다.
몇몇 실시예에서, 리플로우된 유전체 재료 패턴의 하부 부분은 실질적으로 수직 측벽을 가질 수도 있고, 리플로우된 유전체 재료 패턴의 상부 부분은 둥근 단면을 가질 수도 있다.
본 발명의 다른 실시예에 따르면, 와이드 밴드갭 반도체 층 구조, 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조, 게이트 전극 구조 상의 금속간 유전체 패턴으로서, 금속간 유전체 패턴은 적어도 제1 실리콘 산화물 패턴 및 제1 실리콘 산화물 패턴과는 상이한 재료를 포함하는 제2 실리콘 산화물 패턴을 포함하는, 금속간 유전체 패턴, 및 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하는 반도체 디바이스가 제공된다. 게이트 전극 구조는 와이드 밴드갭 반도체 층 구조와 금속간 유전체 패턴 사이에 있고, 금속간 유전체 패턴은 게이트 전극 구조와 소스 금속화 구조 사이에 있고, 금속간 유전체 패턴의 최소 두께에 대한 금속간 유전체 패턴의 최대 두께의 비는 4대1 미만이다.
몇몇 실시예에서, 제1 실리콘 산화물 패턴은 리플로우 불가능 재료 패턴을 포함할 수도 있고 제2 실리콘 산화물 패턴은 리플로우된 재료 패턴을 포함할 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께는 게이트 전극 구조의 상부 코너에 인접할 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최대 두께는 게이트 전극 구조의 게이트 핑거의 상면의 중심보다 위에 있을 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께에 대한 금속간 유전체 패턴의 최대 두께의 비는 1대1 초과일 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께에 대한 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 금속간 유전체 패턴의 두께의 비는 1대1 초과일 수도 있다.
몇몇 실시예에서, 금속간 유전체 패턴의 최소 두께는 게이트 전극 구조의 상부 코너에 인접할 수도 있다
도 1은 전력 MOSFET의 여러 단위 셀에 대한 상면측 소스 금속화 구조의 개략 단면도이다.
도 2는 도 1의 MOSFET의 게이트 핑거 및 주변 구조 중 하나의 확대 단면도이다.
도 3은 리플로우 가능 금속간 유전체 패턴을 사용하여 형성된 전력 MOSFET의 여러 단위 셀에 대한 상면측 소스 금속화 구조의 개략 단면도이다.
도 4는 본 발명의 실시예에 따른 복수의 전력 MOSFET를 포함하는 반도체 웨이퍼의 개략 평면도이다.
도 5a는 도 4의 반도체 웨이퍼 상에 포함된 전력 MOSFET 중 하나의 개략 평면도이다.
도 5b는 그 상면측 소스 금속화 구조, 게이트 본드 패드 및 그 금속간 유전체 패턴이 생략되어 있는 도 5a의 전력 MOSFET의 개략 평면도이다.
도 5c는 도 5a의 라인 5C-5C를 따라 취한 개략 단면도이다.
도 5d는 도 5c의 라인 5D-5D를 따라 취한 개략 단면도이다.
도 5e는 소스 금속화 구조가 생략되어 있는 도 5c에 도시되어 있는 단위 셀들 중 하나의 확대도이다.
도 6a 내지 도 6e는 도 5a 내지 도 5e의 MOSFET의 금속간 유전체 패턴을 형성하는 방법을 예시하는 개략 단면도이다.
도 7a 및 도 7b는 도 5a 내지 도 5e의 MOSFET의 금속간 유전체 패턴을 형성하는 다른 방법을 예시하는 단면도이다.
도 8a 내지 도 8f는 도 5a 내지 도 5e의 MOSFET의 금속간 유전체 패턴 대신에 사용될 수 있는 금속간 유전체 패턴을 형성하는 방법을 예시하는 단면도이다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 MOSFET를 형성하는 방법을 예시하는 개략 단면도이다.
도 10은 소스 금속화가 생략되어 있는 본 발명의 다른 실시예에 따른 전력 MOSFET의 단위 셀의 단면도이다.
도 11a는 본 발명의 실시예에 따른 n-채널 IGBT의 간단화된 회로도이다.
도 11b는 도 11a의 IGBT의 한 쌍의 단위 셀의 개략 단면도이다.
도 12는 본 발명의 실시예에 따른 전력 MOSFET를 형성하는 방법의 흐름도이다.
도 13은 본 발명의 다른 실시예에 따른 전력 MOSFET를 형성하는 방법의 흐름도이다.
전력 MOSFET 또는 전력 IGBT와 같은 전력 반도체 디바이스는 디바이스의 단자를 외부 구조에 접속하는 데 사용되는 상면측 금속화 구조를 포함한다. 예를 들어, 수직 전력 MOSFET는 반도체 층 구조, 디바이스의 소스 단자로서 작용하는 상면측 소스 금속화 구조, 디바이스의 게이트 단자로서 작용하는 상면측 게이트 금속화 구조 및 MOSFET을 위한 드레인 단자로서 작용하는 디바이스의 저부 상에 형성된 "이면측" 드레인 금속화 구조를 포함한다. 도 1은 종래의 전력 MOSFET(10)의 몇 개의 단위 셀의 상부 부분의 개략 단면도이다.
도 1에 도시되어 있는 바와 같이, 종래의 전력 MOSFET(10)는 반도체 층 구조(20)(반도체 층 구조(20)의 단지 상부 부분만이 도 1에 도시되어 있음), 게이트 전극 구조(30), 금속간 유전체 패턴(50) 및 반도체 층 구조(20) 및 게이트 전극 구조(30)의 상부면들 상에 형성된 상면측 소스 금속화 구조(60)를 포함한다. 반도체 층 구조(20)는 예를 들어, 그 위에 에피택셜 성장된 실리콘 카바이드 드리프트 영역(24)을 갖는 실리콘 카바이드 반도체 기판(도시되어 있지 않음)을 포함할 수도 있다. 드리프트 영역(24)과 반대 전도형을 갖는 우물 영역(26)이 드리프트 영역(24)의 상부면에 형성된다. 소스 영역(28)이 우물 영역(26) 내에 형성된다. 도 1에는 도시되어 있지 않지만, 드레인 접점이 반도체 층 구조(20)의 저부면 상에 형성된다.
게이트 전극 구조(30)는 반도체 층 구조(20)의 상부면 상에 형성된 복수의 게이트 핑거(34)를 포함한다. 각각의 게이트 핑거(34)는 막대형 반도체 또는 금속 패턴을 포함할 수도 있고, 게이트 핑거(34)는 서로 평행하게 연장될 수도 있다. 게이트 전극 구조(30)는 반도체 층 구조(20)로부터 게이트 핑거(34)를 절연하기 위해 각각의 게이트 핑거(34)와 반도체 층 구조(20)의 상부면 사이에 형성되는 복수의 게이트 절연 핑거(32)를 더 포함한다. 게이트 절연 핑거(32)는 실리콘 산화물의 스트립을 포함할 수도 있다. 금속간 유전체 패턴(50)은 복수의 유전체 핑거(52)를 포함하고, 게이트 절연 핑거(32) 및 게이트 핑거(34)의 형성 후에 반도체 층 구조(20)의 상부면에 형성된다. 각각의 유전체 핑거(52)는 게이트 절연 핑거들(32)의 각각의 하나 및 게이트 핑거들(34) 각각의 하나의 측벽 및 상부면을 커버할 수도 있다. 반도체 층 구조(20)의 상부면에서 소스 영역(28)을 노출시키는 갭(40)이 인접한 유전체 핑거(52) 사이에 제공된다. 인접한 유전체 핑거(52) 사이의 피치는 작을 수도 있고, 따라서 갭(40)은 예를 들어 1 내지 5 미크론과 같은 대응하는 좁은 폭을 갖는다.
상면측 소스 금속화 구조(60)는 전기 전도성 확산 배리어 층(62) 및 금속 소스 접점 층(64)을 포함한다. 확산 배리어 층(62)은 반도체 층 구조(20)의 상부면에서 금속간 유전체 패턴(50) 및 노출된 우물 영역(26) 및 소스 영역(28) 상에 컨포멀하게 형성될 수도 있다. 확산 배리어 층(62)은 예를 들어 습식 에칭제와 같은 재료가 금속간 유전체 패턴(50) 내로 확산하는 것을 방지할 수 있는 상당히 우수한 전도체로 설계될 수도 있다. 소스 접점 층(64)은 고전도성 금속 층을 포함할 수도 있다. "키홀"이라 칭하는 오목부(66)가 갭(40)의 일부 또는 전부 위의 소스 접점 층(64)의 상부면에 존재할 수도 있다.
습식 에칭제와 같은 화학물이 MOSFET(10)의 제조 중에 소스 접점 층(64)에 적용될 수도 있다. 특히 소스 접점 층(64)의 상부면이 깊은 키홀(66)을 포함하면, 습식 에칭제를 완전히 헹굼하는 것이 어려울 수도 있다. 임의의 잔류 습식 에칭제(또는 다른 부식성 재료)는 잠재적으로 소스 금속의 결정입계를 따라 상면측 소스 금속화 구조(60) 내로 깊게 확산될 수도 있다. 전도성 확산 배리어 층(62)은 전형적으로 소스 접점 층(64)의 저부에 도달하는 화학물이 더 멀리 확산되는 것을 방지하지만, 확산 배리어 층 금속이 좁은 갭(40)을 항상 완전히 충전하는 것은 아닐 수도 있기 때문에, 작은 공극이 확산 배리어 층(62) 내에, 특히 갭(40) 내에 존재할 수도 있다. 공극이 확산 배리어 층(62) 내에 존재하면, 화학물은 공극을 통과하고 이어서 금속간 유전체 패턴(50)을 공격할 수도 있다. 금속간 유전체 패턴(50)이 이음매 또는 다른 통로를 포함하면, 화학물은 이음매를 따라 이동하고 그리고/또는 이음매를 팽창시켜, 상면측 소스 금속화 구조(60)와 게이트 핑거(34) 사이에 경로를 생성할 수도 있다. 이는 잠재적으로 상면측 소스 금속화 구조(60)와 게이트 핑거(34) 사이에 전기적 단락을 생성할 수 있다. 심지어 단일 단위 셀 내의 이러한 전기적 단락은 MOSFET(10)의 손상 또는 파괴를 야기할 수도 있다.
도 2는 실제 축척대로 도시되어 있는 도 1의 MOSFET(10)의 게이트 핑거(34) 중 하나의 확대 단면도이다. 도 2에 도시되어 있는 바와 같이, 금속간 유전체 패턴(50)의 유전체 핑거(52)는 게이트 핑거(34) 및 아래에 놓인 게이트 절연 핑거(32) 상에 실질적으로 컨포멀하게 형성된다. 유전체 핑거(52)의 측벽과 반도체 층 구조(20)의 상부면은 한 쌍의 내향 지향 각도(α1, α2)를 형성한다. 도 2에 도시되어 있는 바와 같이, 각도(α1, α2)는 각각 90°에 가까울 수도 있다. 전형적인 도시되어 있는 실시예에서, 각도(α1, α2)는 각각 약 80°이고, 따라서 갭(40)의 측벽은 약 100°의 각도로 상향으로 연장된다. 갭(40)의 측벽이 이러한 날카로운 각도를 가질 때, 갭(40)을 완전히 충전하는 것이 어려울 수도 있고, 이는 전술된 바와 같이, 확산 배리어 층(62) 내의 공극의 형성을 야기할 수도 있다.
도 3은 도 1의 MOSFET(10)의 금속간 유전체 패턴(50)과는 상이한 형상을 갖는 금속간 유전체 패턴(50A)을 포함하는 도 1의 MOSFET(10)의 수정된 버전인 MOSFET(10A)의 부분의 개략 단면도이다. 도 3을 참조하면, 공극이 확산 배리어 층(62) 내에 형성될 가능성을 감소시키기 위한 하나의 기술은, 각도(α1, α2)의 크기를 감소시켜, 이에 의해 갭(40)의 측벽이 반도체 층 구조(20)의 상부면과 형성하는 각도를 증가시키는 것이다. 갭(40)의 측벽에 의해 형성되는 각도가 증가함에 따라, 확산 배리어 층 금속이 공극의 형성 없이 갭(40)을 충전하는 것이 더 용이해진다. 도 3에 도시되어 있는 바와 같이, 각도(α1, α2)의 크기를 감소시키는(따라서 갭(40)의 측벽에 의해 형성된 각도를 증가시키는) 하나의 방법은, 게이트 전극 구조(30)의 상면 및 측벽 상에, 리플로우 가능 금속간 유전체 패턴(도 3에 도시되어 있지 않음)을 컨포멀하게 형성하기 위해, 보로-포스포-실리케이트 유리("BPSG")와 같은 리플로우 가능 유전체 재료를 사용하는 것이다. BPSG 금속간 유전체 패턴이 게이트 전극 구조(30) 상에 컨포멀하게 형성된 후, 이는 상승된 온도(예를 들어, 500 내지 1000℃의 온도)에서 리플로우되어 리플로우된 금속간 유전체 패턴(50A)을 제공할 수도 있다. 리플로우 프로세스는 유전체 재료의 밀도를 증가시킬 수도 있는데, 이는 재료 내의 이음매를 감소시키거나 제거하는 경향이 있다. 부가적으로, 리플로우된 BPSG 재료 내의 표면 장력은 도 3에 도시되어 있는 바와 같이, 일반적으로 반타원형 또는 반원형 단면을 갖는 리플로우된 금속간 유전체 패턴(50A)을 형성하는 개별 유전체 핑거(52A)를 야기할 수도 있다. 이러한 일반적으로 "둥근" 프로파일은 각도(α1, α2)를 감소시킬 수도 있는데, 이는 상당한 공극의 형성 없이 갭(40) 내에 확산 배리어 층(62A)을 형성하는 것을 더 용이하게 할 수도 있다.
리플로우 가능 유전체 재료를 사용하여 금속간 유전체 패턴(50A)을 형성하는 것은 확산 배리어 층(62A)의 갭-충전 특성을 상당히 개선할 수도 있지만(따라서 그 내부의 공극 형성을 감소시킴), 각각의 게이트 핑거(34)를 커버하는 리플로우된 BPSG 재료의 두께는 균일하지 않다. 특히, 도 3에 도시되어 있는 바와 같이, 리플로우된 BPSG 재료의 두께는 게이트 핑거(34)의 상면의 중간 위에 최대 두께를 가질 수도 있고, 게이트 핑거(34)의 상면의 측면 에지에 인접하여 상당히 더 얇을 수도 있다. 몇몇 경우에, 게이트 핑거(34)의 상면측 에지에 인접한 리플로우된 금속간 유전체 패턴(50A)의 두께(도 3의 영역(53) 참조)는 게이트 핑거(34)의 상면의 중간 위의 리플로우된 BPSG 재료의 두께의 단지 10 내지 40% 정도 두꺼운 두께를 가질 수도 있다. 부가적으로, 리플로우 프로세스는 각각의 유전체 핑거(52A)의 측방향 폭을 확장하는 경향이 있을 수도 있는데, 이는 갭(40)의 폭을 감소시킨다. 리플로우된 유전체 핑거(52A)의 얇은 상부 "코너" 영역은 디바이스 동작 중에 항복에 취약할 수도 있는데, 이는 게이트 핑거(34)와 소스 금속화 구조(60) 사이의 단락을 야기할 수 있고, 이는 디바이스의 고장을 야기할 수 있다. 부가적으로, 더 작은 갭(40)은 소스 접점 저항을 증가시킬 수도 있고 그리고/또는 확산 배리어 층(62A)의 퇴적 중에 공극이 형성될 가능성을 증가시킬 수도 있다. 따라서, 리플로우 가능 금속간 유전체 패턴(50A)의 사용은 하나의 문제를 해결할 수도 있지만, 다른 문제를 발생시킬 수도 있다.
본 발명의 특정 실시예에 따르면, 적어도 하나의 리플로우 가능 유전체 재료 패턴 및 적어도 하나의 리플로우 불가능 유전체 재료 패턴을 포함하는 다층 금속간 유전체 패턴을 포함하는 전력 반도체 디바이스가 제공된다. 리플로우 불가능 유전체 재료 패턴이 게이트 핑거의 노출된 상면 상에 그리고 게이트 절연 핑거 및 게이트 핑거의 노출된 측면들 상에 형성될 수도 있다. 리플로우 가능 유전체 재료 패턴은 리플로우 불가능 유전체 재료 패턴 상에 형성될 수도 있다. 대안적으로, 리플로우 가능 유전체 재료 패턴이 게이트 핑거의 노출된 상면 상에 그리고 게이트 절연 핑거 및 게이트 핑거의 노출된 측면 상에 형성될 수도 있다. 리플로우 가능 유전체 재료 패턴은 이어서 리플로우되어 리플로우된 유전체 재료 패턴을 형성할 수도 있고, 리플로우 불가능 유전체 재료 패턴이 리플로우된 유전체 재료 패턴 상에 형성될 수도 있다.
어느 경우든, 리플로우 불가능 유전체 재료 패턴은, 예를 들어 금속간 유전체 패턴의 항복을 방지하기에 충분한 두께를 가질 수도 있다. 따라서, 게이트 핑거의 상부 코너에 인접한 리플로우 가능 유전체 재료 패턴의 두께가 리플로우 프로세스 중에 상당히 감소하더라도, 항복을 회피하기 위한 유전체 재료의 충분한 총 두께가 여전히 존재할 것이다. 더욱이, 리플로우 불가능 유전체 재료 패턴과 리플로우 가능 유전체 재료 패턴의 조합은 도 3의 실시예에서 리플로우 가능 유전체 재료 패턴의 두께와 거의 동일한 두께를 가질 수도 있다. 결과적으로, 리플로우 가능 유전체 재료 패턴은 감소된 두께를 가질 수도 있고, 따라서 리플로우 동안 인접한 게이트 핑거들 사이의 갭 내로 멀리 확산하지 않을 것이다. 따라서, 본 발명의 실시예에 따른 금속간 유전체 패턴은 완전히 리플로우 가능 금속간 유전체 패턴과 연관된 잠재적인 단점을 감소시키거나 최소화하면서 완전히 리플로우 가능 금속간 유전체 패턴의 장점을 가질 수도 있다.
본 발명의 다른 실시예에 따르면, 리플로우 프로세스 중에 금속간 유전체 패턴의 리플로우 가능 유전체 재료의 측방향 확산을 제한하기 위해 댐과 같은 희생 구조를 사용하여 형성되는 리플로우된 금속간 유전체 패턴을 포함하는 전력 반도체 디바이스가 제공된다. 이러한 댐의 사용은 또한 게이트 핑거의 측면 에지를 따라 유전체 재료의 양을 증가시킬 수도 있어, 금속간 유전체 패턴이 금속간 유전체 패턴의 항복을 회피하기 위해 충분한 최소 두께를 갖는 것을 보장한다. 희생 댐은 또한 리플로우 가능 유전체 재료의 측방향 확산을 방지할 수도 있어, 이에 의해 인접한 유전체 핑거들 사이의 갭의 크기를 유지한다.
금속간 유전체 패턴은, 예를 들어, 리플로우 불가능 층 및 리플로우 가능 층의 모두를 갖는 다층 금속간 유전체 패턴을 포함할 수도 있다. 금속간 유전체 패턴의 최소 두께에 대한 금속간 유전체 패턴의 최대 두께의 비는 몇몇 실시예에서 8대1 미만, 다른 실시예에서 6대1 미만, 또 다른 실시예에서 4대1 미만이다. 각각의 경우에, 금속간 유전체 패턴의 최소 두께에 대한 금속간 유전체 패턴의 최대 두께의 비는 적어도 1대1이다.
본 명세서의 설명은 전력 MOSFET 디바이스에 초점을 맞추고 있지만, 본 명세서에 개시된 기술은 이러한 디바이스에 한정되지 않는다는 것이 이해될 수 있을 것이다. 예를 들어, 본 명세서에 개시된 기술은 또한 IGBT 디바이스에 사용될 수도 있다.
본 발명의 실시예들은 본 발명의 예시적인 실시예가 도시되어 있는 도 4 내지 도 13을 참조하여 이제 더 상세히 설명될 것이다.
도 4는 본 발명의 실시예에 따른 복수의 전력 MOSFET(110)를 포함하는 반도체 웨이퍼(100)의 개략 평면도이다. 전력 MOSFET(110)는 행 및 열로 형성될 수도 있고, 웨이퍼(100)가 패키징 및 테스트를 위해 개별 전력 MOSFET(110)를 분리하기 위해 이후에 싱귤레이션(예를 들어, 다이싱)될 수도 있도록 서로로부터 이격될 수도 있다. 웨이퍼(100)는, 예를 들어 몇몇 실시예에서 그 위에 형성된(예를 들어, 에피택셜 성장에 의해) 하나 이상의 실리콘 카바이드 층을 갖는 4H 실리콘 카바이드 기판을 포함할 수도 있다. 다른 반도체 층(예를 들어, 폴리실리콘 층), 절연 층 및/또는 금속 층은 전력 MOSFET(110)를 형성하기 위해 실리콘 카바이드 반도체 층 구조 상에 형성될 수도 있다. 몇몇 경우에, 실리콘 카바이드 기판은 다른 반도체 층이 그 위에 형성된 후에 박형화되거나 심지어 제거될 수도 있다.
도 5a는 도 4의 반도체 웨이퍼(100) 상에 포함된 전력 MOSFET(110) 중 하나의 개략 평면도이다. 도 5b는 그 상면측 소스 금속화 구조, 게이트 본드 패드 및 그 금속간 유전체 패턴이 생략되어 있는 도 5a의 전력 MOSFET(110)의 개략 평면도이다.
도 5a에 도시되어 있는 바와 같이, 게이트 본드 패드(112) 및 하나 이상의 소스 본드 패드(114-1, 114-2)가 MOSFET(110)의 반도체 층 구조(120)(도 5c)의 상부면 상에 형성될 수도 있다. 드레인 본드 패드(116)(도 5a에 점선 박스로서 도시되어 있음)가 MOSFET(110)의 저부측에 제공될 수도 있다. 각각의 본드 패드(112, 114, 116)는, 본드 와이어가 열 압축 또는 납땜과 같은 통상의 기술을 통해 즉시 부착될 수 있는, 알루미늄과 같은 금속으로 형성될 수도 있다.
이하에 더 상세히 설명되는 바와 같이, MOSFET(110)는 MOSFET(110)의 반도체 층 구조(120) 내의 소스 영역(128)을 외부 디바이스에 전기적으로 접속하는 상면측 소스 금속화 구조(160)를 포함한다. 상면측 소스 금속화 구조(160)는 상면측 금속화 구조(160)의 상당한 부분이 폴리이미드 층과 같은 보호 층(118)에 의해 커버되어 있기 때문에, 도 5a에 점선 박스에 의해 표시된다. 소스 본드 패드(114-1, 114-2)는 몇몇 실시예에서 보호 층(118) 내의 개구를 통해 노출되는 상면측 금속화 구조(160)의 부분일 수도 있다. 본드 와이어(119)는 게이트 본드 패드(112) 및 소스 본드 패드(114-1, 114-2)를 외부 회로 등에 접속하는 데 사용될 수도 있는 도 5a에 도시되어 있다.
도 5c는 도 5b의 라인 5C-5C를 따라 취한 개략 단면도이다. 도 5d는 도 5c의 라인 5D-5D를 따라 취한 개략 단면도이다. 도 5c 및 도 5d는 맥락을 제공하기 위해 하나의 완전한 단위 셀 및 그 양측에 있는 2개의 부가의 단위 셀의 부분을 도시하고 있다는 것이 이해될 수 있을 것이다. 도 5e는 소스 금속화 구조가 생략되어 있는 도 5c에 도시되어 있는 단위 셀들 중 하나의 확대도이다.
도 5b 내지 도 5d를 참조하면, 복수의 게이트 절연 핑거(132)(도 5c), 복수의 게이트 핑거(134)(도 5b 내지 도 5d), 게이트 패드(136)(도 5b), 및 게이트 핑거(134)를 게이트 패드(136)에 전기적으로 접속하는 하나 이상의 게이트 버스(138)(도 5b)를 포함하는 게이트 전극 구조(130)가 제공될 수도 있다. 게이트 핑거(134), 게이트 버스(138) 및 게이트 패드(136) 사이의 전기적 접속은 통상적일 수도 있고 따라서 본 명세서에 설명되거나 도면에 도시되지 않을 것이다. 게이트 절연 핑거(132)는 예를 들어, 실리콘 산화물을 포함할 수도 있고, 게이트 핑거(134)를 아래에 놓인 반도체 층 구조(120)로부터 절연할 수도 있다. 게이트 핑거(134)는 예를 들어, 몇몇 실시예에서 폴리실리콘 패턴을 포함할 수도 있지만, 금속 또는 다른 전도성 패턴이 또한 사용될 수 있다. 게이트 핑거(134)는 디바이스를 가로질러 수평으로 연장될 수도 있고, 또는 대안적으로 상면측 소스 금속화 구조(160)(이하에 설명됨)가 그를 통해 반도체 층 구조(120)의 소스 영역(128)에 접속되는 개구를 그 내부에 갖는 반도체 층 구조(120)의 상부면을 가로질러 연장하는 평면 층을 포함할 수도 있다. 게이트 패드(136)는 몇몇 실시예에서 게이트 본드 패드(112) 바로 아래에 있고 전기적으로 접속될 수도 있다. 다른 실시예에서, 게이트 패드(136)는 또한 게이트 본드 패드(112)로서 역할을 할 수도 있다. 다른 구성이 가능하다. 게이트 패드(136) 및 게이트 버스(138)는 예시적인 실시예에서 폴리실리콘 및/또는 금속을 포함할 수도 있다.
도 5c 및 도 5d에 도시되어 있는 바와 같이, 금속간 유전체 패턴(150)은 각각의 게이트 핑거(134) 및 게이트 버스(들)(138)를 커버하는 복수의 개별 유전체 핑거(152)를 포함할 수도 있다. 금속간 유전체 패턴(150)은 게이트 전극 구조(130)를 소스 금속화 구조(160)로부터 절연할 수도 있다. 전술된 바와 같이, 전극 구조(130)의 게이트 핑거(134)는 폴리실리콘 게이트 핑거일 수도 있다. 따라서, 몇몇 실시예에서 "금속간" 유전체 패턴(150)은 2개의 금속 패턴을 서로로부터 절연시키는 것에 대조하여 금속 패턴으로부터 반도체 패턴을 절연하도록 형성되는 패턴일 수도 있다는 것이 이해될 수 있을 것이다.
상면측 소스 금속화 구조(160)는 금속간 유전체 패턴(150) 상에 형성될 수도 있다. 상면측 소스 금속화 구조(160)는 확산 배리어 층(162) 및 소스 접점 층(164)을 포함한다. MOSFET(110)는 병렬로 전기적으로 접속된 복수의 단위 셀 트랜지스터를 포함한다. MOSFET(110)의 개별 층/패턴이 이제 더 상세히 설명될 것이다.
도 5c 내지 도 5e를 참조하면, 단위 셀 트랜지스터는 예를 들어, n-형 불순물을 갖는 고농도 도핑된(예를 들어, 1×1018 atoms/cm3 내지 1×1021 atoms/cm3) 단결정 4H 실리콘 카바이드 반도체 기판과 같은 n-형 실리콘 카바이드 반도체 기판(122) 상에 형성될 수도 있다. 본 명세서에서, 반도체 재료의 "도핑 농도"는, 반도체 재료가 2차 이온 질량 분석법("SIMS")과 같은 표준 측정 기술을 사용하여 측정된 바와 같은 반도체 재료의 입방 센티미터 내에 존재하는 특정 전도형(즉, n-형 또는 p-형)을 갖게 하는 도펀트 원자의 수를 칭한다. 기판(122)은 임의의 적절한 두께(예를 들어, 100 내지 500 미크론 두께)를 가질 수도 있고, 몇몇 실시예에서 부분적으로 또는 완전히 제거될 수도 있다. 기판(122)의 두께는 도 5c에 실제 축척대로 도시되어 있지 않다는 것이 이해될 수 있을 것이다.
드레인 접점이 반도체 기판(122)의 하부면 상에 형성될 수도 있다. 드레인 접점은 반도체 기판(122)에 대한 저항 접점으로서 그리고 MOSFET(110)의 드레인 단자와 외부 디바이스 사이의 전기적 접속을 제공하는 드레인 본드 패드(116)의 모두로서 역할을 할 수도 있다. 다른 실시예에서, 드레인 접점은 드레인 본드 패드(116)로부터 분리될 수도 있다(예를 들어, 제2 층이 드레인 본드 패드(116)로서 작용하는 드레인 접점 상에 형성될 수도 있음). 도시되어 있는 실시예에서, 저항 드레인 접점 및 드레인 본드 패드의 모두로서 작용하는 단일 금속 층(116)이 반도체 기판(122)의 하부면 상에 형성된다. 드레인 접점/드레인 본드 패드(116)는 예를 들어, 니켈, 티타늄, 텅스텐 및/또는 알루미늄과 같은 금속, 및/또는 이들 및/또는 유사한 재료의 합금 및/또는 얇은 적층된 스택을 포함할 수도 있다.
저농도 도핑된 n-형(n-) 실리콘 카바이드 드리프트 영역(124)이 기판(122)의 상부면 상에 제공된다. n-형 실리콘 카바이드 드리프트 영역(124)은 예를 들어, 실리콘 카바이드 기판(122) 상에 에피택셜 성장에 의해 형성될 수도 있다. n-형 실리콘 카바이드 드리프트 영역(124)은 예를 들어, 1×1014 내지 5×1016 dopants/cm3의 도핑 농도를 가질 수도 있다. n-형 실리콘 카바이드 드리프트 영역(124)은 예를 들어 3 내지 100 미크론의 기판(122) 위의 수직 높이를 갖는 두꺼운 영역일 수도 있다. 드리프트 영역(124)의 두께는 도 5c에서 실제 축척대로 도시되어 있지 않다는 것이 이해될 수 있을 것이다. 도 5c에는 도시되어 있지 않지만, 몇몇 실시예에서 n-형 실리콘 카바이드 드리프트 영역(124)의 상부 부분은 그 하부 부분보다 더 고농도 도핑될 수도 있어(예를 들어, 1×1016 내지 1×1017 dopants/cm3의 도핑 농도) n-형 실리콘 카바이드 드리프트 영역(124)의 상부 부분에 전류 확산 층을 제공한다.
p-형 우물 영역(126)이 n-형 드리프트 영역(124)의 상부 부분에 형성된다. 고농도 도핑된(n+) n-형 실리콘 카바이드 소스 영역(128)은 이어서 예를 들어 이온 주입에 의해 우물 영역(126)의 상부 부분에 형성될 수도 있다. 채널 영역(127)은 우물 영역(126)의 측면에 형성된다. 기판(122), 드리프트 영역(124), 우물 영역(126) 및 소스 영역(128)은 함께 MOSFET(110)의 반도체 층 구조(120)를 포함할 수도 있다.
n-형 소스 영역(128)이 형성된 후, 복수의 게이트 절연 핑거(132)(집합적으로 게이트 절연 패턴을 포함함)가 반도체 층 구조(120)의 상부면 상에 형성될 수도 있다. 각각의 게이트 절연 핑거(132)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 세장형 스트립을 포함할 수도 있다. 폴리실리콘 게이트 핑거(134)와 같은 게이트 핑거(134)가 각각의 게이트 절연 핑거(132) 상에 형성된다. 게이트 핑거(134) 및 게이트 절연 핑거(132)는 집합적으로 게이트 전극 구조(130)를 포함한다. 전술된 바와 같이, 소스 영역(128)과 각각의 게이트 핑거(134) 바로 아래에 있는 드리프트 영역(124)의 부분 사이에 있는 우물 영역(126)의 수직 연장 부분은 채널 영역(127)을 포함한다. 충분한 바이어스 전압이 게이트 핑거(134)에 인가될 때, 채널 영역(127)은 드리프트 영역(124)에 n-형 소스 영역(128)을 전기적으로 접속한다. 바이어스 전압이 게이트 핑거(134)에 인가될 때, 전류는 n-형 소스 영역(128)으로부터 채널 영역(127)을 통해 드리프트 영역(124)으로 그리고 드레인 접점(116)으로 아래로 흐를 수도 있다.
유전체 재료의 이격된 스트라이프의 형태의 복수의 유전체 핑거(152)를 포함할 수도 있는 금속간 유전체 패턴(150)이 형성된다. 금속간 유전체 패턴(150)은 제1 리플로우 불가능 유전체 패턴(154) 및 제2 리플로우된 유전체 패턴(158)을 포함하는 다층 유전체 패턴을 포함할 수도 있다. 이하에 더 상세히 설명되는 바와 같이, 제2 리플로우된 유전체 패턴(156)은 제2 리플로우 가능 유전체 패턴(156)을 형성하고 이어서 제2 리플로우 가능 유전체 패턴(158)의 재료를 리플로우하도록 디바이스를 가열함으로써 형성된다. 제2 리플로우 가능 유전체 패턴(156)은 도 5c에 도시되어 있지 않지만, 도 6d에 도시되어 있다(도 6a 내지 도 6e는 도 5c의 금속간 유전체 패턴(150)을 형성하기 위한 프로세스를 도시하고 있음).
제1 리플로우 불가능 유전체 패턴(154)은 몇몇 실시예에서, 게이트 핑거(134)의 노출된 상면 상에 그리고 게이트 절연 핑거(132) 및 게이트 핑거(134)의 노출된 측면들 상에 형성될 수도 있다. 따라서, 제1 리플로우 불가능 유전체 패턴(154)은 각각의 게이트 핑거(134)의 상면 및 측면과 아래에 놓인 게이트 절연 핑거(132)의 측면을 커버하는 복수의 리플로우 불가능 유전체 핑거(152A)를 포함할 수도 있다. 제1 리플로우 불가능 유전체 패턴(154)은 예를 들어, 리플로우 가능 패턴이 아닌 실리콘 산화물 패턴, 실리콘 질화물 패턴, 또는 실리콘 산화물 및 실리콘 질화물 패턴들의 조합일 수도 있다. 예를 들어, 미도핑된, 단지 인으로만 도핑된 또는 인과 최대한 소량의 붕소로 도핑된 실리콘 산화물 패턴이 리플로우 불가능 패턴일 수도 있다. 그러나, 예를 들어, 알루미늄 산화물, 마그네슘 산화물 또는 실리케이트 또는 산질화물 합금 유전체를 형성하기 위해 실리콘 이산화물과 이들 또는 다른 산화물 및 질화물의 혼합물과 같은 광범위한 다른 리플로우 불가능 유전체 재료가 제1 리플로우 불가능 유전체 패턴(154)을 형성하는 데 사용될 수도 있다는 것이 이해될 수 있을 것이다. 적합한 재료는 비교적 높은 밴드갭(예를 들어, 5 eV 초과) 및 비교적 높은 항복 전압을 나타낼 수도 있다. 몇몇 실시예에서, 제1 리플로우 불가능 유전체 패턴(154)은 리플로우 불가능 유전체 재료의 다수의 층을 포함할 수도 있다.
전술된 바와 같이, 본 발명의 실시예에 따른 금속간 유전체 패턴들은 리플로우 불가능 유전체 층/패턴 및 리플로우 가능 유전체 층/패턴의 모두를 포함할 수도 있다. 리플로우 가능 유전체 층 및 패턴은 그 온도가 유리 전이 온도에 접근하거나 초과함에 따라 낮은 점도를 갖는다.
제1 리플로우 불가능 유전체 패턴(154)은 게이트 핑거(134) 및 아래에 놓인 게이트 절연 핑거(132) 상에 컨포멀하게 형성될 수도 있다. 결과적으로, 제1 리플로우 불가능 유전체 재료(154)는 비교적 균일한 두께를 가질 수도 있다. 몇몇 실시예에서, 제1 리플로우 불가능 유전체 패턴(154)의 두께는 디바이스 동작 중에 금속간 유전체 패턴(150)의 항복을 방지하기에 충분할 수도 있다. 이러한 실시예에서, 제2 리플로우된 유전체 패턴(158)은 극도로 얇은 영역을 갖고, 제1 리플로우 불가능 유전체 패턴(154)은 소스 금속화 구조(160)로부터 게이트 핑거(134)를 분리할 수도 있고, MOSFET(110)의 정상 동작 중에 항복을 방지하기에 충분한 두께를 가질 수도 있다. 예를 들어, 리플로우된 유전체 재료 패턴(158)의 최소 두께는 몇몇 실시예에서, 적어도 0.1 미크론, 또는 다른 실시예에서, 적어도 0.2 미크론일 수도 있다. 다른 실시예에서, 제1 리플로우 불가능 유전체 패턴(154)의 두께는 금속간 유전체 패턴(150)의 항복을 방지하기에 충분한 두께 미만일 수도 있지만, 제1 리플로우 불가능 유전체 패턴(154)과 제2 리플로우된 유전체 패턴(158)의 최소 조합 두께는 항복을 방지하기에 충분할 수도 있다. 또 다른 실시예에서, 제1 리플로우 불가능 유전체 패턴(154)의 두께는 게이트 절연 핑거(132)의 두께 이상일 수도 있다.
제2 리플로우 가능 유전체 패턴(156)은, 몇몇 실시예에서, 제1 리플로우 불가능 유전체 패턴(154)의 상부 바로 위에 형성될 수도 있다. 전술된 바와 같이, 제1 리플로우 불가능 유전체 패턴(154)은 각각의 게이트 핑거(134)의 상면 및 측면과 아래에 놓인 게이트 절연 핑거(132)의 측면을 커버하는 복수의 리플로우 불가능 유전체 핑거(152A)를 포함할 수도 있다. 제2 리플로우 가능 유전체 패턴(156)은 각각의 리플로우 불가능 유전체 핑거(152A)의 상면 및 측면을 커버하는 복수의 리플로우 가능 유전체 핑거(152B)(도 6d 참조)를 포함할 수도 있다. 제2 리플로우 가능 유전체 패턴(156)은 예를 들어, 예를 들어 500 내지 1000℃의 온도에서 리플로우 가능한 붕소 및 인 도핑된 실리콘 산화물 재료인 BPSG일 수도 있다. 붕소 및 인 이외의 다른 합금 원소가 유동성 유리에 사용될 수도 있고 그리고/또는 다른 유동성 유전체 재료가 사용될 수도 있다. 제2 리플로우 가능 유전체 패턴(156)은 가열되어 그 내부의 유전체 재료를 리플로우하여 제2 리플로우된 유전체 패턴(158)을 형성할 수도 있다. 제2 리플로우된 유전체 패턴(158)은 복수의 유전체 핑거(152C)를 포함할 수도 있다. 제2 리플로우 가능 유전체 패턴(156)의 두께에 대한 리플로우 불가능 유전체 패턴(154)의 두께의 비는 예시적인 실시예들에서 2:1, 1:2, 1:4, 1:7 및 1:10일 수도 있다. 달리 말하면, 제2 리플로우 가능 유전체 패턴(156)의 두께에 대한 리플로우 불가능 유전체 패턴(154)의 두께의 비는 2:1 내지 1:10일 수도 있다. 대부분의 용례에서, 리플로우 불가능 유전체 패턴(154)의 두께는 제2 리플로우 가능 유전체 패턴(156)의 두께보다 작을 것이다.
도 6a 내지 도 6e를 참조하여 더 상세히 설명되는 바와 같이, 제2 리플로우 가능 유전체 패턴(156)은 제1 리플로우 불가능 유전체 패턴(154) 상에 컨포멀하게 형성될 수도 있고, 이어서 제2 리플로우 가능 유전체 패턴(156)을 제2 리플로우된 유전체 패턴(158)으로 변환하기 위해 예를 들어, 800 내지 1000℃의 온도로 제2 리플로우 가능 유전체 패턴(156)을 가열함으로써 리플로우될 수도 있다. 제2 리플로우 가능 유전체 패턴(156)이 리플로우될 때, 제2 리플로우된 유전체 패턴(158)을 포함하는 리플로우된 유전체 재료 내의 표면 장력은 도 5c에 도시되어 있는 바와 같이, 제2 리플로우된 유전체 패턴(158)이 일반적으로 반타원형 또는 반원형 단면을 갖게 할 수도 있다. 게이트 핑거(134)의 상면측 에지에 가장 가까운 제2 리플로우된 유전체 패턴(158)의 부분(하나의 이러한 부분이 도 5c에 점선 원 내에 에워싸여 있음)의 두께는 제2 리플로우된 유전체 패턴(158)의 다른 부분들의 두께보다 실질적으로 더 작은 두께를 가질 수도 있다. 예를 들어, 도 5c의 작은 부분의 확대도인(소스 금속화 구조(160)가 생략되어 있음) 도 5e에 도시되어 있는 바와 같이, 게이트 핑거(134)의 상부 측면 에지에 인접한 제2 리플로우된 유전체 패턴(158)의 두께(T1)는 제2 리플로우된 유전체 패턴(158)의 상부 부분의 두께(T2)보다 상당히 작을 수도 있다. 몇몇 실시예에서, 두께(T2)는 두께(T1)의 적어도 2배, 3배, 4배, 5배 또는 6배일 수도 있다. 제2 리플로우된 유전체 패턴(158) 아래의 제1 리플로우 불가능 유전체 패턴(154)의 제공은 게이트 핑거(134)의 상면측 에지에 인접한 금속간 유전체 패턴(150)의 총 두께가 항복을 방지하기에 충분할 수도 있는 것을 보장할 수도 있다. 예를 들어, 도 5e에 도시되어 있는 바와 같이, 게이트 핑거(134)의 상면측 에지에서 금속간 유전체 패턴(150)의 두께를 나타내는 거리(T3)는 항복을 회피하기에 충분하도록 설계될 수도 있다.
금속간 유전체 패턴(150)의 최대 두께는 몇몇 실시예에서 게이트 핑거(134)의 중심의 상면 위에 있을 수도 있다(즉, T4). 금속간 유전체 패턴(150)의 최대 두께는 게이트 핑거(134)의 상면측 에지에 인접할 수도 있다(즉, 게이트 핑거(134)의 상부 코너에 인접함). 금속간 유전체 패턴(150)(전형적으로, 도 5e에서 T3)의 최소 두께에 대한 게이트 핑거(134)의 중심의 상면 위의 금속간 유전체 패턴(150)의 두께(즉, T4)의 비는 본 발명의 다양한 실시예들에서 8대1 미만, 6대1 미만, 5대1 미만, 4대1 미만, 3대1 미만, 또는 심지어 2대1 미만일 수도 있고, 이들 실시예에서의 각각에서 적어도 1대1일 수도 있다.
몇몇 실시예에서, 리플로우 불가능 유전체 패턴(154)과 제2 리플로우된 유전체 패턴(158)의 조합은 도 3의 실시예에서 리플로우된 BPSG 금속간 유전체 패턴(50A)의 두께와 거의 동일한 두께를 가질 수도 있다. 결과적으로, 제2 리플로우된 유전체 패턴(158)은 도 3의 리플로우된 BPSG 금속간 유전체 패턴(50A)에 비교하여 감소된 두께를 가질 수도 있고, 따라서 리플로우 동안, 제2 리플로우 가능 유전체 패턴(156)은 측방향으로 멀리 확산되지 않을 것이고, 이에 의해 갭(140)에 대한 원하는 폭을 유지한다. 따라서, 본 발명의 실시예에 따른 금속간 유전체 패턴(150)은 완전히 리플로우 가능 금속간 유전체 패턴과 연관된 잠재적인 단점을 감소시키거나 최소화하면서 완전히 리플로우 가능 금속간 유전체 패턴의 장점을 가질 수도 있다.
다시 도 5c를 참조하면, n-형 소스 영역(128)은 인접한 리플로우된 유전체 핑거(152C) 사이의 갭(140) 내에 노출된다. 전술된 바와 같이, 실리콘 카바이드 전력 디바이스에서, 각각의 갭(140)의 폭은 1 내지 5 미크론의 정도와 같이 매우 좁을 수도 있다. 더욱이, 기술이 계속 발전함에 따라, 갭(140)은 더 작아지고 있고, 0.5 미크론만큼 작은 갭(140)은 가까운 미래에 상용 디바이스에서 실현될 수도 있다. 이러한 작은 갭(140)은 상면측 소스 금속화 구조(160) 내에 공극을 형성하지 않고 상면측 소스 금속화 구조(160)(이하에 설명됨)로 충전하는 것이 어려울 수도 있다.
제2 리플로우된 유전체 패턴(158)은 둥근 에지를 가질 수도 있고, 결과적으로, 각도(α1, α2)(도 5e 참조)는 더 작을 수도 있어, 확산 배리어 층 금속으로 완전히 충전하기가 더 용이한 갭(140)을 생성한다. 따라서, MOSFET(110)는 갭(140) 내에 있는 확산 배리어 층(162)의 부분 내의 공극의 형성에 덜 민감할 수도 있다.
상면측 소스 금속화 구조(160)는 금속간 유전체 패턴(150) 상에 그리고 갭(140) 내에 노출된 반도체 층 구조(120) 내의 우물 영역(126) 및 n-형 소스 영역(128) 상에 형성된다. 상면측 소스 금속화 구조(160)는 확산 배리어 층(162) 및 확산 배리어 층(162) 상에 형성된 소스 접점 층(164)을 포함한다. 확산 배리어 층(162)은, 인접한 층들에 대해 비교적 불활성이고 그를 통한 다른 재료들의 확산을 저지하거나 실질적으로 방지하는 금속 또는 금속-함유 층일 수도 있다. 확산 배리어 층(162)은, 예를 들어 티타늄, 텅스텐, 탄탈륨, 니켈, 하프늄 및/또는 인듐을 포함하는 연속적인 전도성 층을 포함할 수도 있다. 예를 들어, 확산 배리어 층(162)은 티타늄, 탄탈륨, 니켈, 하프늄, 텅스텐, 티타늄 질화물, 텅스텐 질화물, 인듐 산화물, 탄탈륨 질화물 또는 전술된 재료들의 합금을 포함할 수도 있다. 확산 배리어 층(162)은 반도체 층 구조(120)의 노출된 부분 상에(예를 들어, 우물 영역(126) 및 소스 영역(128) 상에) 그리고 금속간 유전체 패턴(150) 상에 컨포멀하게 형성될 수도 있다. 확산 배리어 층(162)은 전형적으로 소스 접점 층(164) 내에 포함된 금속보다 전도성이 낮은 금속으로 형성된다. 이와 같이, 확산 배리어 층(162)은 상면측 소스 금속화 구조(160)의 저항에 미치는 영향을 감소시키기 위해 비교적 얇은 층일 수도 있다.
소스 접점 층(164)은 확산 배리어 층(162) 상에 컨포멀하게 형성될 수도 있다. 소스 접점 층(164)은 예를 들어, 니켈, 티타늄, 텅스텐 및/또는 알루미늄과 같은 금속, 및/또는 이들 및/또는 유사한 재료의 합금 및/또는 얇은 적층된 스택을 포함할 수도 있다. 소스 접점 층(164)은, 알루미늄이 비교적 저가이고, 고도로 전도성이고, 퇴적이 쉽고, 다른 금속에 대한 우수한 시드 층으로서 작용할 수도 있기 때문에, 몇몇 실시예에서 알루미늄 층을 포함할 수도 있다. 소스 접점 층(164)은 확산 배리어 층(162)보다 실질적으로 더 두꺼울 수도 있다. 소스 접점 층(164)의 두께는 상면측 소스 금속화 구조(160)의 저항(낮은 것이 바람직함)과 소스 영역(128) 위에 있는 소스 접점 층(164)의 부분 내에 형성되는 경향이 있는 키홀(166)의 깊이 사이의 절충을 반영할 수도 있다. 일반적으로, 소스 접점 층(164)의 두께가 증가함에 따라, 소스 접점 층(164)의 저항은 증가하고, 반면 키홀(166)의 평균 깊이는 감소한다. 도 5c에 도시되어 있는 바와 같이, 게이트 전극 구조(130)는 와이드 밴드갭 반도체 층 구조(120)와 금속간 유전체 패턴(150) 사이에 있고, 금속간 유전체 패턴(150)은 게이트 전극 구조(130)와 소스 금속화 구조(160) 사이에 있다.
도 6a 내지 도 6e는 도 5a 내지 도 5e의 MOSFET의 금속간 유전체 패턴(150)의 형성을 예시하고 있는 개략 단면도이다. 도 6a 내지 도 6e는 도면을 단순화하기 위해, 단일 단위 셀을 도시하고 있는 도 5e의 확대도에 대응한다.
도 6a에 도시되어 있는 바와 같이, 리플로우 불가능 유전체 층(155)은 게이트 핑거(134) 및 게이트 절연 핑거(132) 및 측벽을 커버하기 위해 디바이스의 상면에 컨포멀하게 형성된다. 도 6b에 도시되어 있는 바와 같이, 리플로우 불가능 유전체 층(155)은 이어서 각각의 게이트 핑거(134) 및 각각의 게이트 절연 핑거(132)의 측벽을 커버하는 복수의 유전체 핑거(152A)(단지 하나만이 도 6b에 가시화되어 있음)를 포함하는 제1 리플로우 불가능 유전체 패턴(154)을 형성하도록 선택적으로 에칭된다. 도 6c에 도시되어 있는 바와 같이, 리플로우 가능 유전체 층(157)이 제1 리플로우 불가능 유전체 패턴(154) 상에 컨포멀하게 형성된다. 도 6d에 도시되어 있는 바와 같이, 리플로우 가능 유전체 층(157)은 이어서 각각의 유전체 핑거(152A)를 커버하는 복수의 유전체 핑거(152B)(단지 하나만이 도 6d에 가시화되어 있음)를 포함하는 제2 리플로우 가능 유전체 패턴(156)을 형성하도록 선택적으로 에칭된다. 마지막으로, 도 6e에 도시되어 있는 바와 같이, 디바이스는 제2 리플로우 가능 유전체 패턴(156)을 제2 리플로우된 유전체 패턴(158)으로 변환하고 개별 리플로우 가능 유전체 핑거(152B)를 리플로우된 유전체 핑거(152C)로 변환하기 위해 제2 리플로우 가능 유전체 패턴(156)의 재료를 리플로우하도록 예를 들어, 500 내지 1000℃의 온도로 가열된다. 마지막으로, 확산 배리어 층(162)은 제2 리플로우된 유전체 패턴(158) 상에 그리고 우물 영역(126) 및 소스 영역(128)의 노출된 부분들 상에 컨포멀하게 형성될 수도 있다. 전술된 바와 같이, 금속간 유전체 패턴(150) 내의 제1 리플로우 불가능 유전체 패턴(154)의 포함은 금속간 유전체 패턴(150)의 최소 두께가 디바이스 동작 중에 항복을 방지하기에 충분한 것을 보장할 수도 있다.
도 6a 내지 도 6e를 참조하여 전술된 금속간 유전체 패턴(150)의 제조 프로세스에서, 제2 리플로우 가능 유전체 패턴(156)은 소스 영역(128)을 노출시키기 위해 먼저 에칭되고, 이어서 리플로우되어 제2 리플로우된 유전체 패턴(158)을 형성한다. 그러나, 다른 실시예에서 제2 리플로우 가능 유전체 층(157)은 리플로우되어 리플로우된 유전체 층을 형성할 수도 있고, 이어서 리플로우된 유전체 층은 에칭되어 소스 영역(128)을 노출시키는 제2 리플로우된 유전체 패턴(158)을 형성할 수도 있다는 것이 이해될 수 있을 것이다. 제2 리플로우 가능 유전체 층(157)을 리플로우하는 것(즉, 에칭 전에 리플로우를 수행하는 것)은 리플로우 프로세스 동안 측방향으로 팽창하는 리플로우된 유전체 층의 부분의 제거를 허용하여, 이에 의해 소스 영역(128)을 노출하는 금속간 유전체 패턴(150) 내에 원하는 크기의 개구를 유지할 수도 있기 때문에 특정 용례에서 유리할 수도 있다.
도 7a 및 도 7b는 도 5a 내지 도 5e의 MOSFET(110)의 금속간 유전체 패턴(150)을 형성하는 다른 방법을 예시하는 개략 단면도이다. 도 7a에 도시되어 있는 바와 같이, 복수의 게이트 절연 핑거(132) 및 복수의 게이트 핑거(134)를 포함하는 게이트 전극 구조가 반도체 층 구조(120)의 상부면 상에 형성된다. 게이트 절연 핑거(132) 및 게이트 핑거(134)는 도 6a 내지 도 6e의 실시예에 포함된 대응 게이트 절연 핑거(132) 및 게이트 핑거(134)보다 넓을 수도 있고, 게이트 핑거(134)는 도 6a 내지 도 6e의 실시예에 포함된 대응 게이트 핑거(134)보다 두꺼울 수도 있다. 다음에, 도 7b에 도시되어 있는 바와 같이, 리플로우 불가능 유전체 패턴(154)은 게이트 핑거(134)의 노출된 상면 및 측면을 산화함으로써 형성된다. 게이트 핑거(134)는 예를 들어, 붕소로 도핑되지 않아 따라서 그 산화가 각각의 게이트 핑거(134)의 상부 부분 및 측면 부분을 각각의 리플로우 불가능 유전체 핑거(152A)로 변환하는 폴리실리콘 게이트 핑거(134)를 포함할 수도 있다. 산화 프로세스는 각각의 게이트 핑거(134) 상에 원하는 두께를 갖는 제1 리플로우 불가능 유전체 패턴(154)을 형성하기 위해 각각의 게이트 핑거(134)의 외부 부분의 미리 결정된 두께를 산화시키도록 설계될 수도 있다. 산화 프로세스는, 폴리실리콘을 산화하기에 충분히 높지만 실리콘 카바이드를 산화하기에는 충분히 높지 않은 온도에서 수행될 수도 있어, 노출된 실리콘 카바이드 소스 영역(128)이 산화 프로세스 중에 상당히 산화되지 않게 된다. 제1 리플로우 불가능 유전체 패턴(154)이 산화 프로세스에 의해 형성된 후, 제2 리플로우 가능 유전체 패턴(156)이 형성되고 이어서 도 6c 내지 도 6e를 참조하여 전술된 방식으로 리플로우될 수도 있다. 특히, 제1 리플로우 불가능 유전체 패턴(154)을 형성하기 위해 산화 프로세스를 사용함으로써, 도 6b를 참조하여 전술된 에칭 단계가 생략될 수도 있어, 이에 의해 제조 프로세스를 단순화한다.
도 8a 내지 도 8f는 도 5a 내지 도 5e의 MOSFET(110)의 금속간 유전체 패턴(150) 대신에 사용될 수 있는 금속간 유전체 패턴(250)을 형성하는 방법을 예시하는 단면도이다. 도 8a에 도시되어 있는 바와 같이, 게이트 절연 층(131) 및 게이트 핑거 층(133)이 반도체 층 구조(120) 상에 형성될 수도 있다. 다음에, 도 8b에 도시되어 있는 바와 같이, 예를 들어 실리콘 이산화물 층과 같은 리플로우 불가능 유전체 층(255)이 게이트 핑거 층(133) 상에 형성된다. 리플로우 불가능 유전체 층(255)은, 예를 들어 게이트 전극 구조(130)의 상면의 플라즈마 향상 화학 기상 증착, 저압 화학 기상 증착 또는 산화에 의해 형성될 수도 있다. 도 8c에 도시되어 있는 바와 같이, 에칭 단계가 수행되어 소스 영역(128)을 노출하기 위해 게이트 절연 층(131), 게이트 핑거 층(133) 및 리플로우 불가능 유전체 층(255)을 에칭하여, 이에 의해 게이트 절연 층(131), 게이트 핑거 층(133) 및 리플로우 불가능 유전체 층(255)을 복수의 게이트 절연 핑거(132), 복수의 게이트 핑거(134) 및 복수의 유전체 핑거(252A)를 포함하는 제1 리플로우 불가능 유전체 패턴(254)으로 변환한다. 본 실시예에서, 유전체 핑거(252A)는 단지 게이트 핑거(134)의 각각의 상면만을 커버하고 게이트 핑거(134)의 측면을 커버하지 않는다는 것을 주목하라.
도 8d에 도시되어 있는 바와 같이, 제2 리플로우 가능 유전체 층(257)이 디바이스 상에 컨포멀하게 형성된다. 도 8e에 도시되어 있는 바와 같이, 제2 리플로우 가능 유전체 층(257)은 이어서 각각의 유전체 핑거(252A)를 커버하는 복수의 리플로우 가능 유전체 핑거(252B)를 포함하는 제2 리플로우 가능 유전체 패턴(256)을 형성하도록 선택적으로 에칭된다. 마지막으로, 도 8f에 도시되어 있는 바와 같이, 디바이스는 제2 리플로우 가능 유전체 패턴(256)을 복수의 리플로우 가능 유전체 핑거(252C)를 포함하는 제2 리플로우된 유전체 패턴(258)으로 변환하기 위해 제2 리플로우 가능 유전체 패턴(256)의 재료를 리플로우하도록 예를 들어, 500 내지 1000℃의 온도로 가열된다. 금속간 유전체 패턴(250)을 형성하기 위한 이러한 기술은 마찬가지로 도 6a 내지 도 6e를 참조하여 전술된 기술보다 하나 적은 에칭 단계를 요구할 수도 있다. 대안적으로, 다른 실시예에서 제2 리플로우 가능 유전체 층(257)이 리플로우되고 이어서 에칭되어 제2 리플로우 가능 유전체 패턴(258)을 형성할 수 있다는 것이 이해될 수 있을 것이다.
본 발명의 다른 실시예에 따르면, 리플로우 프로세스 중에 희생 구조를 사용하여 성형되는 리플로우된 금속간 유전체 패턴을 포함하는 전력 반도체 디바이스가 제공된다. 특히, 희생 구조는 리플로우 가능 유전체 패턴의 형성 전 또는 후에 디바이스 상에 퇴적될 수도 있다. 이들 희생 구조는 리플로우 프로세스 중에 제자리에 남아 있고 (1) 리플로우 프로세스 중에 리플로우 가능 유전체 재료의 측방향 유동을 제한하고 그리고/또는 (2) 리플로우 프로세스가 완료된 후에 게이트 핑거(134)의 측면 에지에 인접하는 리플로우 가능 유전체 재료의 양을 증가시키는 데 사용될 수도 있다. 이러한 전력 반도체 디바이스를 형성하는 방법이 도 9a 내지 도 9d에 도시되어 있다.
도 9a에 도시되어 있는 바와 같이, 게이트 절연 핑거(132) 및 게이트 핑거(134)가 그 위에 형성되어 있는 반도체 층 구조(120)가 형성될 수도 있다. 도 9b를 참조하면, 리플로우 가능 유전체 층(도시되어 있지 않음)이 디바이스의 상부면을 커버하도록 형성되고, 이어서 에칭되어 각각의 게이트 핑거(134)의 상면 및 측면 및 각각의 게이트 절연 핑거(132)의 측면을 커버하는 유전체 핑거를 포함하는 리플로우 가능 유전체 패턴(356)을 형성한다. 다음에, 희생 댐(390)이 갭(140) 내에 형성된다. 희생 댐(390)은 갭(140) 내에 선택적으로 퇴적될 수도 있고, 또는 대안적으로 희생 층이 디바이스의 상면 상에 컨포멀하게 형성될 수도 있고, 이어서 희생 댐(390)을 형성하기 위해 선택적으로 에칭될 수도 있다. 희생 댐(390)은 예시적인 실시예에서 폴리실리콘을 포함할 수도 있는 데, 이는 폴리실리콘이 BPSG 리플로우된 유전체 패턴에 대해 높은 선택도로 에칭될 수 있기 때문이다.
도 9c에 도시되어 있는 바와 같이, 디바이스는 이어서 리플로우 가능 유전체 패턴(356)을 리플로우하도록 가열될 수도 있어, 이에 의해 리플로우 가능 유전체 패턴(356)을 복수의 유전체 핑거(352C)를 포함하는 리플로우된 유전체 패턴(358)으로 변환한다. 전술된 바와 같이, 이러한 리플로우 프로세스는 일반적으로 리플로우 가능 유전체 재료가 측방향으로 확산되게 하고 반타원형 또는 반원형 단면을 갖도록 형상을 변화시킨다. 그러나, 희생 댐(390)은 리플로우 가능 유전체 재료가 측방향으로 확산하는 것을 방지하고, 따라서 갭(140)의 크기를 유지할 수도 있다. 이와 같이, 리플로우된 유전체 재료 패턴(358)의 하부 부분은 도 9c에 도시되어 있는 바와 같이, 실질적으로 수직 측벽을 갖는다. 부가적으로, 리플로우 가능 유전체 재료가 측방향으로 확산되는 것이 방지되기 때문에, 게이트 핑거(134)의 측벽을 따라 더 많은 리플로우 가능 유전체 재료가 유지되는데, 이는 게이트 핑거(134)의 측면 에지를 따라 유전체 핑거(352C)의 두께를 증가시키는 작용을 한다. 따라서, 희생 댐(390)의 사용은, 금속간 유전체 패턴(150)이 리플로우 가능 유전체 재료를 사용하여 형성될 때 발생할 수도 있는 도 3을 참조하여 전술된 2개의 잠재적인 문제를 감소시키거나 방지할 수도 있다. 도 9d를 참조하면, 리플로우 프로세스가 완료된 후, 희생 댐(390)은 선택적 에칭을 통해 제거될 수도 있다. 상기 설명에서 희생 댐(390)은 리플로우 가능 유전체 패턴(356)이 형성된 후에 형성되지만, 다른 실시예에서 희생 댐(390)은 리플로우 가능 유전체 패턴(356)이 형성되기 전에 형성될 수도 있다는 것이 주목되어야 한다.
리플로우 불가능 유전체 패턴 및 리플로우 가능 유전체 패턴의 모두를 갖는 금속간 유전체 패턴을 포함하는 실시예들의 상기 설명에서, 리플로우 불가능 유전체 패턴은 리플로우 불가능 유전체 패턴이 게이트 핑거와 리플로우 가능 유전체 패턴 사이에 있도록 리플로우 가능 유전체 패턴 전에 형성된다. 그러나, 본 발명의 실시예들은 이들에 한정되지 않는다는 것이 이해될 수 있을 것이다. 특히, 리플로우 불가능 유전체 패턴 및 리플로우 가능 유전체 패턴의 모두를 갖는 금속간 유전체 패턴을 포함하는 전술된 실시예의 각각은, 리플로우 가능 유전체 패턴(또는 층)이 먼저 형성되고(예를 들어, 게이트 핑거 바로 위에) 이어서 리플로우되고, 이어서 리플로우 불가능 유전체 패턴이 리플로우된 유전체 패턴 상에 형성되도록 수정될 수 있다. 예로서, 도 10은 도 5a 내지 도 5e의 MOSFET(110)의 수정된 버전인 MOSFET(410)(그 소스 금속화의 부분이 생략되어 있음)의 단위 셀의 개략 단면도이다. 도 10에 도시되어 있는 바와 같이, MOSFET(410)의 금속간 유전체 패턴(450)은 게이트 핑거(134) 바로 위에 형성된 리플로우된 유전체 패턴(458) 및 리플로우된 유전체 패턴(458) 상에 형성된 리플로우 불가능한 유전체 패턴(454)을 포함한다.
전술된 MOSFET는 그 상부면에 소스 접점 층(164) 및 그 저부면에 드레인 접점(116)을 갖는 n-형 디바이스이지만, p-형 디바이스에서는 이들 위치가 역전된다는 것이 이해될 수 있을 것이다. 더욱이, 전술된 전력 MOSFET(110) 및 본 명세서에 설명된 다른 디바이스는 실리콘 카바이드계 반도체 디바이스인 것으로 도시되었지만, 본 발명의 실시예는 이들에 한정되는 것은 아니라는 것이 이해될 수 있을 것이다. 대신에, 반도체 디바이스는, 예를 들어 갈륨 질화물계 반도체 디바이스, 갈륨 질화물계 반도체 디바이스 및 II-VI족 화합물 반도체 디바이스를 포함하는 전력 반도체 디바이스에 사용을 위해 적합한 임의의 와이드 밴드갭 반도체를 포함할 수도 있다.
본 명세서에 설명된 금속간 유전체 패턴을 형성하는 리플로우 불가능 및/또는 리플로우 가능 유전체 층/패턴은 단일 층을 각각 포함할 수도 있거나 다층 구조일 수도 있다는 것이 또한 이해될 수 있을 것이다. 다수의 용례에서, 다층 구조는 확산 배리어로서 및/또는 주변 층에 대한 화학적 호환성을 제공하기 위해 더 효과적일 수도 있다.
본 명세서에 개시된 개선된 금속간 유전체 패턴은 수직 전력 MOSFET 디바이스 이외의 전력 반도체 디바이스에 사용될 수도 있다는 것이 또한 이해될 수 있을 것이다. 예를 들어, 이들 금속간 유전체 패턴은 또한 전력 IGBT 디바이스에도 사용될 수도 있고, 이는 통상의 기술자들에게 알려진 바와 같이, BJT를 전류 제어 디바이스로부터 전압 제어 디바이스로 전환하기 위해 BJT와 BJT의 베이스에 공급하는 MOSFET의 조합이다.
도 11a는 본 발명의 실시예에 따른 IGBT(500)의 작은 부분의 개략 단면도이다. 도 11a에 도시되어 있는 바와 같이, IGBT(500)는 베이스(504), 이미터(506) 및 콜렉터(508)를 갖는 p-n-p 실리콘 카바이드 BJT(502)를 포함한다. IGBT(500)는 게이트(130), 소스(160) 및 드레인(116)을 갖는 실리콘 카바이드 MOSFET(510)를 더 포함한다. MOSFET(510)의 소스(160)는 BJT(502)의 베이스(504)에 전기적으로 접속되고, 실리콘 카바이드 MOSFET(510)의 드레인(116)은 BJT(502)의 콜렉터(508)에 전기적으로 접속된다. 관례상, BJT(502)의 콜렉터(508)는 IGBT(500)의 "이미터"이고, BJT(502)의 이미터(506)는 IGBT(500)의 "콜렉터"이며, MOSFET(510)의 게이트(130)는 IGBT(500)의 "게이트"이다.
도 11b는 도 11a의 IGBT(500)의 작은 부분의 개략 단면도이다. 도 11b에 도시되어 있는 바와 같이, IGBT(500)는 예를 들어, 고농도 도핑된(p+) p-형 실리콘 카바이드 층(121) 상에 형성될 수도 있다. p-형 층(121)은 예를 들어, 실리콘 카바이드 기판 상에 에피택셜 성장될 수도 있고, 기판은 그 후에 제거될 수도 있다. p+ 층(121)은 IGBT(500)의 콜렉터로서(따라서 또한 BJT(502)의 이미터(506)로서) 작용한다. BJT(502)의 베이스로서 그리고 MOSFET(510)의 소스로서 작용하는 저농도 도핑된 n-형(n-) 실리콘 카바이드 드리프트 영역(124)이 p-형 층(121) 상에 제공된다. 적당히 도핑된 p-형 우물 영역(126)이 n-형 드리프트 영역(124)의 상부 부분에 제공된다. 각각의 p-우물(126)의 상부 부분은 BJT(502)의 콜렉터로서 또한 작용하는 고농도 도핑된 p+ 이미터 영역을 형성하기 위해 p-형 도펀트로 더 고농도 도핑될 수도 있다. IGBT(500)에 대한 공통 드레인으로서 작용하는 고농도 도핑된(n+) n-형 드레인 영역(128)이 또한 각각의 p-우물(126)의 상부 부분에 형성될 수도 있다. 소스 금속화 구조(160)가 p-형 우물 영역(126) 및 n+ 드레인 영역(128)의 모두에 접촉하도록 형성되고, 저항 접점(116)이 p+ 실리콘 카바이드 층(121)의 하부측에 형성된다.
게이트 절연 핑거(132) 및 게이트 핑거(134)는 반도체 층 구조의 상부면 상에 제공된다. 제1 리플로우 불가능 유전체 패턴(554) 및 제2 리플로우된 유전체 패턴(558)(이들 각각은 상기에 상세히 설명되어 있음)을 포함하는 금속간 유전체 패턴(550)이 형성된다. n-형 소스 영역(128)과 p-형 우물 영역(126)을 노출시키는 갭(140)이 인접한 유전체 핑거 사이에 제공된다. 상면측 소스 금속화 구조(160)가 금속간 유전체 패턴(550) 상에 그리고 노출된 n-형 소스 영역(128) 및 p-형 우물 영역(126) 상에 형성된다. 상면측 금속화 구조(160)는 확산 배리어 층(162) 및 소스 접점 층(164)을 포함한다. 금속간 유전체 패턴(550)은 본 명세서에 개시된 임의의 금속간 유전체 패턴으로 대체될 수도 있다는 것이 이해될 수 있을 것이다.
도 12는 본 발명의 실시예에 따른 전력 반도체 디바이스를 형성하는 방법의 흐름도이다. 도 12에 도시되어 있는 바와 같이, 동작은 복수의 반도체 층을 포함하는 와이드 밴드갭 반도체 층 구조("SLS")의 형성으로 시작될 수도 있다(블록 600). 다음에, 예를 들어 복수의 게이트 핑거를 포함할 수도 있는 전도성 패턴이 와이드 밴드갭 반도체 층 구조의 상부면 상에 형성된다(블록 610). 제1 리플로우 불가능 유전체 재료 패턴이 전도성 패턴 상에 형성된다(블록 620). 제2 리플로우 가능 유전체 재료 패턴이 제1 리플로우 불가능 유전체 재료 패턴 상에 형성된다(블록 630). 리플로우 가능 유전체 재료 패턴은 리플로우 불가능 유전체 재료 패턴 및 리플로우된 유전체 재료 패턴을 포함하는 금속간 유전체 패턴을 형성하도록 리플로우된다(블록 640). 소스 금속화 구조는 금속간 유전체 패턴 상에 그리고 와이드 밴드갭 반도체 층 구조의 노출된 상부면 상에 형성된다(블록 650).
도 13은 본 발명의 다른 실시예에 따른 전력 반도체 디바이스를 형성하는 방법의 흐름도이다. 도 13에 도시되어 있는 바와 같이, 동작은 복수의 반도체 층을 포함하는 와이드 밴드갭 반도체 층 구조의 형성으로 시작될 수도 있다(블록 700). 다음에, 복수의 이격된 게이트 핑거가 와이드 밴드갭 반도체 층 구조의 상부면 상에 형성된다(블록 710). 리플로우 가능 유전체 재료 패턴이 게이트 핑거 패턴 상에 형성된다(블록 720). 각각의 희생 구조가 리플로우 가능 유전체 재료 패턴의 각각의 갭에 형성된다(블록 730). 리플로우 가능 유전체 재료 패턴은 금속간 유전체 패턴을 형성하도록 리플로우된다(블록 740). 소스 금속화 패턴이 금속간 유전체 패턴 상에 형성된다(블록 750).
따라서, 본 발명의 실시예에 따르면, 항복을 회피하기 위해 최소 원하는 두께를 여전히 유지하면서 개선된 프로파일 및 증가된 밀도를 갖는 금속간 유전체 패턴의 제공으로 인해 게이트-대-소스 전기적 단락으로 인한 디바이스 고장에 덜 민감할 수도 있는 전력 MOSFET가 제공될 수도 있다. 이들 개선된 금속간 유전체 패턴은 습기 또는 습식 에칭제가 금속간 유전체 패턴을 통해 확산하기 위한 경로를 제공하는 이음매가 실질적으로 없을 수도 있어, 게이트와 소스 금속화 사이의 전기적 단락의 가능성을 감소시킨다. 이와 같이, 본 발명의 실시예에 따른 전력 MOSFET는 더 낮은 고장율을 가질 수도 있다.
본 발명의 실시예에 따른 기술에 의해 해결되는 문제는 예를 들어, 실리콘 카바이드 및/또는 갈륨 질화물계 디바이스와 같은 와이드 밴드갭 전력 반도체 디바이스에 특정한 문제인 경향이 있다. 이러한 디바이스에서, 인접한 유전체 핑거(예를 들어, 유전체 핑거(152)) 사이의 갭(예를 들어, 갭(140))은 실리콘계 디바이스와 같은 좁은 밴드갭 반도체 디바이스에 형성된 MOSFET에 제공되는 대응 갭보다 훨씬 더 작을 수도 있다. 이와 같이, 실리콘 MOSFET에서 소스 접점 층 내의 공극은 인접한 유전체 핑거 사이의 갭 내에 형성되는 경향이 없고, 형성되는 임의의 키홀은 갭의 훨씬 더 큰 크기로 인해 훨씬 더 얕은 경향이 있다. 따라서, 좁은 밴드갭 디바이스에서, 습식 에칭제는 소스 접점 금속화를 통해 침투하지 않는 경향이 있고, 따라서 금속간 유전체 패턴을 치밀화하고 그리고/또는 그 프로파일을 라운딩 할 필요성이 감소되거나 제거된다.
도 1을 참조하여 전술된 종래의 전력 MOSFET(10)의 상면측 소스 금속화 구조(60)를 통해 부식성 재료가 확산하는 문제를 해결하기 위한 다른 잠재적인 방법이 존재한다는 것이 주목되어야 한다. 일 예로서, 갭(40)의 형상비는 예를 들어, 소스 영역(28)의 폭을 확대함으로써 감소될 수도 있다. 이는 상면측 소스 금속화 구조(60)의 갭 충전 특성을 개선할 수도 있다. 다른 예로서, 퇴적 파라미터의 변화는 소스 접점 층(64)의 재료의 갭 충전 특성을 개선하기 위해 사용될 수도 있다(예를 들어, 증가된 퇴적 온도는 개선된 갭 충전을 용이하게 할 수도 있음). 더욱이, 갭 충전 특성은 또한 고정밀 퇴적 장치를 사용하여 개선될 수도 있다. 부가적으로, 예를 들어 원자 층 증착과 같은 다른 퇴적 기술이 더 일관된 커버리지를 얻고 공극을 감소 또는 방지하기 위해 소스 금속화 구조(160)의 부분(예를 들어, 갭(40) 내의 부분)을 형성하는 데 사용될 수 있다.
본 발명은 본 발명의 실시예가 도시되어 있는 첨부 도면을 참조하여 전술되었다. 그러나, 본 발명은 다수의 상이한 형태로 구현될 수도 있고 본 명세서에 설명된 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예는 본 개시내용이 철저하고 완전할 것이며 본 발명의 범주를 통상의 기술자들에게 완전히 전달할 것이도록 제공된다. 도면에서, 층 및 영역의 크기 및 상대 크기는 명확성을 위해 과장되어 있을 수도 있다. 요소 또는 층이 다른 요소 또는 층 "위에" " 연결된" 또는 "결합된" 것으로서 본 명세서에서 언급될 때, 이는 다른 요소 또는 층 바로 위에 있고, 연결되거나 결합될 수도 있고, 또는 개재 요소 또는 층이 존재할 수도 있다는 것이 이해될 수 있을 것이다. 대조적으로, 요소가 다른 요소 또는 층 "바로 위에 있고", "직접 연결되고" 또는 "직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 본 명세서에 사용될 때, 용어 "및/또는"은 연관된 열거된 항목 중 하나 이상의 임의의 그리고 모든 조합을 포함한다. 유사한 도면 부호는 전체에 걸쳐 유사한 요소를 지칭한다.
용어 제1 및 제2는 다양한 영역, 층 및/또는 요소를 설명하기 위해 본 명세서에서 사용되지만, 이들 영역, 층 및/또는 요소는 이들 용어에 의해 한정되어서는 안된다는 것이 이해될 수 있을 것이다. 이들 용어는 하나의 영역, 층 또는 요소를 다른 영역, 층 또는 요소와 구별하는 데만 사용된다. 따라서, 본 발명의 범주를 벗어나지 않고 이하에 설명되는 제1 영역, 층 또는 요소는 제2 영역, 층 또는 요소로 명명될 수 있고, 유사하게, 제2 영역, 층 또는 요소는 제1 영역, 층 또는 요소로 명명될 수도 있다.
"하부" 또는 "저부" 및 "상부" 또는 "상"과 같은 상대적인 용어는 도면에 도시되어 있는 바와 같이 다른 요소에 대한 하나의 요소의 관계를 설명하기 위해 본 명세서에 사용될 수도 있다. 상대적인 용어는 도면에 도시되어 있는 배향에 추가하여 디바이스의 상이한 배향을 포함하도록 의도된다는 것이 이해될 수 있을 것이다. 예를 들어, 도면의 디바이스가 전복된 경우, 다른 요소의 "하부" 측에 있는 것으로서 설명된 요소는 이어서 다른 요소의 "상부" 측에 배향될 것이다. 따라서, 예시적인 용어 "하부"는 도면의 특정 배향에 따라, "하부" 및 "상부"의 배향의 모두를 포함할 수 있다. 유사하게, 도면 중 하나의 디바이스가 전복된 경우, 다른 요소 "아래" 또는 "밑에"로서 설명된 요소는 이어서 다른 요소 "위에" 배향될 것이다. 따라서, 예시적인 용어 "아래" 또는 "밑에"는 위와 아래의 배향의 모두를 포함할 수 있다.
본 명세서에 사용된 용어는 단지 특정 실시예를 설명하기 위해 사용된 것이고, 본 발명을 한정하도록 의도된 것은 아니다. 본 명세서에 사용될 때, 단수 형태는 문맥상 명백하게 달리 지시되지 않으면, 복수 형태를 마찬가지로 포함하도록 의도된다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은, 본 명세서에서 사용될 때, 언급된 특징, 요소 및/또는 구성요소의 존재를 명시하지만, 하나 이상의 다른 특징, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지는 않는다는 것이 또한 이해될 수 있을 것이다.
본 발명의 실시예는 개략도인 단면도를 참조하여 본 명세서에 설명된다. 이와 같이, 예를 들어 제조 기술 및/또는 공차의 결과로서 도시의 형상으로부터의 변형이 예상된다. 따라서, 본 발명의 실시예는 본 명세서에 도시되어 있는 영역의 특정 형상에 한정되는 것으로 해석되어서는 안되며, 예를 들어 제조로부터 발생하는 형상의 편차를 포함하는 것으로 해석되어야 한다. 예를 들어, 직사각형으로서 도시된 주입된 영역은 전형적으로, 주입된 영역으로부터 주입되지 않은 영역으로의 2진 변화보다는 그 에지에서 라운딩되거나 만곡된 특징 및/또는 주입 농도의 구배를 가질 것이다. 따라서, 도면에 도시되어 있는 영역은 본질적으로 개략적이며 이들의 형상은 디바이스의 영역의 실제 형상을 예시하도록 의도된 것은 아니며 본 발명의 범주를 한정하도록 의도된 것은 아니다.
본 명세서에 개시된 실시예들은 조합될 수 있다는 것이 이해될 수 있을 것이다. 따라서, 제1 실시예에 대해 도시되고 그리고/또는 설명된 특징은 마찬가지로 제2 실시예에 포함될 수도 있으며, 그 반대도 마찬가지이다.
상기 실시예는 특정 도면을 참조하여 설명되었지만, 본 발명의 몇몇 실시예는 부가의 및/또는 개재 층, 구조 또는 요소를 포함할 수도 있고 그리고/또는 특정 층, 구조 또는 요소는 생략될 수도 있다는 것이 이해되어야 한다. 본 발명의 몇 개의 예시적인 실시예가 설명되었지만, 통상의 기술자는 본 발명의 신규한 교시 및 장점을 실질적으로 벗어나지 않고 다수의 수정이 예시적인 실시예에서 가능하다는 것을 즉시 이해할 수 있을 것이다. 이에 따라, 모든 이러한 수정은 청구범위에 정의된 바와 같은 본 발명의 범위 내에 포함되도록 의도된다. 따라서, 상기 내용은 본 발명의 예시이고 개시된 특정 실시예로 한정되는 것으로 해석되어서는 안되며, 개시된 실시예, 뿐만 아니라 다른 실시예에 대한 수정은 첨부된 청구범위의 범주 내에 포함되도록 의도되는 것이 이해되어야 한다. 본 발명은 이하의 청구범위에 의해 정의되고, 청구범위의 등가물이 그 내에 포함된다.

Claims (52)

  1. 반도체 디바이스로서,
    와이드 밴드갭 반도체 층 구조;
    상기 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조;
    상기 게이트 전극 구조 상의 금속간 유전체 패턴 - 상기 금속간 유전체 패턴은 리플로우 불가능 유전체 재료 패턴 및 리플로우된 유전체 재료 패턴을 포함함-; 및
    상기 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하고,
    상기 게이트 전극 구조는 상기 와이드 밴드갭 반도체 층 구조와 상기 금속간 유전체 패턴 사이에 있고,
    상기 금속간 유전체 패턴은 상기 게이트 전극 구조와 상기 소스 금속화 구조 사이에 있는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴은 상기 게이트 전극 구조와 상기 리플로우된 유전체 재료 패턴 사이에 있는, 반도체 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴의 최소 두께는 상기 반도체 디바이스의 정상 동작 중에 상기 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택되는, 반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴의 상부 코너의 두께는 상기 반도체 디바이스의 정상 동작 중에 상기 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택되는, 반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 전극 구조는 복수의 게이트 절연 핑거들 중 각각의 것들에 의해 상기 와이드 밴드갭 반도체 층 구조로부터 분리된 복수의 게이트 핑거들을 포함하고, 상기 리플로우 불가능 유전체 재료 패턴은 각각의 게이트 핑거들의 상부면 및 측면을 컨포멀하게 둘러싸는 복수의 리플로우 불가능 유전체 핑거들을 포함하는, 반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 둥근 단면을 갖는, 반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께에 대한 상기 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 상기 금속간 유전체 패턴의 두께의 비는 4대1 미만인, 반도체 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴의 상부 코너에 인접한 상기 리플로우된 유전체 재료 패턴의 부분은 최소 두께를 갖는 상기 리플로우된 유전체 재료 패턴의 부분인, 반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리("BPSG") 패턴을 포함하는, 반도체 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체 디바이스는 MOSFET를 포함하고, 복수의 소스 영역들이 상기 와이드 밴드갭 반도체 층 구조 내에 제공되고, 상기 소스 금속화 패턴은 상기 소스 영역들에 전기적으로 접속되고, 상기 반도체 디바이스는 상기 소스 금속화 구조에 대향하는 상기 와이드 밴드갭 반도체 층 구조 상의 드레인 접점을 더 포함하는, 반도체 디바이스.
  11. 제1항 내지 제1항 중 어느 한 항에 있어서, 상기 소스 금속화 구조는 확산 배리어 층 및 상기 확산 배리어 층 상의 금속 소스 접점 층을 포함하는, 반도체 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체 디바이스는 절연 게이트 바이폴라 접합 트랜지스터를 포함하는, 반도체 디바이스.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 상기 게이트 전극 구조와 상기 리플로우 불가능 유전체 재료 패턴 사이에 있는, 반도체 디바이스.
  14. 반도체 디바이스로서,
    와이드 밴드갭 반도체 층 구조;
    상기 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조;
    상기 게이트 전극 구조 상의 금속간 유전체 패턴 - 상기 금속간 유전체 패턴은 리플로우된 유전체 재료 패턴을 포함함 -; 및
    상기 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하고,
    상기 리플로우된 유전체 재료 패턴의 하부 부분은 실질적으로 수직 측벽을 갖는, 반도체 디바이스.
  15. 제14항에 있어서, 상기 리플로우된 유전체 재료 패턴의 상부 부분은 둥근 단면을 갖는, 반도체 디바이스.
  16. 제14항 또는 제15항에 있어서, 상기 게이트 전극 구조는 복수의 게이트 절연 핑거들 중 각각의 것들에 의해 상기 와이드 밴드갭 반도체 층 구조로부터 분리된 복수의 게이트 핑거들을 포함하는, 반도체 디바이스.
  17. 제16항에 있어서, 상기 게이트 절연 핑거들은 상기 와이드 밴드갭 반도체 층 구조의 상부면에 수직인 방향으로 제1 두께를 갖고, 상기 리플로우된 유전체 재료 패턴의 하부 부분은 상기 제1 두께 이상인 제2 두께를 갖는, 반도체 디바이스.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴의 하부 부분의 두께는 적어도 0.1 미크론인, 반도체 디바이스.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서, 상기 게이트 전극 구조는 상기 와이드 밴드갭 반도체 층 구조와 상기 금속간 유전체 패턴 사이에 있고, 상기 금속간 유전체 패턴은 상기 게이트 전극 구조와 상기 소스 금속화 구조 사이에 있는, 반도체 디바이스.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리("BPSG") 패턴을 포함하는, 반도체 디바이스.
  21. 제14항 내지 제20항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께에 대한 상기 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 상기 금속간 유전체 패턴의 두께의 비는 4대1 미만인, 반도체 디바이스.
  22. 반도체 디바이스를 제조하는 방법으로서,
    와이드 밴드갭 반도체 층 구조를 형성하는 단계;
    상기 와이드 밴드갭 반도체 층 구조의 상부면 상에 전도성 패턴을 형성하는 단계;
    상기 전도성 패턴 상에 리플로우 불가능 유전체 재료 패턴을 형성하는 단계;
    상기 전도성 패턴 상에 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층을 형성하는 단계;
    상기 리플로우 가능 유전체 재료를 리플로우하는 단계; 및
    금속간 유전체 패턴 상에 소스 금속화 구조를 형성하는 단계 - 상기 금속간 유전체 패턴은 상기 리플로우 불가능 유전체 재료 패턴 및 상기 리플로우 가능 유전체 재료의 적어도 일부를 포함하는 리플로우된 유전체 재료 패턴을 포함함 -
    를 포함하는, 방법.
  23. 제22항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴은 상기 전도성 패턴과 상기 리플로우된 유전체 재료 패턴 사이에 있는, 방법.
  24. 제22항 또는 제23항에 있어서, 상기 리플로우된 유전체 재료 패턴은 상기 전도성 패턴과 상기 리플로우 불가능 유전체 재료 패턴 사이에 있는, 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서, 리플로우된 유전체 재료 층을 형성하기 위해 상기 리플로우 가능 유전체 재료를 포함하는 상기 리플로우 가능 유전체 재료 층을 리플로우하고, 이어서 리플로우된 유전체 재료 패턴을 형성하기 위해 상기 리플로우된 유전체 재료 층을 에칭하는 단계를 더 포함하는, 방법.
  26. 제22항 내지 제25항 중 어느 한 항에 있어서, 리플로우 가능 유전체 재료 패턴을 형성하기 위해 상기 리플로우 가능 유전체 재료를 포함하는 상기 리플로우 가능 유전체 재료 층을 에칭하고, 이어서 리플로우된 유전체 재료 패턴을 형성하기 위해 상기 리플로우 가능 유전체 재료 패턴을 리플로우하는 단계를 더 포함하는, 방법.
  27. 제22항 내지 제26항 중 어느 한 항에 있어서, 상기 전도성 패턴은 복수의 게이트 핑거들을 포함하는, 방법.
  28. 제27항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴을 형성하는 단계는 각각의 게이트 핑거들의 각각 상에 리플로우 불가능 유전체 핑거를 컨포멀하게 형성하는 단계를 포함하는, 방법.
  29. 제22항 내지 제28항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리 패턴을 포함하는, 방법.
  30. 제22항 내지 제29항 중 어느 한 항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴은 상기 게이트 핑거들의 측벽들 상에 형성되는, 방법.
  31. 제22항 내지 제30항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 상기 게이트 핑거들의 측벽들과 직접 접촉하는, 방법.
  32. 제22항 내지 제31항 중 어느 한 항에 있어서, 상기 전도성 패턴은 반도체 패턴을 포함하고, 상기 전도성 패턴 상에 리플로우 불가능 유전체 재료 패턴을 형성하는 단계는 상기 반도체 패턴의 노출된 표면들을 산화하는 단계를 포함하는, 방법.
  33. 제22항 내지 제32항 중 어느 한 항에 있어서, 상기 반도체 패턴은 복수의 폴리실리콘 게이트 핑거들을 포함하고, 상기 와이드 밴드갭 반도체 층 구조는 실리콘 카바이드 반도체 층 구조를 포함하는, 방법.
  34. 제27항 내지 제33항 중 어느 한 항에 있어서, 상기 게이트 핑거들 중 인접한 것들 사이에 형성된 갭들에 각각의 희생 구조들을 형성하는 단계를 더 포함하고, 상기 희생 구조들은 상기 리플로우 가능 유전체 재료의 리플로우 중에 상기 리플로우 가능 유전체 재료의 측방향 확산을 제한하도록 위치되는, 방법.
  35. 제22항 내지 제34항 중 어느 한 항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴의 최소 두께는 상기 반도체 디바이스의 정상 동작 중에 상기 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택되는, 방법.
  36. 제22항 내지 제35항 중 어느 한 항에 있어서, 상기 리플로우 불가능 유전체 재료 패턴의 상부 코너의 두께는 상기 반도체 디바이스의 정상 동작 중에 상기 금속간 유전체 패턴의 항복을 회피하기에 충분하도록 선택되는, 방법.
  37. 제22항 내지 제36항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴은 둥근 단면을 갖는, 방법.
  38. 제22항 내지 제37항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께에 대한 상기 전도성 패턴의 게이트 핑거의 상면의 중심 위의 상기 금속간 유전체 패턴의 두께의 비는 4대1 미만인, 방법.
  39. 반도체 디바이스를 제조하는 방법으로서,
    와이드 밴드갭 반도체 층 구조를 형성하는 단계;
    상기 와이드 밴드갭 반도체 층 구조의 상부면 상에 복수의 이격된 게이트 핑거들을 형성하는 단계;
    상기 게이트 핑거들 상에 리플로우 가능 유전체 재료를 포함하는 리플로우 가능 유전체 재료 층을 형성하는 단계;
    상기 게이트 핑거들 사이의 갭들 내에서 상기 와이드 밴드갭 반도체 층 구조 상에 희생 구조들을 형성하는 단계;
    상기 리플로우 가능 유전체 재료를 리플로우하는 단계; 및
    금속간 유전체 패턴 상에 소스 금속화 패턴을 형성하는 단계 - 상기 금속간 유전체 패턴은 상기 리플로우 가능 유전체 재료의 적어도 일부를 포함하는 리플로우된 유전체 재료 패턴을 포함함 -
    를 포함하는, 방법.
  40. 제39항에 있어서, 상기 게이트 핑거들 상에 리플로우 가능 유전체 재료 층을 형성하는 단계는 각각의 게이트 핑거들의 각각 상에 상기 리플로우 가능 유전체 재료 층을 컨포멀하게 형성하는 단계를 포함하는, 방법.
  41. 제39항 또는 제40항에 있어서, 상기 리플로우된 유전체 재료 패턴은 보로-포스포-실리케이트 유리 패턴을 포함하는, 방법.
  42. 제39항 내지 제41항 중 어느 한 항에 있어서, 상기 게이트 핑거들은 폴리실리콘 게이트 핑거들을 포함하고, 상기 와이드 밴드갭 반도체 층 구조는 실리콘 카바이드 반도체 층 구조를 포함하는, 방법.
  43. 제39항 내지 제42항 중 어느 한 항에 있어서, 상기 희생 구조들은 상기 리플로우 가능 유전체 재료를 리플로우하는 동안 상기 리플로우 가능 유전체 재료의 측방향 확산을 제한하도록 위치되는, 방법.
  44. 제39항 내지 제43항 중 어느 한 항에 있어서, 상기 희생 구조들을 제거하는 단계를 더 포함하는, 방법.
  45. 제39항 내지 제44항 중 어느 한 항에 있어서, 상기 리플로우된 유전체 재료 패턴의 하부 부분은 실질적으로 수직 측벽들을 갖고, 상기 리플로우된 유전체 재료 패턴의 상부 부분은 둥근 단면을 갖는, 방법.
  46. 반도체 디바이스로서,
    와이드 밴드갭 반도체 층 구조;
    상기 와이드 밴드갭 반도체 층 구조의 상부면 상의 게이트 전극 구조;
    상기 게이트 전극 구조 상의 금속간 유전체 패턴 - 상기 금속간 유전체 패턴은 적어도 제1 실리콘 산화물 패턴 및 상기 제1 실리콘 산화물 패턴과는 상이한 재료를 포함하는 제2 실리콘 산화물 패턴을 포함함 -; 및
    상기 금속간 유전체 패턴 상의 소스 금속화 구조를 포함하고,
    상기 게이트 전극 구조는 상기 와이드 밴드갭 반도체 층 구조와 상기 금속간 유전체 패턴 사이에 있고,
    상기 금속간 유전체 패턴은 상기 게이트 전극 구조와 상기 소스 금속화 구조 사이에 있고,
    상기 금속간 유전체 패턴의 최소 두께에 대한 상기 금속간 유전체 패턴의 최대 두께의 비는 4대1 미만인, 반도체 디바이스.
  47. 제46항에 있어서, 상기 제1 실리콘 산화물 패턴은 리플로우 불가능 재료 패턴을 포함하고, 상기 제2 실리콘 산화물 패턴은 리플로우된 재료 패턴을 포함하는, 반도체 디바이스.
  48. 제46항 또는 제47항에 있어서, 상기 금속간 유전체 패턴의 최소 두께는 상기 게이트 전극 구조의 상부 코너에 인접하는, 반도체 디바이스.
  49. 제48항에 있어서, 상기 금속간 유전체 패턴의 최대 두께는 상기 게이트 전극 구조의 게이트 핑거의 상면의 중심보다 위에 있는, 반도체 디바이스.
  50. 제46항 내지 제49항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께에 대한 상기 금속간 유전체 패턴의 최대 두께의 비는 1대1 초과인, 반도체 디바이스.
  51. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께에 대한 상기 게이트 전극 구조의 게이트 핑거의 상면의 중심 위의 상기 금속간 유전체 패턴의 두께의 비는 1대1 초과인, 반도체 디바이스.
  52. 제1항 내지 제13항 또는 제51항 중 어느 한 항에 있어서, 상기 금속간 유전체 패턴의 최소 두께는 상기 게이트 전극 구조의 상부 코너에 인접하는, 반도체 디바이스.
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