JP2022533139A - リフローされた金属間誘電体層を有するパワー半導体デバイス - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
Description
したがって、第1の実施例に関して描かれ、且つ/又は、記述されている特徴は第2の実施例においても同様に含まれ得、逆もまた同じである。
Claims (52)
- ワイド・バンドギャップ半導体層構造と、
前記ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、
リフロー可能でない誘電体物質パターン及びリフローされた誘電体物質パターンを含む、前記ゲート電極構造上の金属間誘電体パターンと、
前記金属間誘電体パターン上のソース・メタライゼーション構造と
を含み、
前記ゲート電極構造が前記ワイド・バンドギャップ半導体層構造及び前記金属間誘電体パターンの間にあり、
前記金属間誘電体パターンが前記ゲート電極構造と前記ソース・メタライゼーション構造との間にある、
半導体デバイス。 - 前記リフロー可能でない誘電体物質パターンは、前記ゲート電極構造と前記リフローされた誘電体物質パターンとの間にある、請求項1に記載の半導体デバイス。
- 前記リフロー可能でない誘電体物質パターンの最小厚さは、前記半導体デバイスの通常動作中、前記金属間誘電体パターンの破壊を回避するには十分であるように選択される、請求項1又は2に記載の半導体デバイス。
- 前記リフロー可能でない誘電体物質パターンの上側の角の厚さは、半導体デバイスの通常動作中、前記金属間誘電体パターンの破壊を回避するには十分であるように選択される、請求項1から3までのいずれか一項に記載の半導体デバイス。
- 前記ゲート電極構造は、複数のゲート絶縁フィンガーのそれぞれによって前記ワイド・バンドギャップ半導体層構造から離される複数のゲート・フィンガーを含み、前記リフロー可能でない誘電体物質パターンは、前記ゲート・フィンガーそれぞれの上側表面及び側面をコンフォーマルに囲む複数のリフロー可能でない誘電体フィンガーを含む、請求項1から4までのいずれか一項に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンは、丸みのある横断面を有する、請求項1から5までのいずれか一項に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さに対する前記ゲート電極構造のゲート・フィンガーの上面の中心より上方の前記金属間誘電体パターンの厚さの比率は4:1未満である、請求項1から6までのいずれか一項に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンのうち、前記リフロー可能でない誘電体物質パターンの上側の角に隣接する部分は、前記リフローされた誘電体物質パターンの最小厚さを有する部分である、請求項1から7までのいずれか一項に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンは、ほうりんけい酸ガラス(「BPSG」:boro-phospho-silicate glass)パターンを含む、請求項1から8までのいずれか一項に記載の半導体デバイス。
- 前記半導体デバイスは、MOSFETを含み、前記ワイド・バンドギャップ半導体層構造内に複数のソース領域が設けられ、前記ソース・メタライゼーション・パターンは前記ソース領域に電気的接続され、前記ワイド・バンドギャップ半導体層構造上の前記ソース・メタライゼーション構造と反対側にドレイン・コンタクトを更に含む、請求項1から9までのいずれか一項に記載の半導体デバイス。
- 前記ソース・メタライゼーション構造は、拡散バリア層と、前記拡散バリア層上の金属のソース・コンタクト層とを含む、請求項1から10までのいずれか一項に記載の半導体デバイス。
- 前記半導体デバイスは絶縁ゲート・バイポーラ・ジャンクション・トランジスタを含む、請求項1から11までのいずれか一項に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンが前記ゲート電極構造と前記リフロー可能でない誘電体物質パターンとの間にある、請求項1から12までのいずれか一項に記載の半導体デバイス。
- ワイド・バンドギャップ半導体層構造と、
前記ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、
リフローされた誘電体物質パターンを含む、前記ゲート電極構造上の金属間誘電体パターンと、
前記金属間誘電体パターン上のソース・メタライゼーション構造と
を含み、
前記リフローされた誘電体物質パターンの下側部分が実質的に垂直な側壁を有する、
半導体デバイス。 - 前記リフローされた誘電体物質パターンの上側部分は、丸みのある横断面を有する、請求項14に記載の半導体デバイス。
- 前記ゲート電極構造は、複数のゲート絶縁フィンガーのそれぞれによって前記ワイド・バンドギャップ半導体層構造から離される複数のゲート・フィンガーを含む、請求項14又は15に記載の半導体デバイス。
- 前記ゲート絶縁フィンガーは、前記ワイド・バンドギャップ半導体層構造の前記上側表面に対して垂直な方向に第1の厚さを有し、前記リフローされた誘電体物質パターンの前記下側部分は前記第1の厚さ以上である第2の厚さを有する、請求項16に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンの前記下側部分の厚さは、少なくとも0.1ミクロンである、請求項14から17までのいずれか一項に記載の半導体デバイス。
- 前記ゲート電極構造は前記ワイド・バンドギャップ半導体層構造と前記金属間誘電体パターンとの間にあって、前記金属間誘電体パターンは前記ゲート電極構造と前記ソース・メタライゼーション構造との間にある、請求項14から18までのいずれか一項に記載の半導体デバイス。
- 前記リフローされた誘電体物質パターンは、ほうりんけい酸ガラス(「BPSG」)パターンを含む、請求項14から19までのいずれか一項に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さに対する前記ゲート電極構造のゲート・フィンガーの上面の中心より上の前記金属間誘電体パターンの厚さの比率は4:1未満である、請求項14から20までのいずれか一項に記載の半導体デバイス。
- 半導体デバイスを製作する方法であって、
ワイド・バンドギャップ半導体層構造を形成することと、
前記ワイド・バンドギャップ半導体層構造の上側表面上に伝導性パターンを形成することと、
リフロー可能でない誘電体物質パターンを前記伝導性パターンの上に形成すること、
リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層を前記伝導性パターン上に形成することと、
リフロー可能な誘電体物質をリフローすることと、
ソース・メタライゼーション構造を金属間誘電体パターン上に形成することであって、前記金属間誘電体パターンは、前記リフロー可能でない誘電体物質パターン、及び前記リフロー可能な誘電体物質の少なくとも一部を含むリフローされた誘電体物質パターンを含む、前記ソース・メタライゼーション構造を形成することと、
を含む、方法。 - 前記リフロー可能でない誘電体物質パターンは、前記伝導性パターンと前記リフローされた誘電体物質パターンとの間にある、請求項22に記載の方法。
- 前記リフローされた誘電体物質パターンは、前記伝導性パターンと前記リフロー可能でない誘電体物質パターンとの間にある、請求項22又は23に記載の方法。
- リフロー可能な誘電体物質を含む前記リフロー可能な誘電体物質層をリフローして、リフローされた誘電体物質層を形成することと、
それから前記リフローされた誘電体物質層をエッチングして、前記リフローされた誘電体物質パターンを形成することと
を更に含む、請求項22から24までのいずれか一項に記載の方法。 - リフロー可能な誘電体物質を含む前記リフロー可能な誘電体物質層をエッチングして、リフロー可能な誘電体物質パターンを形成することと、
それから前記リフロー可能な誘電体物質パターンをリフローして、前記リフローされた誘電体物質パターンを形成することと
を更に含む、請求項22から25までのいずれか一項に記載の方法。 - 前記伝導性パターンは複数のゲート・フィンガーを含む、請求項22から26までのいずれか一項に記載の方法。
- 前記リフロー可能でない誘電体物質パターンを形成することは、リフロー可能でない誘電体フィンガーを、それぞれの前記ゲート・フィンガーの各々の上にコンフォーマルに形成することを含む、請求項27に記載の方法。
- 前記リフローされた誘電体物質パターンは、ほうりんけい酸ガラス・パターンを含む、請求項22から28までのいずれか一項に記載の方法。
- 前記リフロー可能でない誘電体物質パターンは前記ゲート・フィンガーの側壁上に形成される、請求項22から29までのいずれか一項に記載の方法。
- 前記リフローされた誘電体物質パターンは前記ゲート・フィンガーの側壁に直接接触する、請求項22から30までのいずれか一項に記載の方法。
- 前記伝導性パターンが半導体パターンを含み、
前記リフロー可能でない誘電体物質パターンを前記伝導性パターンの上に形成することは、前記半導体パターンの露出された表面を酸化することを含む、請求項22から31までのいずれか一項に記載の方法。 - 前記半導体パターンが複数のポリシリコンのゲート・フィンガーを含み、前記ワイド・バンドギャップ半導体層構造が炭化ケイ素半導体層構造を含む、請求項22から32までのいずれか一項に記載の方法。
- 前記ゲート・フィンガーのうちの隣り合うものの間に定められるギャップに、それぞれの犠牲となる構造を形成することを更に含み、
前記犠牲となる構造は、前記リフロー可能な誘電体物質をリフローしている間に前記リフロー可能な誘電体物質の横方向の拡がりを制限するように配置される、請求項27から33までのいずれか一項に記載の方法。 - 前記リフロー可能でない誘電体物質パターンの最小厚さは、前記半導体デバイスの通常動作中、前記金属間誘電体パターンの破壊を回避するには十分であるように選択される、請求項22から34までのいずれか一項に記載の方法。
- 前記リフロー可能でない誘電体物質パターンの上側の角の厚さは、前記半導体デバイスの通常動作中、前記金属間誘電体パターンの破壊を回避するには十分であるように選択される、請求項22から35までのいずれか一項に記載の方法。
- 前記リフローされた誘電体物質パターンは、丸みのある横断面を有する、請求項22から36までのいずれか一項に記載の方法。
- 前記金属間誘電体パターンの最小厚さに対する前記伝導性パターンのゲート・フィンガーの上面の中心より上の前記金属間誘電体パターンの厚さの比率は4:1未満である、請求項22から37までのいずれか一項に記載の方法。
- 半導体デバイスを製作する方法であって、
ワイド・バンドギャップ半導体層構造を形成することと、
間隔を置いて配置された複数のゲート・フィンガーを前記ワイド・バンドギャップ半導体層構造の上側表面の上に形成することと、
リフロー可能な誘電体物質を含むリフロー可能な誘電体物質層を前記ゲート・フィンガー上に形成することと、
前記ゲート・フィンガー同士の間のギャップにおいて、前記ワイド・バンドギャップ半導体層構造上に犠牲となる構造を形成することと、
前記リフロー可能な誘電体物質をリフローすることと、
ソース・メタライゼーション・パターンを金属間誘電体パターン上に形成することであって、前記金属間誘電体パターンは、前記リフロー可能な誘電体物質の少なくとも一部を含むリフローされた誘電体物質パターンを含む、前記ソース・メタライゼーション・パターンを形成することと
を含む方法。 - 前記リフロー可能な誘電体物質層を前記ゲート・フィンガー上に形成することは、前記リフロー可能な誘電体物質層を、それぞれの前記ゲート・フィンガーの各々の上にコンフォーマルに形成することを含む、請求項39に記載の方法。
- 前記リフローされた誘電体物質パターンは、ほうりんけい酸ガラス・パターンを含む、請求項39又は40に記載の方法。
- 前記ゲート・フィンガーは、ポリシリコンのゲート・フィンガーを含み、前記ワイド・バンドギャップ半導体層構造が炭化ケイ素半導体層構造を含む、請求項39から41までのいずれか一項に記載の方法。
- 前記犠牲となる構造は、前記リフロー可能な誘電体物質をリフローしている間に前記リフロー可能な誘電体物質の横方向の拡がりを制限するように配置される、請求項39から42までのいずれか一項に記載の方法。
- 前記犠牲となる構造を取り除くことを更に含む、請求項39から43までのいずれか一項に記載の方法。
- 前記リフローされた誘電体物質パターンの下側部分が実質的に垂直な側壁を有し、前記リフローされた誘電体物質パターンの上側部分が丸みのある横断面を有する、請求項39から44までのいずれか一項に記載の方法。
- ワイド・バンドギャップ半導体層構造と、
前記ワイド・バンドギャップ半導体層構造の上側表面上のゲート電極構造と、
前記ゲート電極構造上の金属間誘電体パターンであって、前記金属間誘電体パターンは少なくとも第1の酸化シリコン・パターン及び第2の酸化シリコン・パターンを含み、前記第2の酸化シリコン・パターンは前記第1の酸化シリコン・パターンと異なる材質を含む、前記金属間誘電体パターンと、
前記金属間誘電体パターン上のソース・メタライゼーション構造と
を含み、
前記ゲート電極構造は前記ワイド・バンドギャップ半導体層構造及び金属間誘電体パターンの間にあり、
前記金属間誘電体パターンは前記ゲート電極構造と前記ソース・メタライゼーション構造との間にあり、
前記金属間誘電体パターンの最小厚さに対する前記金属間誘電体パターンの最大厚さの比率が4:1未満である、半導体デバイス。 - 前記第1の酸化シリコン・パターンがリフロー可能でない材料パターンを含み、前記第2の酸化シリコン・パターンがリフローされた材料パターンを含む、請求項46に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さは前記ゲート電極構造の上側の角に隣接する、請求項46又は47に記載の半導体デバイス。
- 前記金属間誘電体パターンの最大厚さが前記ゲート電極構造のゲート・フィンガーの上面の中心の上にある、請求項48に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さに対する前記金属間誘電体パターンの最大厚さの前記比率は1:1超である、請求項46から49までのいずれか一項に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さに対する前記ゲート電極構造のゲート・フィンガーの上面の中心より上の前記金属間誘電体パターンの厚さの比率は1:1超である、請求項1から13までのいずれか一項に記載の半導体デバイス。
- 前記金属間誘電体パターンの最小厚さが前記ゲート電極構造の上側の角に隣接する、請求項1から13までのいずれか一項又は請求項51に記載の半導体デバイス。
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