JPS62185375A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPS62185375A JPS62185375A JP2860486A JP2860486A JPS62185375A JP S62185375 A JPS62185375 A JP S62185375A JP 2860486 A JP2860486 A JP 2860486A JP 2860486 A JP2860486 A JP 2860486A JP S62185375 A JPS62185375 A JP S62185375A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ８型集積回路装置の製造方法に関し、特に
層間絶縁膜にガラス層を用いるＭＯ８ｆｉトランジスタ
の製造方法に関する。
層間絶縁膜にガラス層を用いるＭＯ８ｆｉトランジスタ
の製造方法に関する。
従来、ＭＯ８型トランジスタの製造方法は、第２図に示
すように、ＬＯＣＯ８法によシ素子分離を行い、ポリシ
リコン４を成長し、パターニング後、自己整合式にソー
ス・ドレインを形成する工程（第２図（ａ））と、層間
膜（ガラス質等）５を成長させ、平坦化した後、コンタ
クト孔をフォトリングラフィによシ形成する工程と、コ
ンタクト酸化膜を形成する工程（第２図（ｂ））と、リ
フロー後のコンタクト酸化膜除去工程（第２図（Ｃ））
と、アルミスパッタ及びリング２フイによるアルミ７の
バターニング工程（第２図（ｄ））とから成っていた。
すように、ＬＯＣＯ８法によシ素子分離を行い、ポリシ
リコン４を成長し、パターニング後、自己整合式にソー
ス・ドレインを形成する工程（第２図（ａ））と、層間
膜（ガラス質等）５を成長させ、平坦化した後、コンタ
クト孔をフォトリングラフィによシ形成する工程と、コ
ンタクト酸化膜を形成する工程（第２図（ｂ））と、リ
フロー後のコンタクト酸化膜除去工程（第２図（Ｃ））
と、アルミスパッタ及びリング２フイによるアルミ７の
バターニング工程（第２図（ｄ））とから成っていた。
上述した従来のＭＯ８型トランジスタの製造方法に於て
は、平坦化の際層間膜のガラス質から拡散層への不純物
のアウト・ディフュージョンを保膿するため、コンタク
ト孔形成後に薄い酸化膜を成長させる必要がある。また
、デバイスの微細化に伴い、プロセスの低温化は必須で
あるが、ガラスＬは、一般的に不純物濃度が高くなるほ
ど、その平坦化温度が下がる傾向にあるから、層間膜の
不純物濃度の高い方が望ましい。一方、不純物濃度が高
くなる程、アウトディフュージョンが生じ易くなるため
、コンタクト孔の酸化膜をより厚くする必要がある。更
に、この酸化膜は配線物質を成長前に、除去しなくては
いけないが、弗酸系のエツチング音用いると、層間膜も
同時にエツチングされ、しかもそのエッチレートが酸化
膜のそれよりも高く、不純物濃度が高くなると共に上が
るから、この時の層間膜の膜厚減少が著しくなるという
欠点がある。
は、平坦化の際層間膜のガラス質から拡散層への不純物
のアウト・ディフュージョンを保膿するため、コンタク
ト孔形成後に薄い酸化膜を成長させる必要がある。また
、デバイスの微細化に伴い、プロセスの低温化は必須で
あるが、ガラスＬは、一般的に不純物濃度が高くなるほ
ど、その平坦化温度が下がる傾向にあるから、層間膜の
不純物濃度の高い方が望ましい。一方、不純物濃度が高
くなる程、アウトディフュージョンが生じ易くなるため
、コンタクト孔の酸化膜をより厚くする必要がある。更
に、この酸化膜は配線物質を成長前に、除去しなくては
いけないが、弗酸系のエツチング音用いると、層間膜も
同時にエツチングされ、しかもそのエッチレートが酸化
膜のそれよりも高く、不純物濃度が高くなると共に上が
るから、この時の層間膜の膜厚減少が著しくなるという
欠点がある。
本発明の目的は、これら従来の欠点を無くし、リフロ一
時にコンタクト酸化膜を用いずに層間膜からの不純物ア
ウトディフュージョンから拡散層を保護し、従ってコン
タクト酸化膜除去時の層間膜の膜減シもなく、コンタク
トのエツチング時のオーバーエッチに対する耐性をもっ
た集積回路装置の製造方法を提供することにある。
時にコンタクト酸化膜を用いずに層間膜からの不純物ア
ウトディフュージョンから拡散層を保護し、従ってコン
タクト酸化膜除去時の層間膜の膜減シもなく、コンタク
トのエツチング時のオーバーエッチに対する耐性をもっ
た集積回路装置の製造方法を提供することにある。
本発明の集積回路装置の製造方法の構成は、トランジス
タのゲート電極、ソース・ドレイン電極を形成した後、
５０〜５００Ａの第１層間膜と、この第１層間膜と異っ
た種類の０３〜１．５μｍの第２層間膜とを積膚させ、
この第２層間膜のみをエツチングしてコンタクト孔を形
成し、この第２層間膜のリフローの際前記第１層間膜を
マスクとして用いて、前記第２層間膜からの不純物のア
ウトティフュージョンから拡散層を保護し、かつ配線金
属の付着前に前記コンタクト孔に残した前記第１層間膜
のみを除去する事を特徴とする。
タのゲート電極、ソース・ドレイン電極を形成した後、
５０〜５００Ａの第１層間膜と、この第１層間膜と異っ
た種類の０３〜１．５μｍの第２層間膜とを積膚させ、
この第２層間膜のみをエツチングしてコンタクト孔を形
成し、この第２層間膜のリフローの際前記第１層間膜を
マスクとして用いて、前記第２層間膜からの不純物のア
ウトティフュージョンから拡散層を保護し、かつ配線金
属の付着前に前記コンタクト孔に残した前記第１層間膜
のみを除去する事を特徴とする。
本発明においては、従来の製造方法と同様にＬＯＣＯ８
法により素子分離を行い、ゲートを極をパターニング後
、イオン注入によシ自己整合式にソース・ドレインを形
成する工程と、全面に下層層間膜を５０〜２００４度成
長し、続いて上層層間膜（ガラス質）ヲ、成長する工程
と、平坦化を行った後、フォトリングラフィ工程によシ
コンタクト孔を形成し、上層層間膜のみをエツチングす
る工程と、下層層間膜をコンタクト孔に残したままでリ
フローを行った後、コンタクト孔に残された下層層間膜
を除去する工程と、全面にアルミをスパッタしフォトリ
ングラフィによシバターニングを行う工程とが含まれる
。
法により素子分離を行い、ゲートを極をパターニング後
、イオン注入によシ自己整合式にソース・ドレインを形
成する工程と、全面に下層層間膜を５０〜２００４度成
長し、続いて上層層間膜（ガラス質）ヲ、成長する工程
と、平坦化を行った後、フォトリングラフィ工程によシ
コンタクト孔を形成し、上層層間膜のみをエツチングす
る工程と、下層層間膜をコンタクト孔に残したままでリ
フローを行った後、コンタクト孔に残された下層層間膜
を除去する工程と、全面にアルミをスパッタしフォトリ
ングラフィによシバターニングを行う工程とが含まれる
。
次に図面により本発明の詳細な説明する。
第１図ｔａｌ〜（ｄ）は本発明の一実施例を説明するＭ
Ｏ８型トランジスタの断面図であシ、ここではゲートｔ
＆ヲポリシリコン、配線はアルミとする。
Ｏ８型トランジスタの断面図であシ、ここではゲートｔ
＆ヲポリシリコン、配線はアルミとする。
まず、第１図（ａｌＫ示すように、シリコン半導体基板
１上に、通常のＬＯＣＯ８法によシ素子分離を行った後
ゲート酸化膜２を形成し、ポリシリコン４を成長させ、
このポリシリコン４のパターニングの後、下層層間膜と
なる５０〜２００Ａの窒化シリコン６をＣＶＤ法によシ
全面に付着させ、イオン注入によシ自己整合式にソース
・ドレイン３を形成する。次に第１図（ｂｌに示すよう
に、上層層間膜５としてガラス質を１μｍ程度、ＣＶＤ
法により成長し、平坦化を行い、フォトリングラフィに
よシコンタクト孔を形成する。この場合のコンタクト孔
のエツチングは、上層層間膜５に対してのみ行う。この
状態で、第１図（ｃｌのように、リフローを行い、コン
タクト孔の形状緩和の後、等方性ドライエツチング等に
より、コンタクト孔の底に残した窒化シリコン６を除去
する。次に、第１図（ｄ）のよりに、アルミ７を全面に
スパッタし、フォトリングラフィ工程によシ、パターニ
ングを行い素子を形成する。
１上に、通常のＬＯＣＯ８法によシ素子分離を行った後
ゲート酸化膜２を形成し、ポリシリコン４を成長させ、
このポリシリコン４のパターニングの後、下層層間膜と
なる５０〜２００Ａの窒化シリコン６をＣＶＤ法によシ
全面に付着させ、イオン注入によシ自己整合式にソース
・ドレイン３を形成する。次に第１図（ｂｌに示すよう
に、上層層間膜５としてガラス質を１μｍ程度、ＣＶＤ
法により成長し、平坦化を行い、フォトリングラフィに
よシコンタクト孔を形成する。この場合のコンタクト孔
のエツチングは、上層層間膜５に対してのみ行う。この
状態で、第１図（ｃｌのように、リフローを行い、コン
タクト孔の形状緩和の後、等方性ドライエツチング等に
より、コンタクト孔の底に残した窒化シリコン６を除去
する。次に、第１図（ｄ）のよりに、アルミ７を全面に
スパッタし、フォトリングラフィ工程によシ、パターニ
ングを行い素子を形成する。
以上説明した様に、本発明は、通常の層間膜（ガラス質
）の下Ｋ、異種の層間膜を設け、コンタクト孔エツチン
グ及び下層層間膜の除去を最適な条件で行う事によシ、
コンタクト孔のオーバーエツチングをなくシ、リフロ一
時の拡散層を保護すると共に、上層層間膜の膜厚減少を
防止でき、半導体装置を信頼性高く製造することができ
るという効果がある。
）の下Ｋ、異種の層間膜を設け、コンタクト孔エツチン
グ及び下層層間膜の除去を最適な条件で行う事によシ、
コンタクト孔のオーバーエツチングをなくシ、リフロ一
時の拡散層を保護すると共に、上層層間膜の膜厚減少を
防止でき、半導体装置を信頼性高く製造することができ
るという効果がある。
第１図（ａｌ〜（ｄｌは本発明による一実施例を工程順
に示した素子断面図、第２図（ａｌ〜＋ｄ）は従来技術
によるＭ ＯＳ型トランジスタを工程順に示した素子断
面図である。 １・・・・・・シリコン半導体基板、２・・・・二酸化
シリコン（ＳｉＯｚ）、３・・・・・ソースＯｒドレイ
ン、４・・・・・・ポリシリコン、５・・・・・・層間
膜（ガラス負）、６・・・・・・窒化シリコン、７・・
・・・アルミ。 ′・パさ
に示した素子断面図、第２図（ａｌ〜＋ｄ）は従来技術
によるＭ ＯＳ型トランジスタを工程順に示した素子断
面図である。 １・・・・・・シリコン半導体基板、２・・・・二酸化
シリコン（ＳｉＯｚ）、３・・・・・ソースＯｒドレイ
ン、４・・・・・・ポリシリコン、５・・・・・・層間
膜（ガラス負）、６・・・・・・窒化シリコン、７・・
・・・アルミ。 ′・パさ
Claims (1)
- トランジスタのゲート電極、ソース・ドレイン電極を形
成した後、５０〜５００Åの第１層間膜と、この第１層
間膜と異った種類の０．３〜１．５μｍの第２層間膜と
を積層させ、この第２層間膜のみをエッチングしてコン
タクト孔を形成し、この第２層間膜のリフローの際前記
第１層間膜をマスクとして用いて、前記第２層間膜から
の不純物のアウトディフュージョンから拡散層を保護し
、かつ配線金属の付着前に前記コンタクト孔に残した前
記第１層間膜のみを除去する事を特徴とする集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2860486A JPS62185375A (ja) | 1986-02-10 | 1986-02-10 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2860486A JPS62185375A (ja) | 1986-02-10 | 1986-02-10 | 集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185375A true JPS62185375A (ja) | 1987-08-13 |
Family
ID=12253185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2860486A Pending JPS62185375A (ja) | 1986-02-10 | 1986-02-10 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020231647A1 (en) * | 2019-05-16 | 2020-11-19 | Cree, Inc. | Power semiconductor devices having reflowed inter-metal dielectric layers |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898934A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1986
- 1986-02-10 JP JP2860486A patent/JPS62185375A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5898934A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020231647A1 (en) * | 2019-05-16 | 2020-11-19 | Cree, Inc. | Power semiconductor devices having reflowed inter-metal dielectric layers |
| US10998418B2 (en) | 2019-05-16 | 2021-05-04 | Cree, Inc. | Power semiconductor devices having reflowed inter-metal dielectric layers |
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