KR20210096327A - 반도체 장치 및 이를 사용한 시스템 - Google Patents

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KR20210096327A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

적화 연산(product-sum operation)을 실행할 수 있는 반도체 장치를 제공한다. 반도체 장치는 제 1 메모리 셀, 제 2 메모리 셀, 및 오프셋 회로를 포함한다. 제 1 아날로그 데이터는 제 1 메모리 셀에 저장되고, 참조 아날로그 데이터는 제 2 메모리 셀에 저장된다. 기준 전위가 선택 신호로서 인가될 때, 제 1 메모리 셀 및 제 2 메모리 셀은 각각 제 1 전류 및 제 2 전류를 공급한다. 오프셋 회로는 제 1 전류와 제 2 전류의 차분 전류에 대응한 제 3 전류를 공급하는 기능을 갖는다. 반도체 장치에서는, 제 2 아날로그 데이터에 대응한 전위가 선택 신호로서 인가될 때, 제 1 메모리 및 제 2 메모리는 각각 제 4 전류 및 제 5 전류를 공급한다. 제 4 전류와 제 5 전류의 차분 전류로부터 제 3 전류를 뺌으로써, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화에 따른 전류를 얻는다.

Description

반도체 장치 및 이를 사용한 시스템 {SEMICONDUCTOR DEVICE AND SYSTEM USING THE SAME}
본 발명의 일 형태는 반도체 장치 및 이 반도체 장치를 사용한 시스템에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 구체적으로는, 본 명세서에 개시된 본 발명의 일 형태의 기술분야의 예에는 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 프로세서, 전자 기기, 이들 중 어느 것의 구동 방법, 이들 중 어느 것의 제작 방법, 이들 중 어느 것의 검사 방법, 및 이들 중 어느 것을 포함한 시스템이 포함된다.
인공 신경 회로망(artificial neural network)은 생물학적 신경 회로망을 본뜬 정보 처리 시스템이다. 인공 신경 회로망을 이용함으로써 종래의 노이만 컴퓨터보다 성능이 높은 컴퓨터가 제공되는 것으로 기대되고 있고, 근년에는 전자 회로 위에 형성되는 인공 신경 회로망에 대한 다양한 연구가 진행되고 있다.
인공 신경 회로망에서는, 뉴런과 비슷한 유닛이 시냅스와 비슷한 유닛을 통하여 서로 접속되어 있다. 이 접속 강도를 변경함으로써, 다양한 입력 패턴이 학습되고, 패턴 인식 또는 연상 기억 등을 고속으로 수행할 수 있다. 또한, 비특허문헌 1에는 인공 신경 회로망에 의한 자기 학습 기능을 갖는 칩에 관한 기술이 개시되어 있다.
Yutaka Arima et al., "A Self-Learning Neural Network Chip with 125 Neurons and 10K Self-Organization Synapses", IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 607-611
반도체 장치를 사용하여 인공 신경 회로망을 형성하기 위해서는, 제 1 신경 회로와 제 2 신경 회로 사이의 접속 강도를 기억하고, 제 1 신경 회로의 출력과 그 접속 강도를 곱하고 합하는 적화 연산(product-sum operation)을 수행하는 시냅스 회로를 제공할 필요가 있다. 바꿔 말하면, 접속 강도를 유지하는 메모리, 및 적화 연산을 수행하는 승산 회로 및 가산 회로 등을 상기 반도체 장치에 실장할 필요가 있다.
상기 메모리, 상기 승산 회로, 및 상기 가산 회로 등을 디지털 회로를 사용하여 형성하는 경우, 상기 메모리는 다중 비트의 데이터를 기억할 수 있을 필요가 있고, 게다가 상기 승산 회로 및 상기 가산 회로는 다중 비트의 연산 처리를 수행할 수 있을 필요가 있다. 바꿔 말하면, 인공 신경 회로망을 디지털 회로를 사용하여 형성하기 위해서는 대규모의 메모리, 대규모의 승산 회로, 및 대규모의 가산 회로가 필요하기 때문에, 상기 디지털 회로의 칩 면적이 커진다.
본 발명의 일 형태의 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 포함하는 모듈을 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 포함하는 모듈을 사용한 전자 기기를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 포함하는 모듈을 사용한 시스템을 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 회로 면적이 작은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 인증 기능을 갖는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 영상 데이터 및/또는 화상 데이터를 압축하는 신규 반도체 장치를 제공하는 것이다.
또한, 본 발명의 일 형태의 과제는 상술한 과제에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 상술하지 않은 과제이며 이하에서 설명한다. 다른 과제는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 중 적어도 하나를 달성한다. 본 발명의 일 형태는 상술한 과제 및 다른 과제 모두를 반드시 달성할 필요는 없다.
(1)
본 발명의 일 형태는 메모리 셀 어레이 및 오프셋 회로를 포함하는 반도체 장치이고, 메모리 셀 어레이는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하고, 오프셋 회로는 제 1 정전류 회로, 제 2 정전류 회로, 제 1 내지 제 3 트랜지스터, 제 1 용량 소자, 제 1 배선, 제 2 배선, 제 1 출력 단자, 제 2 출력 단자, 및 커런트 미러 회로를 포함하고, 제 1 정전류 회로는 제 1 배선과 전기적으로 접속되고 제 1 배선에 제 1 전류를 공급하고, 제 1 트랜지스터의 제 1 단자는 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고, 제 1 트랜지스터의 게이트는 제 2 트랜지스터의 제 2 단자와 전기적으로 접속되고, 제 2 트랜지스터의 제 1 단자는 제 1 배선과 전기적으로 접속되고, 제 3 트랜지스터의 제 1 단자는 제 2 트랜지스터의 제 2 단자와 전기적으로 접속되고, 제 1 용량 소자의 제 1 단자는 제 1 트랜지스터의 게이트와 전기적으로 접속되고, 제 1 배선은 제 1 출력 단자와 전기적으로 접속되고, 제 2 정전류 회로는 제 2 배선과 전기적으로 접속되고 제 2 배선에 제 2 전류를 공급하고, 제 2 배선은 제 2 출력 단자와 전기적으로 접속되고, 커런트 미러 회로는 제 2 배선의 전위에 대응한 제 3 전류를 제 1 배선 및 제 2 배선으로부터 출력하고, 제 1 메모리 셀은 제 1 출력 단자와 전기적으로 접속되고, 제 2 메모리 셀은 제 2 출력 단자와 전기적으로 접속된다.
(2)
본 발명의 다른 일 형태는 (1)에 따른 반도체 장치이고, 제 1 정전류 회로는 제 4 트랜지스터를 포함하고, 제 2 정전류 회로는 제 5 트랜지스터를 포함하고, 제 4 트랜지스터 및 제 5 트랜지스터는 각각 백 게이트를 포함하고, 제 4 트랜지스터의 제 1 단자는 제 1 배선과 전기적으로 접속되고, 제 4 트랜지스터의 게이트는 제 4 트랜지스터의 제 1 단자와 전기적으로 접속되고, 제 5 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되고, 제 5 트랜지스터의 게이트는 제 5 트랜지스터의 제 1 단자와 전기적으로 접속된다.
(3)
본 발명의 일 형태의 다른 과제는 (1) 또는 (2)에 따른 반도체 장치이고, 커런트 미러 회로는 제 6 트랜지스터 및 제 7 트랜지스터를 포함하고, 제 6 트랜지스터의 제 1 단자는 제 1 배선과 전기적으로 접속되고, 제 6 트랜지스터의 게이트는 제 2 배선과 전기적으로 접속되고, 제 7 트랜지스터의 제 1 단자는 제 2 배선과 전기적으로 접속되고, 제 7 트랜지스터의 게이트는 제 2 배선과 전기적으로 접속된다.
(4)
본 발명의 일 형태의 다른 과제는 (1) 내지 (3) 중 어느 하나에 따른 반도체 장치이고, 제 1 메모리 셀은 제 8 트랜지스터, 제 9 트랜지스터, 및 제 2 용량 소자를 포함하고, 제 2 메모리 셀은 제 10 트랜지스터, 제 11 트랜지스터, 및 제 3 용량 소자를 포함하고, 제 8 트랜지스터의 제 1 단자는 제 9 트랜지스터의 게이트와 전기적으로 접속되고, 제 2 용량 소자의 제 1 단자는 제 8 트랜지스터의 제 1 단자와 전기적으로 접속되고, 제 9 트랜지스터의 제 1 단자는 제 1 출력 단자와 전기적으로 접속되고, 제 10 트랜지스터의 제 1 단자는 제 11 트랜지스터의 게이트와 전기적으로 접속되고, 제 3 용량 소자의 제 1 단자는 제 10 트랜지스터의 제 1 단자와 전기적으로 접속되고, 제 11 트랜지스터의 제 1 단자는 제 2 출력 단자와 전기적으로 접속된다.
(5)
본 발명의 다른 일 형태는 (1) 내지 (4) 중 어느 하나에 따른 반도체 장치이고, 제 1 내지 제 11 트랜지스터는 극성이 같다.
(6)
본 발명의 다른 일 형태는 (1) 내지 (5) 중 어느 하나에 따른 반도체 장치이고, 제 1 내지 제 11 트랜지스터의 적어도 하나의 채널 형성 영역은 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석 중 어느 것), 및 아연 중 적어도 하나를 포함하는 산화물을 포함한다.
(7)
본 발명의 다른 일 형태는 다이싱용 영역과, (1) 내지 (6) 중 어느 하나에서 설명한 복수의 반도체 장치를 포함하는 반도체 웨이퍼이다.
(8)
본 발명의 다른 일 형태는 (1) 내지 (6) 중 어느 하나에서 설명한 반도체 장치와, 하우징을 포함하는 전자 기기이다.
(9)
본 발명의 다른 일 형태는 (1) 내지 (6) 중 어느 하나에 따른 반도체 장치를 포함하고, 패턴 인식 및 연상 기억 등의 처리를 수행하는, (8)에 따른 전자 기기이다.
(10)
본 발명의 다른 일 형태는 (9)에 따른 전자 기기와, 생체 정보를 얻는 장치를 포함하는 생체 인증 시스템(biometric authentication system)이다.
(11)
본 발명의 다른 일 형태는 (9)에 따른 전자 기기를 포함하고, 영상 데이터를 인코딩하고 인코딩한 영상 데이터를 송신하는 영상 분배 시스템이다.
본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다. 본 발명의 다른 일 형태에 따르면, 신규 반도체 장치를 포함하는 모듈을 제공할 수 있다. 본 발명의 다른 일 형태에 따르면, 신규 반도체 장치를 포함하는 모듈을 사용한 전자 기기를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 포함하는 기억 장치를 사용한 시스템을 제공할 수 있다.
본 발명의 다른 일 형태는 회로 면적이 작은 반도체를 제공할 수 있다. 본 발명의 다른 일 형태는 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 다른 일 형태는 인증 기능을 갖는 신규 반도체 장치를 제공할 수 있다. 본 발명의 다른 일 형태는 영상 데이터 및/또는 화상 데이터를 인코딩하는 신규 반도체 장치를 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 효과에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하지 않는다. 다른 효과는 상술하지 않은 효과이며 이하에서 설명한다. 다른 효과는 통상의 기술자에 의하여 명세서 및 도면 등의 기재로부터 명백해질 것이고 추출될 수 있다. 본 발명의 일 형태는 상술한 효과 및 다른 효과 중 적어도 하나를 갖는다. 따라서, 본 발명의 일 형태는 상술한 효과를 갖지 않는 경우가 있다.
도 1은 반도체 장치의 예를 나타낸 블록도.
도 2는 도 1의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도.
도 3은 도 1의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도.
도 4는 도 1의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도.
도 5는 도 1의 반도체 장치의 메모리 셀 어레이의 예를 나타낸 회로도.
도 6은 도 1의 반도체 장치의 오프셋 회로의 예를 나타낸 회로도.
도 7은 도 1의 반도체 장치의 메모리 셀 어레이의 예를 나타낸 회로도.
도 8은 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 9는 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 10의 (A) 내지 (E)는 전자 부품에 관한 흐름도, 사시도, 및 반도체 웨이퍼의 사시도.
도 11의 (A) 내지 (D)는 전자 기기의 예를 도시한 사시도.
도 12는 방송 시스템의 데이터 전송을 도시한 모식도.
도 13은 의료 분야에서의 영상 분배 시스템의 구조예를 도시한 것.
도 14의 (A) 내지 (C)는 터치 패널의 구조예를 도시한 것.
도 15의 (A) 및 (B)는 터치 패널의 표시 패널의 화소의 구조예를 도시한 것.
도 16의 (A) 및 (B)는 터치 패널의 구조예를 도시한 단면도.
도 17의 (A) 및 (B)는 터치 패널의 구조예를 도시한 단면도.
도 18의 (A) 내지 (C)는 표시 패널의 반사막의 형상의 예를 도시한 모식도.
도 19는 입력부의 구조예를 도시한 블록도.
도 20은 표시부의 화소를 나타낸 회로도.
도 21의 (A) 내지 (C)는 트랜지스터의 구조예를 도시한 상면도 및 단면도.
도 22의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 22의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 23의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 23의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 24의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 24의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 25의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 25의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 26의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 26의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 27의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, 도 27의 (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도.
도 28의 (A) 내지 (C)는 각각 산화물의 원자수비의 범위를 도시한 것.
도 29는 InMZnO4 결정을 도시한 것.
도 30의 (A) 내지 (C)는 각각 산화물의 적층 구조에서의 밴드도.
도 31의 (A) 내지 (E)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타낸 것.
도 32의 (A) 내지 (E)는 CAAC-OS의 단면 TEM 이미지 및 평면 TEM 이미지, 및 그 분석을 통하여 얻은 이미지를 나타낸 것.
도 33의 (A) 내지 (D)는 nc-OS의 전자 회절 패턴 및 단면 TEM 이미지를 나타낸 것.
도 34의 (A) 및 (B)는 a-like OS의 단면 TEM 이미지를 나타낸 것.
도 35는 전자 조사에 의하여 유발된 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것.
"전자 기기", "전자 부품", "모듈", 및 "반도체 장치"에 대하여 설명한다. 일반적으로 "전자 기기"는 예를 들어, 퍼스널 컴퓨터, 휴대 전화, 태블릿 단말, 전자 서적 리더, 웨어러블 단말, 음향 영상(AV) 장치, 전자 기기, 가전 기기, 산업 기기, 디지털 사이니지, 자동차, 또는 시스템을 포함한 전자 기기를 말하는 경우가 있다. "전자 부품" 또는 "모듈"은 전자 기기에 포함되는, 프로세서, 기억 장치, 센서, 배터리, 표시 장치, 발광 장치, 인터페이스 기기, 무선 주파수(RF) 태그, 수신기, 또는 송신기를 말하는 경우가 있다. "반도체 장치"는 반도체 소자를 포함한 장치, 또는 반도체 소자를 포함하고 전자 기기 또는 모듈에 포함되는, 구동 회로, 제어 회로, 논리 회로, 신호 생성 회로, 신호 변환 회로, 전위 레벨 변환 회로, 전압원, 전류원, 스위칭 회로, 증폭 회로, 기억 회로, 메모리 셀, 표시 회로, 또는 표시 화소 등을 말하는 경우가 있다.
본 명세서에서는 산화물 반도체를 OS라고 하는 경우가 있다. 따라서, 채널 형성 영역에 산화물 반도체를 포함한 트랜지스터를 OS 트랜지스터라고 하는 경우가 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치인 적화 연산 회로에 대하여 설명한다. 또한, 상기 적화 연산 회로에서는, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 적화를 수행한다.
<구성예>
도 1은 본 발명의 일 형태에 따른 반도체 장치의 예를 나타낸 것이다. 도 1은 적화 연산 회로의 블록도이다. 반도체 장치(100)는 오프셋 회로(110) 및 메모리 셀 어레이(120)를 포함한다.
오프셋 회로(110)는 열 출력 회로(OUT[1] 내지 OUT[n])(n은 1 이상의 정수(整數)임) 및 참조 열 출력 회로(Cref)를 포함한다.
메모리 셀 어레이(120)에서는, m개(m은 1 이상의 정수임)의 메모리 셀(AM)이 열 방향으로 배치되어 있고, n개의 메모리 셀(AM)이 행 방향으로 배치되어 있다; 즉 mХn개의 메모리 셀(AM)이 제공되어 있다. 또한, m개의 메모리 셀(AMref)이 열 방향으로 배치되어 있다. 메모리 셀 어레이(120)에 매트릭스로 제공되는 메모리 셀(AM) 및 메모리 셀(AMref)의 총 개수는 mХ(n+1)개이다. 특히, 도 1의 메모리 셀 어레이(120)에서는, i행째 j열째에 위치하는 메모리 셀(AM)을 메모리 셀(AM[i,j])(i는 1 이상 m 이하의 정수이고, j는 1 이상 n 이하의 정수임)로 나타내고, i행째에 위치하는 메모리 셀(AMref)을 메모리 셀(AMref[i])로 나타낸다.
메모리 셀(AM)은 제 1 아날로그 데이터에 대응하는 전위를 유지하고, 메모리 셀(AMref)은 소정의 전위를 유지한다. 또한, 이 소정의 전위는 적화 연산에 필요한 전위이고, 본 명세서에서는 이 소정의 전위에 대응하는 데이터를 참조 아날로그 데이터라고 말하는 경우가 있다.
메모리 셀 어레이(120)는 출력 단자(SPT[1] 내지 SPT[n])를 포함한다.
열 출력 회로(OUT[j])는 출력 단자(OT[j])를 포함하고, 참조 열 출력 회로(Cref)는 출력 단자(OTref)를 포함한다.
배선(ORP)은 열 출력 회로(OUT[1] 내지 OUT[n])와 전기적으로 접속되고, 배선(OSP)은 열 출력 회로(OUT[1] 내지 OUT[n])와 전기적으로 접속된다. 배선(ORP) 및 배선(OSP)은 오프셋 회로(110)에 제어 신호를 공급하기 위한 배선이다.
메모리 셀 어레이(120)의 출력 단자(SPT[j])는 배선(B[j])과 전기적으로 접속된다.
열 출력 회로(OUT[j])의 출력 단자(OT[j])는 배선(B[j])과 전기적으로 접속된다.
참조 열 출력 회로(Cref)의 출력 단자(OTref)는 배선(Bref)과 전기적으로 접속된다.
메모리 셀(AM[i,j])은 배선(RW[i]), 배선(WW[i]), 배선(WD[j]), 배선(B[j]), 및 배선(VR)과 전기적으로 접속된다.
메모리 셀(AMref[i])은 배선(RW[i]), 배선(WW[i]), 배선(WDref), 배선(Bref), 및 배선(VR)과 전기적으로 접속된다.
배선(WW[i])은 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])에 선택 신호를 공급하기 위한 배선으로서 기능한다. 배선(RW[i])은 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])에 기준 전위, 또는 제 2 아날로그 데이터에 대응하는 전위 중 어느 쪽을 공급하기 위한 배선으로서 기능한다. 배선(WD[j])은 j열째 메모리 셀(AM)에 기록하는 데이터를 공급하기 위한 배선으로서 기능한다. 배선(VR)은, 메모리 셀(AM) 또는 메모리 셀(AMref)로부터 데이터를 판독하는 경우에, 메모리 셀(AM) 또는 메모리 셀(AMref)에 소정의 전위를 공급하기 위한 배선으로서 기능한다.
배선(B[j])은 열 출력 회로(OUT[j])로부터 메모리 셀 어레이(120)의 j열째의 메모리 셀(AM)에 신호를 공급하기 위한 배선으로서 기능한다.
배선(Bref)은 참조 열 출력 회로(Cref)로부터 메모리 셀(AMref[1] 내지 AMref[m])에 신호를 공급하기 위한 배선으로서 기능한다.
도 1의 반도체 장치(100)에서는, 다음의 구성 요소만을 나타내었다: 오프셋 회로(110); 메모리 셀 어레이(120); 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 출력 단자(SPT[1]); 출력 단자(SPT[j]); 출력 단자(SPT[n]); 메모리 셀(AM[1,1]), 메모리 셀(AM[i,1]); 메모리 셀(AM[m,1]); 메모리 셀(AM[1,j]); 메모리 셀(AM[i,j]); 메모리 셀(AM[m,j]), 메모리 셀(AM[1,n]); 메모리 셀(AM[i,n]); 메모리 셀(AM[m,n]); 메모리 셀(AMref[1]); 메모리 셀(AMref[i]); 메모리 셀(AMref[m]); 배선(OSP); 배선(ORP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(WD[1]); 배선(WD[j]); 배선(WD[n]); 배선(WDref); 배선(VR); 배선(RW[1]); 배선(RW[i]); 배선(RW[m]); 배선(WW[1]); 배선(WW[i]); 및 배선(WW[m])이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
또한, 본 발명의 일 형태의 구조는 도 1에 나타낸 반도체 장치(100)의 구성에 한정되지 않는다. 상황 또는 조건, 또는 필요에 따라서는, 반도체 장치(100)의 구조를 변경할 수 있다. 예를 들어, 반도체 장치(100)의 회로 구성에 따라서는, 배선(WD[j])과 배선(VR)을 따로따로 제공하지 않고, 하나의 배선을 이들 사이에서 공유하여도 좋다. 또는, 반도체 장치(100)의 회로 구성에 따라서는, 배선(ORP)과 배선(OSP)을 따로따로 제공하지 않고, 하나의 배선을 이들 사이에서 공유하여도 좋다.
<<오프셋 회로(110)>>
다음으로, 오프셋 회로(110)에 적용할 수 있는 회로 구성예에 대하여 설명한다. 도 2에는 오프셋 회로(110)의 예로서 오프셋 회로(111)를 나타내었다.
오프셋 회로(111)는, 전원 전압을 공급하기 위하여 배선(VDDL) 및 배선(VSSL)과 전기적으로 접속되어 있다. 구체적으로는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각은 배선(VDDL) 및 배선(VSSL)과 전기적으로 접속되고, 참조 열 출력 회로(Cref)는 배선(VDDL)과 전기적으로 접속되어 있다. 또한, 나중에 설명하는 커런트 미러 회로(CM)는 배선(VSSL)과 전기적으로 접속되는 경우가 있다. 배선(VDDL)은 고레벨 전위를 공급한다. 배선(VSSL)은 저레벨 전위를 공급한다.
열 출력 회로(OUT[j]) 내부의 회로 구성에 대하여 이하에서 설명한다. 열 출력 회로(OUT[j])는 정전류 회로(CI), 트랜지스터(Tr1 내지 Tr3), 용량 소자(C1), 및 배선(OL[j])을 포함한다. 커런트 미러 회로(CM)는 열 출력 회로(OUT[1] 내지 OUT[n])와 참조 열 출력 회로(Cref) 사이에서 공유된다.
정전류 회로(CI)는 단자(CT1) 및 단자(CT2)를 포함한다. 단자(CT1)는 정전류 회로(CI)의 입력 단자로서 기능하고, 단자(CT2)는 정전류 회로(CI)의 출력 단자로서 기능한다. 열 출력 회로(OUT[1] 내지 OUT[n])와 참조 열 출력 회로(Cref) 사이에서 공유되는 커런트 미러 회로(CM)는 단자(CT5[1] 내지 CT5[n]), 단자(CT6[1] 내지 CT6[n]), 단자(CT7), 및 단자(CT8)를 포함한다.
정전류 회로(CI)는 단자(CT1)로부터 단자(CT2)로 흐르는 전류량을 일정하게 유지하는 기능을 갖는다.
열 출력 회로(OUT[j])에서, 트랜지스터(Tr1)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr1)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr1)의 게이트는 용량 소자(C1)의 제 1 단자와 전기적으로 접속되어 있다. 트랜지스터(Tr2)의 제 1 단자는 배선(OL[j])과 전기적으로 접속되고, 트랜지스터(Tr2)의 제 2 단자는 용량 소자(C1)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr2)의 게이트는 배선(OSP)과 전기적으로 접속되어 있다. 트랜지스터(Tr3)의 제 1 단자는 용량 소자(C1)의 제 1 단자와 전기적으로 접속되고, 트랜지스터(Tr3)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되고, 트랜지스터(Tr3)의 게이트는 배선(ORP)과 전기적으로 접속되어 있다. 용량 소자(C1)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되어 있다.
또한, 트랜지스터(Tr1 내지 Tr3)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr1 내지 Tr3)의 각 채널 형성 영역은 인듐, 원소 M(M은 알루미늄, 갈륨, 이트륨, 또는 주석 중 어느 것), 및 아연 중 적어도 하나를 포함하는 산화물을 사용하여 형성되는 것이 바람직하다. 트랜지스터(Tr1 내지 Tr3)는 실시형태 5에서 설명하는 트랜지스터의 구조를 갖는 것이 더 바람직하다.
OS 트랜지스터는 오프 상태 전류가 매우 낮은 특성을 갖는다. 따라서, OS 트랜지스터가 오프 상태일 때, 소스와 드레인 사이를 흐르는 누설 전류의 양을 매우 적게 할 수 있다. 트랜지스터(Tr1 내지 Tr3)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr1 내지 Tr3) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 달성할 수 있는 경우가 있다.
열 출력 회로(OUT[j])에서는, 정전류 회로(CI)의 단자(CT1)가 배선(VDDL)과 전기적으로 접속되고, 정전류 회로(CI)의 단자(CT2)가 커런트 미러 회로(CM)의 단자(CT5[j])와 전기적으로 접속되어 있다. 커런트 미러 회로(CM)의 단자(CT6[j])는 출력 단자(OT[j])와 전기적으로 접속되어 있다.
또한, 배선(OL[j])은, 커런트 미러 회로(CM)의 단자(CT5[j]) 및 단자(CT6[j])를 통하여 정전류 회로(CI)의 단자(CT2)를 출력 단자(OT[j])와 전기적으로 접속시키는 배선이다.
다음으로, 참조 열 출력 회로(Cref)에 대하여 설명한다. 참조 열 출력 회로(Cref)는 정전류 회로(CIref) 및 배선(OLref)을 포함한다. 상술한 바와 같이, 참조 열 출력 회로(Cref)는 열 출력 회로(OUT[1] 내지 OUT[n])와 공유되는 커런트 미러 회로(CM)를 포함한다.
정전류 회로(CIref)는 단자(CT3) 및 단자(CT4)를 포함한다. 단자(CT3)는 정전류 회로(CIref)의 입력 단자로서 기능하고, 단자(CT4)는 정전류 회로(CIref)의 출력 단자로서 기능한다.
정전류 회로(CIref)는 단자(CT3)로부터 단자(CT4)로 흐르는 전류량을 일정하게 유지하는 기능을 갖는다.
참조 열 출력 회로(Cref)에서는, 정전류 회로(CIref)의 단자(CT3)가 배선(VDDL)과 전기적으로 접속되고, 정전류 회로(CIref)의 단자(CT4)가 커런트 미러 회로(CM)의 단자(CT7)와 전기적으로 접속되어 있다. 커런트 미러 회로(CM)의 단자(CT8)는 출력 단자(OTref)와 전기적으로 접속되어 있다.
배선(OLref)은 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)를 통하여 정전류 회로(CIref)의 단자(CT4)를 출력 단자(OTref)와 전기적으로 접속시키는 배선이다.
커런트 미러 회로(CM)에서, 단자(CT5[j])는 단자(CT6[j])와 전기적으로 접속되고, 단자(CT7)는 단자(CT8)와 전기적으로 접속되어 있다. 또한, 배선(IL[j])이 단자(CT5[j])와 단자(CT6[j]) 사이에 전기적으로 접속되고, 배선(ILref)이 단자(CT7)와 단자(CT8) 사이에 전기적으로 접속되어 있다. 또한, 단자(CT7)와 단자(CT8) 사이의 배선(ILref)의 접속 부분은 노드(NCMref)이다. 커런트 미러 회로(CM)는 노드(NCMref)의 전위를 참조하여, 배선(ILref)을 흐르는 전류량과, 배선(IL[1] 내지 IL[n]) 각각을 흐르는 전류량을 동등하게 하는 기능을 갖는다.
도 2의 오프셋 회로(111)에서는, 다음의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr1); 트랜지스터(Tr2); 트랜지스터(Tr3); 용량 소자(C1); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDDL); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
또한, 본 발명의 일 형태의 구조는 도 2의 오프셋 회로(111)의 구성에 한정되지 않는다. 상황 또는 조건, 또는 필요에 따라서는, 오프셋 회로(111)의 구조를 변경할 수 있다.
[정전류 회로(CI 및 CIref)]
다음으로, 정전류 회로(CI) 및 정전류 회로(CIref)의 내부 구조예에 대하여 설명한다.
도 3에 나타낸 오프셋 회로(112)는, 도 2에 나타낸 오프셋 회로(111)에 포함되는 정전류 회로(CI) 및 정전류 회로(CIref)의 내부 구조예를 나타낸 회로도이다.
열 출력 회로(OUT[j])에서, 정전류 회로(CI)는 트랜지스터(Tr4)를 포함한다. 트랜지스터(Tr4)는 제 1 게이트 및 제 2 게이트를 포함하는 듀얼 게이트 구조를 갖는다.
또한, 본 명세서에서, 듀얼 게이트 구조를 갖는 트랜지스터의 제 1 게이트는 프런트 게이트를 나타내고, "제 1 게이트"라는 용어는 "게이트"라는 단순한 용어와 치환할 수 있다. 또한, 듀얼 게이트 구조를 갖는 트랜지스터의 제 2 게이트는 백 게이트를 나타내고, "제 2 게이트"라는 용어는 "백 게이트"라는 용어와 치환할 수 있다.
트랜지스터(Tr4)의 제 1 단자는 정전류 회로(CI)의 단자(CT1)와 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 제 2 단자는 정전류 회로(CI)의 단자(CT2)와 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 게이트는 정전류 회로(CI)의 단자(CT2)와 전기적으로 접속되어 있다. 트랜지스터(Tr4)의 백 게이트는 배선(BG[j])과 전기적으로 접속되어 있다.
참조 열 출력 회로(Cref)에서, 정전류 회로(CIref)는 트랜지스터(Tr6)를 포함한다. 트랜지스터(Tr6)는 게이트 및 백 게이트를 포함하는 듀얼 게이트 구조를 갖는다.
트랜지스터(Tr6)의 제 1 단자는 정전류 회로(CIref)의 단자(CT3)와 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 제 2 단자는 정전류 회로(CIref)의 단자(CT4)와 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 게이트는 정전류 회로(CIref)의 단자(CT4)와 전기적으로 접속되어 있다. 트랜지스터(Tr6)의 백 게이트는 배선(BGref)과 전기적으로 접속되어 있다.
상술한 접속 구조에서는, 배선(BG[j]) 및 배선(BGref)에 전위를 인가하면 트랜지스터(Tr4) 및 트랜지스터(Tr6)의 문턱 전압을 제어할 수 있다.
트랜지스터(Tr4 및 Tr6)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr4 및 Tr6)의 각 채널 형성 영역은 인듐, 원소 M, 및 아연 중 적어도 하나를 포함하는 산화물을 사용하여 형성되는 것이 바람직하다. 트랜지스터(Tr4 및 Tr6)는 실시형태 5에서 설명하는 트랜지스터의 구조를 갖는 것이 더 바람직하다.
트랜지스터(Tr4 및 Tr6)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr4 및 Tr6) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 달성할 수 있는 경우가 있다.
도 3에 나타낸 오프셋 회로(112)에서는, 다음의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr1); 트랜지스터(Tr2); 트랜지스터(Tr3); 트랜지스터(Tr4); 트랜지스터(Tr6); 용량 소자(C1); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(BG[1]); 배선(BG[j]); 배선(BG[n]); 배선(BGref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDDL); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
[커런트 미러 회로(CM)]
다음으로, 커런트 미러 회로(CM)의 내부 구조예에 대하여 설명한다.
도 4에 나타낸 오프셋 회로(113)는, 도 2에 나타낸 오프셋 회로(111)에 포함되는 커런트 미러 회로(CM)의 내부 구조예의 회로도이다.
커런트 미러 회로(CM)에서는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각이 트랜지스터(Tr5)를 포함하고, 참조 열 출력 회로(Cref)가 트랜지스터(Tr7)를 포함한다.
열 출력 회로(OUT[j])의 트랜지스터(Tr5)의 제 1 단자는 커런트 미러 회로(CM)의 단자(CT5[j]) 및 단자(CT6[j])와 전기적으로 접속되어 있다. 열 출력 회로(OUT[j])의 트랜지스터(Tr5)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되어 있다. 열 출력 회로(OUT[j])의 트랜지스터(Tr5)의 게이트는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속되어 있다.
참조 열 출력 회로(Cref)의 트랜지스터(Tr7)의 제 1 단자는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속되어 있다. 참조 열 출력 회로(Cref)의 트랜지스터(Tr7)의 제 2 단자는 배선(VSSL)과 전기적으로 접속되어 있다. 참조 열 출력 회로(Cref)의 트랜지스터(Tr7)의 게이트는 커런트 미러 회로(CM)의 단자(CT7) 및 단자(CT8)와 전기적으로 접속되어 있다.
상술한 접속 구조에서는, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각의 트랜지스터(Tr5)의 게이트에 노드(NCMref)의 전위를 인가할 수 있고, 트랜지스터(Tr7)의 소스와 드레인 사이를 흐르는 전류량과, 열 출력 회로(OUT[1] 내지 OUT[n]) 각각의 트랜지스터(Tr5)의 소스와 드레인 사이를 흐르는 전류량을 동등하게 할 수 있다.
트랜지스터(Tr5 및 Tr7)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr5 및 Tr7)의 각 채널 형성 영역은 인듐, 원소 M, 및 아연 중 적어도 하나를 포함하는 산화물을 사용하여 형성되는 것이 바람직하다. 트랜지스터(Tr5 및 Tr7)는 실시형태 5에서 설명하는 트랜지스터의 구조를 갖는 것이 더 바람직하다.
트랜지스터(Tr5 및 Tr7)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr5 및 Tr7) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 달성할 수 있는 경우가 있다.
도 4에 나타낸 오프셋 회로(113)에서는, 다음의 구성 요소만을 나타내었다: 열 출력 회로(OUT[1]); 열 출력 회로(OUT[j]); 열 출력 회로(OUT[n]); 참조 열 출력 회로(Cref); 정전류 회로(CI); 정전류 회로(CIref); 커런트 미러 회로(CM); 출력 단자(OT[1]); 출력 단자(OT[j]); 출력 단자(OT[n]); 출력 단자(OTref); 단자(CT1); 단자(CT2); 단자(CT3); 단자(CT4); 단자(CT5[1]); 단자(CT5[j]); 단자(CT5[n]); 단자(CT6[1]); 단자(CT6[j]); 단자(CT6[n]); 단자(CT7); 단자(CT8); 트랜지스터(Tr1); 트랜지스터(Tr2); 트랜지스터(Tr3); 트랜지스터(Tr5); 트랜지스터(Tr7); 용량 소자(C1); 배선(OL[1]); 배선(OL[j]); 배선(OL[n]); 배선(OLref); 배선(ORP); 배선(OSP); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(IL[1]); 배선(IL[j]); 배선(IL[n]); 배선(ILref); 노드(NCMref); 배선(VDDL); 및 배선(VSSL)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
<<메모리 셀 어레이(120)>>
다음으로, 메모리 셀 어레이(120)에 채용할 수 있는 회로 구성예에 대하여 설명한다. 도 5는 메모리 셀 어레이(120)의 예로서 메모리 셀 어레이(121)를 나타낸 것이다.
메모리 셀 어레이(121)는 메모리 셀(AM) 및 메모리 셀(AMref)을 포함한다. 메모리 셀 어레이(121)에 포함되는 메모리 셀(AM) 각각은 트랜지스터(Tr11), 트랜지스터(Tr12), 및 용량 소자(C2)를 포함한다. 메모리 셀(AMref[1] 내지 AMref[m])은 각각 트랜지스터(Tr11), 트랜지스터(Tr12), 및 용량 소자(C2)를 포함한다.
메모리 셀 어레이(121)의 접속 구조에 대하여, 메모리 셀(AM[i,j])에 초점을 맞춰 설명한다. 트랜지스터(Tr11)의 제 1 단자는 트랜지스터(Tr12)의 게이트 및 용량 소자(C2)의 제 1 단자와 전기적으로 접속되어 있다. 트랜지스터(Tr11)의 제 2 단자는 배선(WD[j])과 전기적으로 접속되어 있다. 트랜지스터(Tr11)의 게이트는 배선(WW[i])과 전기적으로 접속되어 있다. 트랜지스터(Tr12)의 제 1 단자는 배선(B[j])과 전기적으로 접속되고, 트랜지스터(Tr12)의 제 2 단자는 배선(VR)과 전기적으로 접속되어 있다. 용량 소자(C2)의 제 2 단자는 배선(RW[i])과 전기적으로 접속되어 있다.
메모리 셀(AM[i,j])에서는, 트랜지스터(Tr11)의 제 1 단자, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C2)의 제 1 단자의 접속 부분이 노드(N[i,j])이다. 본 발명의 일 형태에서, 노드(N[i,j])에는 제 1 아날로그 데이터에 대응하는 전위가 유지된다.
다음으로, 메모리 셀(AMref[i])에 초점을 맞춰 설명한다. 트랜지스터(Tr11)의 제 1 단자는 트랜지스터(Tr12)의 게이트 및 용량 소자(C2)의 제 1 단자와 전기적으로 접속되어 있다. 트랜지스터(Tr11)의 제 2 단자는 배선(WDref)과 전기적으로 접속되어 있다. 트랜지스터(Tr11)의 게이트는 배선(WW[i])과 전기적으로 접속되어 있다. 트랜지스터(Tr12)의 제 1 단자는 배선(Bref)과 전기적으로 접속되어 있다. 트랜지스터(Tr12)의 제 2 단자는 배선(VR)과 전기적으로 접속되어 있다. 용량 소자(C2)의 제 2 단자는 배선(RW[i])과 전기적으로 접속되어 있다.
메모리 셀(AMref[i])에서는, 트랜지스터(Tr11)의 제 1 단자, 트랜지스터(Tr12)의 게이트, 및 용량 소자(C2)의 제 1 단자의 접속 부분이 노드(Nref[i])이다.
또한, 트랜지스터(Tr11 및 Tr12)는 각각 OS 트랜지스터인 것이 바람직하다. 또한, 트랜지스터(Tr11 및 Tr12)의 각 채널 형성 영역은 인듐, 원소 M, 및 아연 중 적어도 하나를 포함하는 산화물을 사용하여 형성되는 것이 바람직하다. 트랜지스터(Tr11 및 Tr12)는 실시형태 5에서 설명하는 트랜지스터의 구조를 갖는 것이 더 바람직하다.
트랜지스터(Tr11 및 Tr12)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr11 및 Tr12) 각각의 누설 전류를 억제할 수 있어, 계산 정확도가 높은 적화 연산 회로를 달성할 수 있는 경우가 있다. 또한, 트랜지스터(Tr11)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(Tr11)가 오프 상태일 때의 유지 노드로부터 기록 워드선으로의 누설 전류의 양을 매우 적게 할 수 있다. 바꿔 말하면, 유지 노드에서의 리프레시 동작의 빈도를 줄일 수 있어, 반도체 장치의 소비전력을 저감시킬 수 있다.
또한, 상술한 트랜지스터(Tr1 내지 Tr7, Tr11, 및 Tr12) 모두가 OS 트랜지스터인 경우에는, 반도체 장치의 제작 공정을 단축할 수 있다. 따라서, 반도체 장치의 제작에 필요한 시간을 단축할 수 있어, 일정한 시간에 제작되는 장치의 개수를 늘릴 수 있다.
또한, 특별히 언급되지 않는 한, 트랜지스터(Tr1), 트랜지스터(Tr4 내지 Tr7), 및 트랜지스터(Tr12)는 포화 영역에서 동작한다. 바꿔 말하면, 트랜지스터(Tr1), 트랜지스터(Tr4 내지 Tr7), 및 트랜지스터(Tr12) 각각의 게이트 전압, 소스 전압, 및 드레인 전압은, 포화 영역에서 트랜지스터가 동작하도록 적절히 바이어스되어 있다. 또한, 트랜지스터(Tr1), 트랜지스터(Tr4 내지 Tr7), 및 트랜지스터(Tr12)의 동작이 포화 영역에서의 이상적인 동작을 벗어나 있더라도, 출력 데이터의 정확도가 원하는 범위 내에 있기만 하면, 각 트랜지스터의 게이트 전압, 소스 전압, 및 드레인 전압은 적절히 바이어스되어 있는 것으로 간주한다.
도 5에 나타낸 메모리 셀 어레이(121)에서는, 다음의 구성 요소만을 나타내었다: 메모리 셀(AM[1,1]); 메모리 셀(AM[i,1]); 메모리 셀(AM[m,1]); 메모리 셀(AM[1,j]); 메모리 셀(AM[i,j]); 메모리 셀(AM[m,j]); 메모리 셀(AM[1,n]); 메모리 셀(AM[i,n]); 메모리 셀(AM[m,n]); 메모리 셀(AMref[1]); 메모리 셀(AMref[i]); 메모리 셀(AMref[m]); 배선(RW[1]); 배선(RW[i]); 배선(RW[m]); 배선(WW[1]); 배선(WW[i]); 배선(WW[m]); 배선(WD[1]); 배선(WD[j]); 배선(WD[n]); 배선(WDref); 배선(B[1]); 배선(B[j]); 배선(B[n]); 배선(Bref); 배선(VR); 출력 단자(SPT[1]); 출력 단자(SPT[j]); 출력 단자(SPT[n]); 노드(N[1,1]); 노드(N[i,1]); 노드(N[m,1]); 노드(N[1,j]); 노드(N[i,j]); 노드(N[m,j]); 노드(N[1,n]); 노드(N[i,n]); 노드(N[m,n]); 노드(Nref[1]); 노드(Nref[i]); 노드(Nref[m]); 트랜지스터(Tr11); 트랜지스터(Tr12); 및 용량 소자(C2)이다. 다른 회로, 배선, 소자, 및 이들의 부호는 나타내지 않았다.
상황 또는 조건, 또는 필요에 따라서는, 본 발명의 일 형태에 따른 반도체 장치는 상술한 구조예를 조합한 구조를 가져도 좋다.
<동작예>
본 발명의 일 형태에 따른 반도체 장치(100)의 동작예에 대하여 설명한다. 또한, 본 동작예에서 설명하는 반도체 장치(100)는, 오프셋 회로(110)로서 도 6에 나타낸 오프셋 회로(150)와, 반도체 장치(100)의 메모리 셀 어레이(120)로서 도 7에 나타낸 메모리 셀 어레이(160)를 포함한다.
도 6에 나타낸 오프셋 회로(150)는, 도 3의 오프셋 회로(112)의 정전류 회로(CI) 및 정전류 회로(CIref)와, 도 4의 오프셋 회로(113)의 커런트 미러 회로(CM)가 사용된 회로 구성을 갖는다. 도 6에 나타낸 바와 같은 구조를 사용함으로써, 오프셋 회로(150)의 모든 트랜지스터의 극성을 같게 할 수 있다. 본 동작예의 설명을 위하여, 도 6에는 열 출력 회로(OUT[j]), 열 출력 회로(OUT[j+1]), 및 참조 열 출력 회로(Cref)를 나타내었다.
도 6에서, I C[j]는 열 출력 회로(OUT[j])의 정전류 회로(CI)에서의 트랜지스터(Tr4)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타내고, I C[j+1]은 열 출력 회로(OUT[j+1])의 정전류 회로(CI)에서의 트랜지스터(Tr4)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타내고, I Cref는 참조 열 출력 회로(Cref)의 정전류 회로(CIref)에서의 트랜지스터(Tr6)의 제 1 단자로부터 제 2 단자로 흐르는 전류를 나타낸다. 커런트 미러 회로(CM)에서, I CM은 열 출력 회로(OUT[j])의 배선(IL[j])을 통하여 트랜지스터(Tr5)의 제 1 단자로 흐르는 전류, 열 출력 회로(OUT[j+1])의 배선(IL[j+1])을 통하여 트랜지스터(Tr5)의 제 1 단자로 흐르는 전류, 및 참조 열 출력 회로(Cref)의 배선(ILref)을 통하여 트랜지스터(Tr7)를 흐르는 전류를 통틀어 나타낸다. 또한, I CP[j]는 열 출력 회로(OUT[j])의 배선(OL[j])으로부터 트랜지스터(Tr1 또는 Tr1)의 제 1 단자로 흐르는 전류를 나타내고, I CP[j+1]은 열 출력 회로(OUT[j+1])의 배선(OL[j+1])으로부터 트랜지스터(Tr1 또는 Tr2)의 제 1 단자로 흐르는 전류를 나타낸다. 또한, I B[j]는 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])에 출력되는 전류를 나타내고, I B[j+1]은 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])에 출력되는 전류를 나타내고, I Bref는 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)에 출력되는 전류를 나타낸다.
도 7에 나타낸 메모리 셀 어레이(160)는, 도 5에 나타낸 메모리 셀 어레이(121)와 비슷한 구조를 갖는다. 이 동작예의 설명을 위하여, 도 7에는 메모리 셀(AM[i,j]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])을 나타내었다.
도 7에서, I B[j]는 배선(B[j])으로부터 입력되는 전류를 나타내고, I B[j+1]은 배선(B[j+1])으로부터 입력되는 전류를 나타내고, I Bref는 배선(Bref)으로부터 입력되는 전류를 나타낸다. 또한, ΔI B[j]는 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 출력되는 전류를 나타내고, ΔI B[j+1]은 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력되는 전류를 나타낸다.
도 8 및 도 9는 반도체 장치(100)의 동작예를 나타낸 타이밍 차트이다. 도 8의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 노드(Nref[i+1]), 배선(RW[i]), 배선(RW[i+1]), 배선(OSP), 및 배선(ORP)의 시간 T01부터 시간 T08까지의 전위의 변화를 나타내었다. 이 타이밍 차트에는 전류(∑I[i,j]), 전류(∑I[i,j+1]), 및 전류(I Bref)의 시간 T01부터 시간 T08까지의 변화량도 나타내었다. 또한, 전류(∑I[i,j])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j])의 트랜지스터(Tr12)를 흐르는 전류의 값이고, 전류(∑I[i,j+1])는 i에 대하여 1부터 m까지를 합하여 얻은, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)를 흐르는 전류의 값의 합계이다. 도 8의 타이밍 차트에 나타낸 동작의 나머지로서, 시간 T09부터 시간 T14까지의 동작예를 도 9에 나타내었다. 시간 T09 이후에 배선(WW[i]), 배선(WW[i+1]), 배선(ORP), 및 배선(OSP)의 전위는 아무런 변화 없이 저레벨로 유지되고, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)의 전위는 아무런 변화 없이 접지 전위로 유지된다. 따라서, 도 9의 타이밍 차트에는, 배선(WW[i]), 배선(WW[i+1]), 배선(WD[j]), 배선(WD[j+1]), 배선(WDref), 배선(ORP), 및 배선(OSP)의 전위의 변화를 나타내지 않았다. 또한, 도 9의 타이밍 차트에는, 나중에 설명하는 ΔI B[j]의 전류량 및 ΔI B[j+1]의 전류량의 변동을 나타내었다.
<<시간 T01부터 시간 T02까지의 기간>>
시간 T01부터 시간 T02까지의 기간에는, 배선(WW[i])에 고레벨 전위(도 8에서 High로 나타냄)가 인가되고, 배선(WW[i+1])에 저레벨 전위(도 8에서 Low로 나타냄)가 인가된다. 또한, 배선(WD[j])에는 접지 전위(도 8에서 GND로 나타냄)보다 V PR-V X[i,j]만큼 높은 전위가 인가되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V X[i,j+1]만큼 높은 전위가 인가되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 인가되어 있다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 기준 전위(도 8에서 REFP로 나타냄)가 인가되어 있다.
전위(V X[i,j]) 및 전위(V X[i,j+1])는 각각 제 1 아날로그 데이터에 대응한다. 전위(V PR)는 참조 아날로그 데이터에 대응한다.
이 기간에는, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr11)의 게이트에 고레벨 전위가 인가되기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr11)가 온이 된다. 따라서, 메모리 셀(AM[i,j])에서, 배선(WD[j]) 및 노드(N[i,j])가 전기적으로 서로 접속되고, 노드(N[i,j])의 전위가 V PR-V X[i,j]가 된다. 메모리 셀(AM[i,j+1])에서는, 배선(WD[j+1]) 및 노드(N[i,j+1])가 전기적으로 서로 접속되고, 노드(N[i,j+1])의 전위가 V PR-V X[i,j+1]이 된다. 메모리 셀(AMref[i])에서는, 배선(WDref) 및 노드(Nref[i])가 전기적으로 서로 접속되고, 노드(Nref[i])의 전위가 V PR가 된다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr12)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i,j])는 다음 식으로 나타낼 수 있다.
Figure pat00001
식에서, k는 트랜지스터(Tr12)의 채널 길이, 채널 폭, 이동도, 및 게이트 절연막의 용량 등에 의하여 결정되는 상수이다. 또한, V th는 트랜지스터(Tr12)의 문턱 전압이다.
이때, 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I 0[i,j]이다.
배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i,j+1])는 다음 식으로 나타낼 수 있다.
Figure pat00002
이때, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I 0[i,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I ref0[i])는 다음 식으로 나타낼 수 있다.
Figure pat00003
이때, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I ref0[i]이다.
또한, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)의 게이트에 저레벨 전위가 인가되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)가 오프가 된다. 따라서, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])에 전위가 유지되지 않는다.
<<시간 T02부터 시간 T03까지의 기간>>
시간 T02부터 시간 T03까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가된다. 이때, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr11)의 게이트에 저레벨 전위가 인가되기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 트랜지스터(Tr11)가 오프가 된다.
배선(WW[i+1])에는 시간 T02 전부터 저레벨 전위가 연속적으로 인가되어 있다. 따라서, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)는 시간 T02 전부터 오프 상태를 유지하고 있다.
상술한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)는 각각 오프 상태에 있기 때문에, 시간 T02부터 시간 T03까지의 기간에는 노드(N[i,j]), 노드(N[i,j+1]), 노드(N[i+1,j]), 노드(N[i+1,j+1]), 노드(Nref[i]), 및 노드(Nref[i+1])에 전위가 유지된다.
특히, 반도체 장치(100)의 회로 구성에서 설명한 바와 같이, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr11)로서 OS 트랜지스터를 사용하면, 트랜지스터(Tr11)의 소스와 드레인 사이를 흐르는 누설 전류의 양을 적게 할 수 있기 때문에, 노드에 전위를 오랫동안 유지할 수 있다.
시간 T02부터 시간 T03까지의 기간에는, 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)에 접지 전위가 인가된다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)는 각각 오프 상태에 있기 때문에, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 노드에 유지되는 전위는 배선(WD[j]), 배선(WD[j+1]), 및 배선(WDref)으로부터의 전위의 인가에 의하여 재기록되지 않는다.
<<시간 T03부터 시간 T04까지의 기간>>
시간 T03부터 시간 T04까지의 기간에는, 배선(WW[i])에 저레벨 전위가 인가되고, 배선(WW[i+1])에 고레벨 전위가 인가된다. 또한, 배선(WD[j])에는 접지 전위보다 V PR-V x[i+1,j]만큼 높은 전위가 인가되고, 배선(WD[j+1])에는 접지 전위보다 V PR-V x[i+1,j+1]만큼 높은 전위가 인가되고, 배선(WDref)에는 접지 전위보다 V PR만큼 높은 전위가 인가되어 있다. 또한, 배선(RW[i]) 및 배선(RW[i+1])에는 시간 T02부터 기준 전위가 연속적으로 인가되어 있다.
또한, 전위(V x[i+1,j]) 및 전위(V x[i+1,j+1])는 각각 제 1 아날로그 데이터에 대응하는 전위이다.
이 기간에는, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)의 게이트에 고레벨 전위가 인가되기 때문에, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 트랜지스터(Tr11)가 각각 온 상태가 된다. 따라서, 메모리 셀(AM[i+1,j])의 노드(N[i+1,j])가 배선(WD[j])과 전기적으로 접속되고, 노드(N[i+1,j])의 전위가 V PR-V x[i+1,j]가 된다. 메모리 셀(AM[i+1,j+1])에서는, 배선(WD[j+1]) 및 노드(N[i+1,j+1])가 서로 전기적으로 접속되고, 노드(N[i+1,j+1])의 전위가 V PR-V x[i+1,j+1]이 된다. 메모리 셀(AMref[i+1])에서는, 배선(WDref) 및 노드(Nref[i+1])가 서로 전기적으로 접속되고, 노드(Nref[i+1])의 전위가 V PR가 된다.
메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1]) 각각의 트랜지스터(Tr12)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 생각한다. 배선(B[j])으로부터 메모리 셀(AM[i+1,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i+1,j])는 다음 식으로 나타낼 수 있다.
Figure pat00004
이때, 배선(B[j])으로부터 메모리 셀(AM[i+1,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I 0[i,j]+I 0[i+1,j]이다.
배선(B[j+1])으로부터 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I 0[i+1,j+1])는 다음 식으로 나타낼 수 있다.
Figure pat00005
이때, 배선(B[j+1])으로부터 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I 0[i,j+1]+I 0[i+1,j+1]이다.
배선(Bref)으로부터 메모리 셀(AMref[i+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I ref0[i+1])는 다음 식으로 나타낼 수 있다.
Figure pat00006
이때, 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 I ref0[i]+I ref0[i+1]이다.
<<시간 T04부터 시간 T05까지의 기간>>
시간 T04부터 시간 T05까지의 기간에는, 시간 T01부터 시간 T02까지의 기간의 동작 및 시간 T03부터 시간 T04까지의 기간의 동작과 비슷한 식으로, 나머지 메모리 셀(AM)에 제 1 아날로그 데이터에 대응하는 전위가 기록되고, 나머지 메모리 셀(AMref)에 전위(V PR)가 기록된다. 따라서, 모든 메모리 셀(AM)의 트랜지스터(Tr12)를 흐르는 전류의 총량은, ∑I 0[i,j](∑는 i에 대하여 1부터 m까지를 합하여 얻은 전류를 나타냄)로 나타내어지는, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류량에 대응한다.
여기서, 참조 열 출력 회로(Cref)에 초점을 맞춘다. 참조 열 출력 회로(Cref)의 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[m])의 트랜지스터(Tr12)를 통하여 흐르는 전류의 총량이 흐른다. 바꿔 말하면, 배선(Bref)에는 전류 I Bref=∑I ref0[i](∑는 i에 대하여 1부터 m까지를 합하여 얻은 전류를 나타냄)가 흐른다.
도 6에서는 배선(ILref)을 흐르는 전류를 I CM으로 나타내었지만, 본 명세서에서는 시간 T09 전에 배선(ILref)을 흐르는 전류를 I CM0으로 나타낸다.
정전류 회로(CIref)의 단자(CT4)로부터 전류(I Cref)가 출력된다. 그러므로, 다음 식을 만족시키도록 트랜지스터(Tr7)의 게이트의 전위(노드(NCMref)의 전위)가 설정되어, I CM0이 결정된다.
Figure pat00007
또한, 커런트 미러 회로(CM)에서는, 트랜지스터(Tr7)의 게이트의 전위(노드(NCMref)의 전위)를 참조하고 있기 때문에, 전류(I CM0)는 열 출력 회로(OUT[1] 내지 OUT[n])의 배선(IL[1] 내지 IL[n])에도 흐른다.
<<시간 T05부터 시간 T06까지의 기간>>
시간 T05부터 시간 T06까지의 기간에는, 배선(ORP)을 고레벨 전위로 설정한다. 이때, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr3)의 게이트에 고레벨 전위가 인가되기 때문에, 트랜지스터(Tr3)가 온 상태가 된다. 이때, 열 출력 회로(OUT[1] 내지 OUT[n])의 용량 소자(C1)의 제 1 단자에 저레벨 전위가 인가되므로, 용량 소자(C1)의 전위가 초기화된다. 시간 T06이 시작되면, 배선(ORP)에 저레벨 전위가 인가되기 때문에, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr3)가 오프 상태가 된다.
<<시간 T06부터 시간 T07까지의 기간>>
시간 T06부터 시간 T07까지의 기간에는, 배선(ORP)을 저레벨 전위로 설정한다. 상술한 식으로, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr3)의 게이트에 저레벨 전위가 인가되기 때문에, 트랜지스터(Tr3)가 오프 상태가 된다.
<<시간 T07부터 시간 T08까지의 기간>>
시간 T07부터 시간 T08까지의 기간에는, 배선(OSP)을 고레벨 전위로 설정한다. 상술한 식으로, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr2)의 게이트에 고레벨 전위가 인가되기 때문에, 트랜지스터(Tr2)가 온 상태가 된다. 이때, 트랜지스터(Tr2)의 제 1 단자로부터 트랜지스터(Tr2)의 제 2 단자를 통하여 용량 소자(C1)의 제 1 단자로 전류가 흐르고, 용량 소자(C1)에서 전위가 유지된다. 따라서, 트랜지스터(Tr1)의 게이트의 전위가 유지되기 때문에, 트랜지스터(Tr1)의 게이트의 전위에 대응하는 전류가 트랜지스터(Tr1)의 소스와 드레인 사이를 흐른다.
시간 T08이 시작되면, 배선(OSP)에 저레벨 전위가 인가되기 때문에, 열 출력 회로(OUT[1] 내지 OUT[n])의 트랜지스터(Tr2)가 오프 상태가 된다. 트랜지스터(Tr1)의 게이트의 전위는 용량 소자(C1)에서 유지되기 때문에, 시간 T08 후에도 트랜지스터(Tr1)의 소스와 드레인 사이를 같은 양의 전류가 계속 흐른다.
여기서, 열 출력 회로(OUT[j])에 초점을 맞춘다. 열 출력 회로(OUT[j])에서는, 트랜지스터(Tr1)의 소스와 드레인 사이를 흐르는 전류를 I CP[j]로 나타내고, 정전류 회로(CI)의 트랜지스터(Tr4)의 소스와 드레인 사이를 흐르는 전류를 I C[j]로 나타낸다. 커런트 미러 회로(CM)를 통하여 트랜지스터(Tr5)의 소스와 드레인 사이를 흐르는 전류는 I CM0이다. 시간 T01부터 시간 T08까지 출력 단자(SPT[j])로부터 전류가 출력되지 않는 것으로 상정하면, 열 출력 회로(OUT[j])의 배선(B[j])에는 메모리 셀(AM[1] 내지 AM[n])의 각 트랜지스터(Tr12)를 통하여 흐르는 전류의 총합이 흐른다. 바꿔 말하면, 배선(B[j])에는 전류 ∑I 0[i,j](∑는 i에 대하여 1로부터 m까지를 합하여 얻은 전류를 나타냄)가 흐른다. 그러므로, 상기는 다음 식을 만족시킨다.
Figure pat00008
<<시간 T09부터 시간 T10까지의 기간>>
시간 T09부터의 동작에 대하여 도 9를 참조하여 설명한다. 시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])에 기준 전위(도 9에서 REFP로 나타냄)보다 V W[i]만큼 높은 전위가 인가된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C2)의 제 2 단자에 전위(V W[i])가 인가되기 때문에, 트랜지스터(Tr12)의 게이트의 전위가 증가한다.
또한, 전위(V W[i])는 제 2 아날로그 데이터에 대응하는 전위이다.
트랜지스터(Tr12)의 게이트의 전위의 증가는, 배선(RW[i])의 전위의 변화에 대하여, 메모리 셀의 구조에 의하여 결정되는 용량 결합 계수를 곱함으로써 얻은 전위에 대응한다. 상기 용량 결합 계수는, 용량 소자(C2)의 용량, 트랜지스터(Tr2)의 게이트 용량, 및 기생 용량에 기초하여 산출된다. 본 동작예에서는, 설명의 복잡성을 피하기 위하여, 배선(RW[i])의 전위의 증가는 트랜지스터(Tr12)의 게이트의 전위의 증가와 동등하며, 이는 메모리 셀(AM) 및 메모리 셀(AMref) 각각에서의 용량 결합 계수가 1로 설정되는 경우에 상당한다.
용량 결합 계수를 1로 상정하여 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C2)의 제 2 단자에 전위(V W[i])가 인가되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W[i]만큼 증가한다.
메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i]) 각각의 트랜지스터(Tr12)의 제 1 단자로부터 제 2 단자로 흐르는 전류에 대하여 설명한다. 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I[i,j])는 다음 식으로 나타낼 수 있다.
Figure pat00009
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 인가함으로써, 배선(B[j])으로부터 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I[i,j]-I 0[i,j](도 9에서 ΔI[i,j]로 나타냄)만큼 증가한다.
배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I[i,j+1])는 다음 식으로 나타낼 수 있다.
Figure pat00010
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 인가함으로써, 배선(B[j+1])으로부터 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I[i,j+1]-I 0[i,j+1](도 9에서 ΔI[i,j+1]로 나타냄)만큼 증가한다.
또한, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류(I ref[i])는 다음 식으로 나타낼 수 있다.
Figure pat00011
바꿔 말하면, 배선(RW[i])에 전위(V W[i])를 인가함으로써, 배선(Bref)으로부터 메모리 셀(AMref[i])의 트랜지스터(Tr12)의 제 1 단자를 통하여 제 2 단자로 흐르는 전류는 I ref[i]-I ref0[i](도 9에서 ΔI ref[i]로 나타냄)만큼 증가한다.
여기서, 참조 열 출력 회로(Cref)에 초점을 맞춘다. 참조 열 출력 회로(Cref)의 배선(Bref)에는, 메모리 셀(AMref[1] 내지 AMref[m])의 트랜지스터(Tr12)를 통하여 흐르는 전류의 총량이 흐른다. 바꿔 말하면, 배선(Bref)에는 전류 I Bref=∑I ref0[i]가 흐른다.
정전류 회로(CIref)의 단자(CT4)로부터 전류(I Cref)가 출력된다. 그러므로, 다음 식을 만족시키도록 트랜지스터(Tr7)의 게이트의 전위(노드(NCMref)의 전위)가 설정되어, I CM이 결정된다.
Figure pat00012
여기서, 배선(B[j])으로부터 출력되는 전류(ΔI B[j])에 초점을 맞춘다. 시간 T08부터 시간 T09까지는, 식(E4)이 만족되기 때문에, 배선(B[j])으로부터 전류(ΔI B[j])가 출력되지 않는다.
시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])에 기준 전위보다 V W[i]만큼 높은 전위가 인가되고, 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 소스와 드레인 사이를 흐르는 전류가 변화된다. 그리고, 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 전류(ΔI B[j])가 출력된다. 구체적으로는, 열 출력 회로(OUT[j])에서는 정전류 회로(CI)의 단자(CT2)로부터 전류(I C[j])가 출력되고, 트랜지스터(Tr5)의 소스와 드레인 사이를 전류(I CM)가 흐르고, 트랜지스터(Tr1)의 소스와 드레인 사이를 전류(I CP[j])가 흐른다. 따라서, 전류(ΔI B[j])는, 메모리 셀(AM[i,j])의 트랜지스터(Tr12)의 소스와 드레인 사이를 흐르는 전류를 i에 대하여 1부터 m까지를 합하여 산출한 ∑I[i,j]를 사용하여 다음 식으로 나타낼 수 있다.
Figure pat00013
식(E8)에 식(E1 내지 E7)을 적용함으로써, 다음 식을 얻을 수 있다.
Figure pat00014
식(E9)에 따르면, 전류(ΔI B[j])는 제 1 아날로그 데이터인 전위(V X[i,j])와 제 2 아날로그 데이터인 전위(V W[i])의 곱의 합에 대응하는 값이다. 따라서, 전류(ΔI B[j])를 계산함으로써, 제 1 아날로그 데이터와 제 2 아날로그 데이터의 곱의 합의 값을 얻을 수 있다.
시간 T09부터 시간 T10까지의 기간에는, 배선(RW[i])을 제외한 배선(RW[1] 내지 RW[m]) 모두를 기준 전위로 설정하면, V W[g]=0(g는 1 이상 m 이하이고, i가 아닌 정수임)의 관계를 만족시킨다. 따라서, 식(E9)에 따르면, ΔI B[j]=2kV X[i,j]V W[i]가 출력된다. 바꿔 말하면, 메모리 셀(AM[i,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력되는 차분 전류는 ΔI B[j+1]=2kV X[i,j+1]V W[i]로 나타내어진다. 메모리 셀(AM[i,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i])에 공급된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T10부터 시간 T11까지의 기간>>
시간 T10부터 시간 T11까지의 기간에는, 배선(RW[i])에 접지 전위가 인가된다. 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C2)의 제 2 단자에 접지 전위가 인가된다. 따라서, 노드(N[i,1] 내지 N[i,n]) 및 노드(Nref[i])의 전위는 시간 T08부터 시간 T09까지의 기간의 전위로 돌아간다.
<<시간 T11부터 시간 T12까지의 기간>>
시간 T11부터 시간 T12까지의 기간에는, 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i+1])에 기준 전위보다 V W[i+1]만큼 높은 전위를 인가한다. 이때, 시간 T09부터 시간 T10까지의 기간의 동작과 같이, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에는 전위(V W[i+1])가 인가되기 때문에, 트랜지스터(Tr12)의 게이트의 전위가 증가한다.
전위(V W[i+1])는 제 2 아날로그 데이터에 대응한다.
상술한 바와 같이, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에 전위(V W[i+1])가 인가되면, 노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W[i+1]만큼 증가한다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 V W[i+1]만큼 증가하면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr12)를 흐르는 전류량이 증가한다. 메모리 셀(AM[i+1,j])의 트랜지스터(Tr12)를 흐르는 전류를 I[i+1,j]로 나타내는 경우, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 I[i+1,j]-I 0[i+1,j](도 9에서 ΔI[i+1,j]로 나타냄)만큼 증가한다. 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr12)를 흐르는 전류를 I[i+1,j+1]로 나타내는 경우, 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 I[i+1,j+1]-I 0[i+1,j+1](도 9에서 ΔI[i+1,j+1]로 나타냄)만큼 증가한다. 메모리 셀(AMref[i+1])의 트랜지스터(Tr12)를 흐르는 전류를 I ref[i+1]로 나타내는 경우, 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 I ref[i+1]-I ref0[i+1](도 9에서 ΔI ref[i+1]로 나타냄)만큼 증가한다.
시간 T11부터 시간 T12까지의 기간의 동작은, 시간 T09부터 시간 T10까지의 기간의 동작과 비슷할 수 있다. 따라서, 시간 T11부터 시간 T12까지의 기간의 동작에 식(E9)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 ΔI B[j]=2kV x[i+1,j]V W[i+1]로 나타내어진다. 바꿔 말하면, 메모리 셀(AM[i+1,j])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 출력된다.
또한, 배선(B[j+1])으로부터 출력되는 차분 전류는 ΔI B[j+1]=2kV x[i+1,j+1]V W[i+1]로 나타내어진다. 메모리 셀(AM[i+1,j+1])에 저장된 제 1 아날로그 데이터와, 배선(RW[i+1])에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T12부터 시간 T13까지의 기간>>
시간 T12부터 시간 T13까지의 기간에는, 배선(RW[i+1])에 접지 전위가 인가된다. 이 기간에는, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에 접지 전위가 인가되어, 노드(N[i+1,1] 내지 N[i+1,n]) 및 노드(Nref[i+1])의 전위는 시간 T10부터 시간 T11까지의 기간의 전위로 돌아간다.
<<시간 T13부터 시간 T14까지의 기간>>
시간 T13부터 시간 T14까지의 기간에는, 배선(RW[i]) 및 배선(RW[i+1])을 제외한 배선(RW[1] 내지 RW[m])을 기준 전위를 갖도록 설정하고, 배선(RW[i])에 기준 전위보다 V W2[i]만큼 높은 전위를 인가하고, 배선(RW[i+1])에 기준 전위보다 V W2[i+1]만큼 낮은 전위를 인가한다. 이때, 시간 T09부터 시간 T10까지의 기간의 동작과 같이, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 용량 소자(C2)의 제 2 단자에 전위(V W2[i])가 인가되기 때문에, 메모리 셀(AM[i,1] 내지 AM[i,n]) 및 메모리 셀(AMref[i])의 트랜지스터(Tr12)의 게이트의 전위가 증가한다. 동시에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에 전위(-V W2[i+1])가 인가되기 때문에, 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]) 및 메모리 셀(AMref[i+1] )의 트랜지스터(Tr12)의 게이트의 전위가 하강한다.
전위(V W2[i]) 및 전위(V W2[i+1])는 각각 제 2 아날로그 데이터에 대응하는 전위이다.
또한, 메모리 셀(AM) 및 메모리 셀(AMref)의 용량 결합 계수는 각각 1이다. 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 용량 소자(C2)의 제 2 단자에 전위(V W2[i])가 인가되면, 노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 전위는 각각 V W2[i]만큼 증가한다. 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에 전위(-V W2[i+1])가 인가되면, 노드(N[i+1,j]), 노드(N[i+1, j+1]), 및 노드(Nref[i+1])의 전위는 각각 V W2[i+1]만큼 하강한다.
노드(N[i,j]), 노드(N[i,j+1]), 및 노드(Nref[i])의 각 전위가 V W2[i]만큼 증가하면, 메모리 셀(AM[i,j]), 메모리 셀(AM[i,j+1]), 및 메모리 셀(AMref[i])의 각 트랜지스터(Tr12)를 흐르는 전류량이 증가한다. 여기서, 메모리 셀(AM[i,j])의 트랜지스터(Tr12)를 흐르는 전류를 I[i,j]로 나타내고, 메모리 셀(AM[i,j+1])의 트랜지스터(Tr12)를 흐르는 전류를 I[i,j+1]로 나타내고, 메모리 셀(AMref[i])의 트랜지스터(Tr12)를 흐르는 전류를 I ref[i]로 나타낸다.
노드(N[i+1,j]), 노드(N[i+1,j+1]), 및 노드(Nref[i+1])의 전위가 각각 V W2[i+1]만큼 하강되면, 메모리 셀(AM[i+1,j]), 메모리 셀(AM[i+1,j+1]), 및 메모리 셀(AMref[i+1])의 각 트랜지스터(Tr12)를 흐르는 전류량이 감소된다. 여기서, 메모리 셀(AM[i+1,j])의 트랜지스터(Tr12)를 흐르는 전류를 I 2[i,j]로 나타내고, 메모리 셀(AM[i+1,j+1])의 트랜지스터(Tr12)를 흐르는 전류를 I 2[i,j+1]로 나타내고, 메모리 셀(AMref[i+1])의 트랜지스터(Tr12)를 흐르는 전류를 I 2ref[i+1]로 나타낸다.
이때, 열 출력 회로(OUT[j])의 출력 단자(OT[j])로부터 배선(B[j])으로 흐르는 전류는 (I 2[i,j]-I 0[i,j])+(I 2[i+1,j]-I 0[i+1,j])(도 9에서 ΔI[j]로 나타냄)만큼 증가한다. 열 출력 회로(OUT[j+1])의 출력 단자(OT[j+1])로부터 배선(B[j+1])으로 흐르는 전류는 (I 2[i,j+1]-I 0[i,j+1])+(I 2[i+1,j+1]-I 0[i+1,j+1])(도 9에서 음의 전류인 ΔI[j+1]로 나타냄)만큼 증가한다. 참조 열 출력 회로(Cref)의 출력 단자(OTref)로부터 배선(Bref)으로 흐르는 전류는 (I 2ref[i,j]-Iref0[i,j])+(I 2ref[i+1,j]-I ref0[i+1,j])(도 9에서 ΔI Bref로 나타냄)만큼 증가한다.
시간 T13부터 시간 T14까지의 기간의 동작은, 시간 T09부터 시간 T10까지의 기간의 동작과 비슷할 수 있다. 시간 T13부터 시간 T14까지의 기간의 동작에 식(E9)을 적용하면, 배선(B[j])으로부터 출력되는 차분 전류는 ΔI B[j]=2k{V X[i,j]V W2[i]-V x[i+1,j]V W2[i+1]}로 나타내어진다. 따라서, 메모리 셀(AM[i,j]) 및 메모리 셀(AM[i+1,j]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 상당하는 제 2 아날로그 데이터의 곱의 합에 대응하는 데이터가, 배선(B[j])과 전기적으로 접속되어 있는 출력 단자(SPT[j])로부터 출력된다.
배선(B[j+1])으로부터 출력되는 차분 전류는 ΔIB[j+1]=2k{V X[i,j+1]V W2[i]-V x[i+1,j+1]V W2[i+1]}로 나타내어진다. 메모리 셀(AM[i,j+1]) 및 메모리 셀(AM[i+1,j+1]) 각각에 저장된 제 1 아날로그 데이터와, 배선(RW[i]) 및 배선(RW[i+1]) 각각에 인가된 선택 신호에 대응하는 제 2 아날로그 데이터의 곱에 대응하는 데이터는, 배선(B[j+1])과 전기적으로 접속되어 있는 출력 단자(SPT[j+1])로부터 출력된다.
<<시간 T14 후>>
시간 T14 이후에는, 배선(RW[i]) 및 배선(RW[i+1])에 접지 전위가 인가된다. 이때, 메모리 셀(AM[i,1] 내지 AM[i,n]), 메모리 셀(AM[i+1,1] 내지 AM[i+1,n]), 메모리 셀(AMref[i]), 및 메모리 셀(AMref[i+1])의 용량 소자(C2)의 제 2 단자에 접지 전위가 인가된다. 따라서, 노드(N[i,1] 내지 N[i,n]), 노드(N[i+1,1] 내지 N[i+1,n]), 노드(Nref[i]), 및 노드(Nref[i+1])의 전위는 시간 T12부터 시간 T13까지의 기간의 전위로 돌아간다.
도 1의 회로 구성으로 하면, 복수의 적화 연산을 동시에 실행할 수 있다. 따라서, 고속의 적화 연산이 가능한 반도체 장치를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치의 전자 기기로의 적용예에 대하여 도 10의 (A) 내지 (E)를 참조하여 설명한다.
<전자 부품>
도 10의 (A)는 상술한 실시형태에서 설명한 반도체 장치를 기억 장치로서 전자 부품에 사용하는 예를 도시한 것이다. 또한, 전자 부품은 반도체 패키지 또는 IC 패키지라고도 한다. 이 전자 부품은 단자 추출 방향 및 단자의 형상에 따라 복수의 규격 및 명칭을 갖는다. 따라서, 본 실시형태에서는 전자 부품의 예를 설명한다.
실시형태 1에서 설명한 트랜지스터를 포함하는 반도체 장치는, 탈착 가능한 부품을 인쇄 회로 기판과 통합시키는 조립 공정(후(後)공정)을 거쳐 완성된다.
후공정은 도 10의 (A)의 단계를 거쳐 완료될 수 있다. 구체적으로는, 전(前)공정에서 얻어지는 소자 기판이 완성(단계 STP1)된 후, 기판의 이면을 연삭한다(단계 STP2). 이 단계에서 기판을 얇게 함으로써, 전공정에서의 기판의 휨 등이 저감되고 부품 자체의 크기가 작아진다.
기판의 이면을 연삭한 후, 기판을 복수의 칩으로 분리하는 다이싱 단계를 수행한다(단계 STP3). 그리고, 다이 본딩 단계(단계 STP4)에서, 분리한 칩을 따로따로 픽업하고, 리드 프레임 위에 배치하고, 접합한다. 이 다이 본딩 단계에서는, 제품에 따라 적절한 방법, 예를 들어, 수지 또는 테이프를 사용한 접합에 의하여 칩을 리드 프레임에 접합한다. 또한, 다이 본딩 단계에서는, 인터포저 위에 칩을 탑재하여 접합하여도 좋다.
또한, 본 실시형태에서는, 기판의 한쪽 면에 소자가 형성되는 경우, 다른 쪽 면(소자가 형성되지 않는 면)을 이면이라고 한다.
다음으로, 리드 프레임의 리드와, 칩 상의 전극을 금속 와이어를 통하여 전기적으로 접속하는 와이어 본딩을 수행한다(단계 STP5). 금속 세선으로서는, 은선 또는 금선을 사용할 수 있다. 와이어 본딩으로서는, 볼 본딩(ball bonding) 또는 웨지 본딩(wedge bonding)을 사용할 수 있다.
와이어 본딩된 칩에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 수행한다(단계 STP6). 몰딩 단계에 의하여, 전자 부품의 내부가 수지로 충전되어, 외부의 기계적인 힘으로 인한, 부품에 매립된 회로부 및 와이어에 대한 대미지를 저감할 수 있고, 또한 수분 또는 먼지로 인한 특성의 열화를 저감할 수 있다.
다음으로, 리드 프레임의 리드에 도금 처리를 수행한다. 그리고, 리드를 절단하고 소정의 형상으로 가공한다(단계 STP7). 이 도금 처리에 의하여 리드의 녹이 방지되고, 나중의 단계에서 인쇄 회로 기판에 칩을 탑재할 때의 납땜이 용이해진다.
다음으로, 패키지 표면에 인쇄(마킹)를 수행한다(단계 STP8). 마지막 검사 단계(단계 STP9) 후, 전자 부품이 완성된다(단계 STP10).
상술한 전자 부품은 상술한 실시형태에서 설명한 반도체 장치를 포함할 수 있다. 따라서, 신뢰성이 높은 전자 부품을 얻을 수 있다.
도 10의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 10의 (B)는 전자 부품의 예로서의 QFP(quad flat package)의 사시 모식도이다. 도 10의 (B)의 전자 부품(4700)은 리드(4701) 및 회로부(4703)를 포함한다. 도 10의 (B)의 전자 부품(4700)은 예를 들어, 인쇄 회로 기판(4702)에 탑재된다. 조합되고 인쇄 회로 기판(4702) 위에서 서로 전기적으로 접속되는 복수의 전자 부품(4700)을 전자 기기에 탑재할 수 있다. 완성된 회로 기판(4704)은 전자 기기 등에 제공된다.
본 발명의 일 형태는 전자 부품(4700)의 형상에 한정되지 않고, 단계 STP1에서 제작된 소자 기판을 포함한다. 또한, 본 발명의 일 형태에 따른 소자 기판에는, 기판의 이면을 연삭하는 단계 STP2까지를 수행한 소자 기판이 포함된다. 또한, 본 발명의 일 형태에 따른 소자 기판에는 다이싱 단계를 수행하는 단계 STP3까지를 수행한 소자 기판이 포함된다. 예를 들어, 도 10의 (C)에 나타낸 반도체 웨이퍼(4800) 등이 상기 소자 기판에 상당한다. 반도체 웨이퍼(4800)에서는, 웨이퍼(4801)의 상면에 복수의 회로부(4802)가 형성되어 있다. 웨이퍼(4801)의 상면에서 회로부(4802)가 없는 부분은, 다이싱용 영역인 스페이싱(4803)이다.
다이싱은, 일점쇄선으로 나타낸 스크라이브 라인(SCL1) 및 스크라이브 라인(SCL2)(다이싱 라인 또는 절단 라인이라고 하는 경우가 있음)을 따라 수행된다. 다이싱 단계를 쉽게 수행하기 위해서는, 복수의 스크라이브 라인(SCL1)이 서로 평행하고, 복수의 스크라이브 라인(SCL2)이 서로 평행하고, 스크라이브 라인(SCL1)과 스크라이브 라인(SCL2)이 서로 수직으로 교차하도록 스페이싱(4803)을 제공하는 것이 바람직하다.
다이싱 단계에 의하여, 도 10의 (D)에 나타낸 바와 같은 칩(4800a)을 반도체 웨이퍼(4800)로부터 잘라낼 수 있다. 칩(4800a)은 웨이퍼(4801a), 회로부(4802), 및 스페이싱(4803a)을 포함한다. 또한, 스페이싱(4803a)은 가능한 한 작아지도록 제공되는 것이 바람직하다. 이 경우, 인접한 회로부(4802)들 사이의 스페이싱(4803)의 폭이, 스크라이브 라인(SCL1) 또는 스크라이브 라인(SCL2)의 절단을 위한 여백의 길이와 실질적으로 같은 것이 바람직하다.
본 발명의 일 형태에 따른 소자 기판의 형상은, 도 10의 (C)에 나타낸 반도체 웨이퍼(4800)의 형상에 한정되지 않는다. 예를 들어, 도 10의 (E)에 나타낸 직사각형의 반도체 웨이퍼(4810)를 채용할 수 있다. 소자 기판의 형상은, 소자의 제작 공정 및 소자의 제작 장치에 따라 적절히 변경할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1에서 설명한 반도체 장치의 적용예에 대하여 설명한다.
반도체 장치(100)는 적화 연산 회로로서 기능하기 때문에, 인공 신경 회로망의 구성 요소 중 하나로서 반도체 장치(100)를 사용할 수 있는 경우가 있다. 인공 신경 회로망은, 생물학적 신경 회로망을 본뜬 정보 처리 시스템이고, 뇌기능의 특성을 컴퓨터상에서 표현할 수 있다.
인공 신경 회로망은 뉴런과 비슷한 유닛이 시냅스와 비슷한 유닛을 통하여 서로 접속된 구성을 갖는다. 접속 강도를 변경하면, 인공 신경 회로망은 다양한 입력 패턴에 대하여 학습하고, 패턴 인식, 연상 기억, 및 데이터 마이닝을 고속으로 실행할 수 있도록 되는 것으로 생각되고 있다. 특히, 인공 신경 회로망에 의하여 소리, 음성, 음악, 화상, 또는 영상 등의 패턴 인식을 이용한 신규 전자 기기를 달성할 수 있는 경우가 있다.
실시형태 1에서 설명한 반도체 장치에서, 제 1 아날로그 데이터가 가중치 계수로서 기능하고, 제 2 아날로그 데이터가 뉴런 출력에 대응하면, 뉴런 출력의 가중치 계산을 동시에 수행할 수 있다. 따라서, 가중치 계산의 결과에 대응하는 데이터, 즉 시냅스 입력을 상기 출력 신호로서 얻을 수 있다.
<전자 기기>
여기서는, 상기 인공 신경 회로망을 이용한 전자 기기 또는 시스템에 대하여 설명한다.
도 11의 (A)는 태블릿 정보 단말을 도시한 것이고, 하우징(5221), 표시부(5222), 조작 버튼(5223), 및 스피커(5224)를 포함한다. 표시부(5222)에는, 위치 입력 기능을 갖는 표시 장치를 사용하여도 좋다. 또한, 표시 장치에 터치 패널을 제공함으로써, 위치 입력 기능을 부가할 수 있다. 또는, 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써, 위치 입력 기능을 부가할 수 있다. 조작 버튼(5223)으로서는, 정보 단말을 기동하는 전원 스위치, 정보 단말의 애플리케이션을 조작하는 버튼, 음량 제어 버튼, 및 표시부(5222)를 온 또는 오프로 하는 스위치 등을 제공할 수 있다. 도 11의 (A)에 도시된 정보 단말에서, 조작 버튼(5223)의 개수는 4개이지만, 정보 단말에 포함되는 조작 버튼의 개수 및 위치는 이 예에 한정되지 않는다. 도시되지 않았지만, 도 11의 (A)에 도시된 정보 단말에는 카메라가 제공되어도 좋다. 도시되지 않았지만, 도 11의 (A)에 도시된 정보 단말은 손전등 또는 조명 장치의 용도로서 발광 장치를 포함하여도 좋다. 도시되지 않았지만, 도 11의 (A)에 도시된 정보 단말은 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새, 또는 적외선 등을 측정함)를 하우징(5221) 내부에 포함하여도 좋다. 특히, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검지 장치를 제공하면, 정보 단말의 방향(수직 방향에 대한 정보 단말의 방향)을 판정함으로써, 도 11의 (A)에 도시된 정보 단말의 방향에 따라 표시부(5222)의 화면의 표시를 자동으로 변경할 수 있다. 지문, 정맥, 홍채, 또는 성문(聲紋) 등의 생체 정보를 얻기 위한 장치를 제공하는 경우, 생체 인증의 기능을 갖는 정보 단말을 얻을 수 있다. 특히, 상기 생체 인증에 인공 신경 회로망을 사용함으로써, 정확도가 높은 인증 시스템을 형성할 수 있는 경우가 있다. 또한, 정보 단말에서의 인공 신경 회로망의 적용은 인증 시스템만에 한정되는 것은 아니다. 예를 들어, 인공 신경 회로망을 이용하는 정보 단말에서는 언어 해석을 수행할 수 있는 경우가 있다. 언어 해석 기능에 의하여, 정보 단말은 음성 인식에 의하여 태블릿 정보 단말을 조작하는 기능, 및 음성 또는 회화를 해석하고 음성 또는 회화의 요약을 작성하는 기능 등을 가질 수 있다. 그러므로, 예를 들어, 태블릿 정보 단말을 외국어를 학습하기 위한 교과서로서 사용할 수 있다. 또는, 예를 들어, 태블릿 정보 단말을 회의록 등을 작성하는 데 이용할 수 있다.
또한, 도 11의 (A)에 도시된 태블릿 정보 단말에 한정되지 않고, 본 발명의 일 형태는, 도 11의 (B)에 도시된 바와 같은, 도 11의 (A)에 도시된 소형 정보 단말을 포함하고 전화 기능을 갖는 휴대 전화(스마트폰)의 형태이어도 좋다. 도 11의 (B)에 도시된 휴대 전화는 하우징(5501), 표시부(5502), 마이크로폰(5503), 스피커(5504), 및 조작 버튼(5505)을 포함한다. 도 11의 (A)에 도시된 정보 단말과 같이 지문, 정맥, 홍채, 또는 성문 등의 생체 정보를 얻기 위한 장치를 휴대 전화에 제공하면, 인공 신경 회로망을 이용한 생체 인증 기능을 갖는 정보 단말을 달성할 수 있는 경우가 있다. 또한, 도 11의 (A)에 도시된 정보 단말과 같이, 휴대 전화는 인공 신경 회로망을 이용한 언어 해석 기능을 가져도 좋다.
도 11의 (C)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)로 서로 연결되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는 연결부(5806)로 변경될 수 있다. 표시부(5803)에 표시되는 화상을, 연결부(5806)에서의 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도에 따라 전환하여도 좋다.
비디오 카메라로 촬영한 화상을 기록할 때, 데이터의 기록 형식에 따라 화상을 인코딩할 필요가 있다. 화상의 인코딩에서는, 인공 신경 회로망의 패턴 인식을 이용하여, 전번에 촬영한 화상 데이터와 이번에 촬영한 화상 데이터의 차이를 산출함으로써, 데이터를 압축할 수 있다.
도 11의 (D)는 장문 인증 장치를 도시한 것이고, 하우징(5431), 표시부(5432), 장문 판독부(5433), 및 배선(5434)을 포함한다. 또한, 도 11의 (D)는 손(5435)의 장문을 얻는 상황을 도시한 것이다. 장문 인증 장치에 한정되지 않고, 본 발명의 일 형태는 지문, 정맥, 얼굴, 홍채, 성문, 또는 유전자 등의 생체 정보를 얻는 장치이어도 좋다.
도 12는 방송 시스템에서의 데이터 전송을 모식적으로 도시한 것이다. 도 12는 방송국(6561)에서 전송된 전파(방송 신호)가 각 가정의 텔레비전 수신기(TV)(6560)까지 전달되는 경로를 도시한 것이다. TV(6560)에는 수신기 및 표시 장치가 제공되어 있다. 인공 위성(6562)의 예로서는 CS(communication satellite) 및 BS(broadcast satellite)를 들 수 있다. 안테나(6564)의 예로서는 BS·110° CS 안테나 및 CS 안테나를 들 수 있다. 안테나(6565)의 예에는 UHF(ultra-high frequency) 안테나가 포함된다.
전파(6566A 및 6566B)는 위성 방송을 위한 방송 신호이다. 인공 위성(6562)이 전파(6566A)를 수신하면, 인공 위성(6562)은 전파(6566B)를 지상으로 전송한다. 각 가정의 안테나(6564)가 전파(6566B)를 수신하고, TV(6560)에서 위성 TV 방송을 시청할 수 있다. 또는, 전파(6566B)는 다른 방송국의 안테나로 수신되고, 그 방송국의 수신기는 전파(6566B)를 광 케이블에 전송될 수 있는 신호로 가공한다. 방송국은 광 케이블망을 사용하여 방송 신호를 각 가정의 TV(6560)로 송신한다. 전파(6567A 및 6567B)는 지상파 방송용의 방송 신호이다. 방송탑(6563)은 수신한 전파(6567A)를 증폭하고, 전파(6567B)로서 전송한다. 안테나(6565)가 전파(6567B)를 수신하면 각 가정의 TV(6560)에서 지상파 TV 방송을 시청할 수 있다.
방송국(6561)에서 전파(6566A) 또는 전파(6567A)를 전송하기 전에, 방송국(6561)의 전자 기기에 의하여 화상 데이터의 인코딩 처리가 수행된다. 이때, 인공 신경 회로망의 패턴 인식을 이용하여, 전번에 촬영한 화상 데이터와 이번에 촬영한 화상 데이터의 차이를 산출함으로써, 데이터를 압축할 수 있다.
본 실시형태의 영상 분배 시스템은 TV 방송용 시스템에 한정되지 않는다. 분배되는 영상 데이터는 동영상 데이터이어도 좋고 정지 화상 데이터이어도 좋다.
예를 들어, 고속 IP 네트워크를 통하여 카메라의 영상 데이터를 분배하여도 좋다. 예를 들어, 영상 데이터의 분배 시스템은, 의료 분야에서는 원격 진단 및 원격 치료에 사용할 수 있다. 정확한 화상 진단 및 의료에는, 더 해상도가 높은 화상이 요구되므로, 의료용 화상에는 8K, 4K, 및 2K 화상 등의 고해상도의 화상이 요구된다. 도 13은 영상 데이터 분배 시스템을 이용한 구급 의료 시스템을 모식적으로 도시한 것이다.
고속 네트워크(6605)는 구급 수송 차량(구급차)(6600)과 의료 기관(6601) 사이, 의료 기관(6601)과 의료 기관(6602) 사이의 통신을 수행한다. 구급차(6600)에는 카메라(6610), 인코더(6611), 및 통신 장치(6612)가 설치된다.
의료 기관(6601)으로 수송되는 환자를 카메라(6610)로 촬영한다. 카메라(6610)로 얻어지는 영상 데이터(6615)는, 통신 장치(6612)에 의하여 압축하지 않고 전송하여도 좋다. 이에 의하여 의료 기관(6601)에 고해상도의 영상 데이터(6615)를 짧은 지연으로 전송할 수 있다. 구급차(6600)와 의료 기관(6601) 사이의 통신에 고속 네트워크(6605)를 사용할 수 없는 경우에는, 영상 데이터를 인코더(6611)로 인코딩할 수 있고, 인코딩한 영상 데이터(6616)를 전송할 수 있다. 이때, 인공 신경 회로망의 패턴 인식을 이용함으로써, 상술한 텔레비전 시스템과 비슷한 식으로 영상 데이터를 압축할 수 있다.
의료 기관(6601)에서는, 구급차(6600)로부터 전송된 영상 데이터를 통신 장치(6620)가 수신한다. 수신한 영상 데이터가 압축되지 않은 데이터인 경우, 데이터는 통신 장치(6620)를 경유하여 표시 장치(6623)로 전송되고 표시된다. 영상 데이터가 압축된 데이터인 경우, 데이터는 디코더(6621)로 압축을 푼 다음에, 서버(6622) 및 표시 장치(6623)로 전송된다. 표시 장치(6623)의 화상으로 판단하여, 의사는 구급차(6600)의 대원 또는 환자를 치료하는 의료 기관(6601)의 직원에게 지시를 한다. 도 13의 분배 시스템은 고해상도의 화상을 전송할 수 있기 때문에, 환자가 구급차로 수송되는 동안 의사는 의료 기관(6601)에서 환자의 상태를 자세히 확인할 수 있다. 따라서, 의사는 구급차 대원 또는 직원에게 짧은 시간에 적절히 지시를 할 수 있어, 환자 생존율이 향상된다.
같은 방법으로 의료 기관(6601)과 의료 기관(6602) 사이의 영상 데이터의 통신을 수행할 수 있다. 의료 기관(6601)의 화상 진단 장치(CT 또는 MRI 등)로부터 얻어진 의료 화상을 의료 기관(6602)으로 전송할 수 있다. 여기서는, 환자를 수송하는 수단의 예로서 구급차(6600)를 들었지만, 헬리콥터 등의 항공기 또는 선박을 사용하여도 좋다.
본 실시형태에서 설명한 전자 기기 또는 시스템은 다른 전자 기기 또는 시스템과 적절히 조합할 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 3에서 설명한 도 11의 (A)의 태블릿 단말 또는 도 11의 (B)의 휴대 전화에 제공할 수 있는 입출력 장치에 대하여 설명한다.
도 14의 (A), (B-1), (B-2), 및 (C)는 입출력 장치에 사용할 수 있는 터치 패널(700TP1)의 구조를 도시한 것이다. 도 14의 (A)는 터치 패널의 상면도이다. 도 14의 (B-1)은 터치 패널의 입력부의 일부를 도시한 모식도이다. 도 14의 (B-2)는 도 14의 (B-1)의 구조의 일부를 도시한 모식도이다. 도 14의 (C)는 터치 패널에 포함되는 표시부의 일부를 도시한 모식도이다.
도 15의 (A)는 도 14의 (C)의 터치 패널의 화소의 구조의 일부를 도시한 하면도이다. 도 15의 (B)는 일부 구성 요소가 생략된 도 15의 (A)의 구조의 일부를 도시한 하면도이다.
도 16의 (A) 및 (B), 그리고 도 17의 (A) 및 (B)는 터치 패널의 구조를 도시한 단면도이다. 도 16의 (A)는 도 14의 (A)의 굵은 선 Z1-Z2, Z3-Z4, 및 Z5-Z6을 따라 취한 단면도이다. 도 16의 (B)는 도 16의 (A)의 일부를 도시한 것이다.
도 17의 (A)는 도 14의 (A)의 굵은 선 Z7-Z8, Z9-Z10, 및 Z11-Z12를 따라 취한 단면도이다. 도 17의 (B)는 도 17의 (A)의 일부를 도시한 것이다.
도 18의 (A) 내지 (C)는 터치 패널의 화소에 사용할 수 있는 반사막의 형상을 각각 도시한 모식도이다.
도 19는 터치 패널의 입력부의 구조를 도시한 블록도이다.
도 20은 입출력 장치에 포함되는 화소 회로의 구성을 도시한 회로도이다.
<입출력 장치의 구조예>
본 실시형태에서 설명하는 입출력 장치는 터치 패널(700TP1)을 포함한다(도 14의 (A) 참조). 또한, 터치 패널은 표시부 및 입력부를 포함한다.
<<표시부의 구조예>>
표시부는 표시 패널을 포함하고, 표시 패널은 화소(702(i,j))를 포함한다.
화소(702(i,j))는 제 2 도전막, 제 1 도전막, 제 2 절연막(501C), 및 제 1 표시 소자(750(i,j))를 포함한다(도 17의 (A) 참조).
제 2 도전막은 화소 회로(530(i,j))와 전기적으로 접속되어 있다. 예를 들어, 화소 회로(530(i,j))의 스위치(SW1)로서 사용하는 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(512B)을 제 2 도전막으로서 사용할 수 있다(도 17의 (A) 및 도 20 참조).
제 1 도전막은 제 2 도전막과 중첩되는 영역을 포함한다. 예를 들어, 제 1 도전막을 제 1 표시 소자(750(i,j))의 제 1 전극(751(i,j))에 사용할 수 있다.
제 2 절연막(501C)은 제 2 도전막과 제 1 도전막 사이에 끼워진 영역을 포함한다. 제 2 절연막(501C)은 제 1 도전막과 제 2 도전막 사이에 끼워진 영역에 개구(591A)를 갖는다. 또한, 제 2 절연막(501C)은 제 1 절연막(501A)과 도전막(511B) 사이에 끼워진 영역을 포함한다. 또한, 제 2 절연막(501C)은 제 1 절연막(501A)과 도전막(511B) 사이에 끼워진 영역에 개구(591B)를 갖는다. 제 2 절연막(501C)은 제 1 절연막(501A)과 도전막(511C) 사이에 끼워진 영역에 개구(591C)를 갖는다(도 16의 (A) 및 도 17의 (A) 참조).
제 1 도전막은 개구(591A)에서 제 2 도전막과 전기적으로 접속되어 있다. 예를 들어, 제 1 전극(751(i,j))은 도전막(512B)과 전기적으로 접속되어 있다. 제 2 절연막(501C)에 제공된 개구(591A)를 통하여 제 2 도전막과 전기적으로 접속되는 제 1 도전막을 관통 전극이라고 할 수 있다.
제 1 표시 소자(750(i,j))는 제 1 도전막과 전기적으로 접속되어 있다.
제 1 표시 소자(750(i,j))는 반사막을 포함하고, 반사막으로 반사되는 광의 강도를 제어하는 기능을 갖는다. 예를 들어, 제 1 도전막 또는 제 1 전극(751(i,j)) 등을 제 1 표시 소자(750(i,j))의 반사막으로서 사용할 수 있다. 마찬가지로, 제 1 도전막 또는 제 1 전극(751(i,j+1)) 등을 제 1 표시 소자(750(i,j+1))의 반사막으로서 사용할 수 있고, 제 1 도전막 또는 제 1 전극(751(i,j+2)) 등을 제 1 표시 소자(750(i,j+2))의 반사막으로서 사용할 수 있다(도 18의 (A) 참조). 또한, 나중에 설명하는 도 18의 (B)에서도, 제 1 전극(751(i,j)), 제 1 전극(751(i+1,j)), 및 제 1 전극(751(i+2,j))을 반사막으로서 도시하였다.
제 2 표시 소자(550(i,j))는 제 2 절연막(501C)을 향하여 광을 방출하는 기능을 갖는다(도 16의 (A) 참조).
반사막은 제 2 표시 소자(550(i,j))로부터 방출되는 광을 차단하지 않는 영역을 포함하는 형상을 갖는다.
본 실시형태에서 설명하는 표시 패널의 화소(702(i,j))에 포함되는 반사막은, 하나 또는 복수의 개구(751H)를 포함한다(도 18의 (A) 내지 (C) 참조).
제 2 표시 소자(550(i,j))는 개구(751H)를 향하여 광을 방출하는 기능을 갖는다. 또한, 개구(751H)는 제 2 표시 소자(550(i,j))로부터 방출되는 광을 투과한다.
화소(702(i,j))에 인접한 화소(702(i,j+1))의 개구(751H)는, 화소(702(i,j))의 개구(751H)를 통하여 행 방향(도면에서 화살표 Ro1로 나타내는 방향)으로 연장되는 선에 제공되지 않는다(도 18의 (A) 참조). 또는, 예를 들어, 화소(702(i,j))에 인접한 화소(702(i+1,j))의 개구(751H)는, 화소(702(i,j))의 개구(751H)를 통하여 열 방향(도면에서 화살표 Co1로 나타내는 방향)으로 연장되는 선에 제공되지 않는다(도 18의 (B) 참조).
예를 들어, 화소(702(i,j+2))의 개구(751H)는, 화소(702(i,j))의 개구(751H)를 통하여 행 방향으로 연장되는 선에 제공된다(도 18의 (A) 참조). 또한, 화소702(i,j+1)의 개구(751H)는 화소(702(i,j))의 개구(751H)와 화소(702(i,j+2))의 개구(751H) 사이에서 상술한 선과 직교하는 선에 제공된다.
또는, 예를 들어, 화소(702(i+2,j))의 개구(751H)는 화소(702(i,j))의 개구(751H)를 통하여 열 방향으로 연장되는 선에 제공된다(도 18의 (B) 참조). 또한, 예를 들어, 화소(702(i+1,j))의 개구(751H)는 화소(702(i,j))의 개구(751H)와 화소(702(i+2,j))의 개구(751H) 사이에서 상술한 선과 직교하는 선에 제공된다.
따라서, 제 2 표시 소자에 의하여 표시되는 색과 다른 색을 표시하는 제 3 표시 소자를 제 2 표시 소자 가까이에 쉽게 제공할 수 있다. 이 결과, 편리성이 높고 신뢰성이 높은 표시 패널을 제공할 수 있다.
예를 들어, 제 2 표시 소자(550(i,j))로부터 방출되는 광을 차단하지 않는 영역(751E)이 형성되도록, 단부가 절단된 형상을 갖는 재료를 사용하여 반사막을 형성할 수 있다(도 18의 (C) 참조). 구체적으로는, 열 방향(도면에서 화살표 Co1로 나타내는 방향)에서 더 짧아지도록 단부가 절단된 제 1 전극(751(i,j))을 반사막으로서 사용할 수 있다. 또한, 도 18의 (C)에는 제 1 전극(751(i,j))에 더하여 제 1 전극((i,j+1))을 도시하였다.
따라서, 같은 공정에서 형성할 수 있는 화소 회로를 사용하여, 제 1 표시 소자 및 제 1 표시 소자와 다른 방법을 사용하여 화상을 표시하는 제 2 표시 소자를 구동할 수 있다. 구체적으로는, 반사형 표시 소자를 제 1 표시 소자로서 사용함으로써, 소비전력을 저감시킬 수 있다. 또한, 외광이 밝은 환경에서 콘트라스트가 높은 화상을 양호하게 표시할 수 있다. 또한, 광을 방출하는 제 2 표시 소자를 사용함으로써, 어두운 환경에서 화상을 양호하게 표시할 수 있다. 또한, 제 2 절연막을 사용하여, 제 1 표시 소자와 제 2 표시 소자 사이, 또는 제 1 표시 소자와 화소 회로 사이에서의 불순물 확산을 억제할 수 있다. 또한, 제어 데이터를 바탕으로 제어된 전압이 공급되는 제 2 표시 소자로부터 방출되는 광의 일부는, 제 1 표시 소자에 포함되는 반사막으로 차단되지 않는다. 이 결과, 편리성이 높고 신뢰성이 높은 표시 장치를 제공할 수 있다.
본 실시형태에서 설명하는 입출력 장치의 화소에 포함되는 제 2 표시 소자(550(i,j))는, 제 1 표시 소자(750(i,j))를 사용한 표시를 볼 수 있는 범위의 일부에서 볼 수 있도록 제공된다. 예를 들어, 도 17의 (A)에 나타낸 파선의 화살표는, 외광 반사의 강도를 제어함으로써 표시를 수행하는 제 1 표시 소자(750(i,j))에 외광이 입사되고 제 1 표시 소자(750(i,j))에 의하여 외광이 반사되는 방향을 나타낸다. 또한, 도 16의 (A)에 나타낸 실선의 화살표는, 제 1 표시 소자(750(i,j))를 사용한 표시를 볼 수 있는 영역의 일부에 제 2 표시 소자(550(i,j))가 광을 방출하는 방향을 나타낸다.
이로써, 제 1 표시 소자를 사용한 표시를 볼 수 있는 영역의 일부로부터, 제 2 표시 소자를 사용한 표시를 볼 수 있다. 또는, 표시 패널의 자세 등을 변경하지 않아도 사용자는 표시를 볼 수 있다. 이 결과, 편리성이 높고 신뢰성이 높은 표시 패널을 제공할 수 있다.
화소 회로(530(i,j))는 신호선(Sig1(j))과 전기적으로 접속되어 있다. 또한, 도전막(512A)은 신호선(Sig1(j))과 전기적으로 접속되어 있다(도 17의 (A) 및 도 20 참조). 또한, 예를 들어, 제 2 도전막을 소스 전극 또는 드레인 전극으로서 기능하는 도전막(512B)으로서 사용한 트랜지스터를 화소 회로(530(i,j))의 스위치(SW1)로서 사용할 수 있다.
본 실시형태에서 설명하는 표시 패널은 제 1 절연막(501A)을 포함한다(도 16의 (A) 참조).
제 1 절연막(501A)은 제 1 개구(592A), 제 2 개구(592B), 및 개구(592C)를 갖는다(도 16의 (A) 또는 도 17의 (A) 참조).
제 1 개구(592A)는 제 1 중간막(754A) 및 제 1 전극(751(i,j))과 중첩되는 영역, 또는 제 1 중간막(754A) 및 제 2 절연막(501C)과 중첩되는 영역을 포함한다.
제 2 개구(592B)는 제 2 중간막(754B) 및 도전막(511B)과 중첩되는 영역을 포함한다. 또한, 개구(592C)는 중간막(754C) 및 도전막(511C)과 중첩되는 영역을 포함한다.
제 1 절연막(501A)은 제 1 개구(592A)의 외주를 따르고, 제 1 중간막(754A)과 제 2 절연막(501C) 사이에 있는 영역을 포함한다. 제 1 절연막(501A)은 제 2 개구(592B)의 외주를 따르고, 제 2 중간막(754B)과 도전막(511B) 사이에 있는 영역도 포함한다.
본 실시형태에서 설명하는 표시 패널은 주사선(G2(i)), 배선(CSCOM), 제 3 도전막(ANO), 및 신호선(Sig2(j))을 포함한다(도 20 참조).
본 실시형태에서 설명하는 표시 패널의 제 2 표시 소자(550(i,j))는 제 3 전극(551(i,j)), 제 4 전극(552), 및 발광 재료를 포함하는 층(553(j))을 포함한다(도 16의 (A) 참조). 또한, 제 3 전극(551(i,j)) 및 제 4 전극(552)은 각각 제 3 도전막(ANO) 및 제 4 도전막(VCOM2)과 전기적으로 접속되어 있다(도 20 참조).
제 4 전극(552)은 제 3 전극(551(i,j))과 중첩되는 영역을 포함한다.
발광 재료를 포함하는 층(553(j))은 제 3 전극(551(i,j))과 제 4 전극(552) 사이에 끼워진 영역을 포함한다.
제 3 전극(551(i,j))은 접속부(522)에서 화소 회로(530(i,j))와 전기적으로 접속되어 있다.
본 실시형태에서 설명하는 표시 패널의 제 1 표시 소자(750(i,j))는 액정 재료를 포함하는 층(753), 제 1 전극(751(i,j)), 및 제 2 전극(752)을 포함한다. 제 2 전극(752)은, 제 2 전극(752)과 제 1 전극(751(i,j)) 사이에서 액정 재료의 배향을 제어하는 전계가 발생하도록 배치된다(도 16의 (A) 및 도 17의 (A) 참조).
본 실시형태에서 설명하는 표시 패널은 배향막(AF1) 및 배향막(AF2)을 포함한다. 배향막(AF2)은, 액정 재료를 포함하는 층(753)이 배향막(AF1)과 배향막(AF2) 사이에 개재(介在)되도록 제공된다.
본 실시형태에서 설명하는 표시 패널은 제 1 중간막(754A) 및 제 2 중간막(754B)을 포함한다.
제 1 중간막(754A)은 제 1 도전막을 개재하여 제 2 절연막(501C)과 중첩되는 영역을 포함하고, 제 1 중간막(754A)은 제 1 전극(751(i,j))과 접촉하는 영역을 포함한다. 제 2 중간막(754B)은 도전막(511B)과 접촉하는 영역을 포함한다.
본 실시형태에서 설명하는 표시 패널은 차광막(BM), 절연막(771), 기능막(770P), 기능막(770D), 착색막(CF1), 및 착색막(CF2)을 포함한다.
차광막(BM)은 제 1 표시 소자(750(i,j))와 중첩되는 영역에 개구를 갖는다. 착색막(CF2)은 제 2 절연막(501C)과 제 2 표시 소자(550(i,j)) 사이에 제공되고, 개구(751H)와 중첩되는 영역을 포함한다(도 16의 (A) 참조).
절연막(771)은 착색막(CF1)과 액정 재료를 포함하는 층(753) 사이, 또는 차광막(BM)과 액정 재료를 포함하는 층(753) 사이에 끼워진 영역을 포함한다. 절연막(771)은 착색막(CF1)의 두께에 기인한 요철을 줄일 수 있다. 또는, 차광막(BM) 또는 착색막(CF1) 등으로부터 액정 재료를 포함하는 층(753)으로 불순물이 확산되는 것을 방지할 수 있다.
기능막(770P)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 포함한다.
기능막(770D)은 제 1 표시 소자(750(i,j))와 중첩되는 영역을 포함한다. 기능막(770D)은, 기능막(770D)과 제 1 표시 소자(750(i,j)) 사이에 기판(770)이 개재되도록 제공된다. 따라서, 예를 들어, 제 1 표시 소자(750(i,j))로 반사되는 광을 확산시킬 수 있다.
본 실시형태에서 설명하는 표시 패널은 기판(570), 기판(770), 및 기능층(520)을 포함한다.
기판(770)은 기판(570)과 중첩되는 영역을 포함한다.
기능층(520)은 기판(570)과 기판(770) 사이에 끼워진 영역을 포함한다. 기능층(520)은 화소 회로(530(i,j)), 제 2 표시 소자(550(i,j)), 절연막(521), 및 절연막(528)을 포함한다. 또한, 기능층(520)은 절연막(518) 및 절연막(516)을 포함한다(도 16의 (A) 및 (B) 참조).
절연막(521)은 화소 회로(530(i,j))와 제 2 표시 소자(550(i,j)) 사이에 끼워진 영역을 포함한다.
절연막(528)은 절연막(521)과 기판(570) 사이에 제공되고, 제 2 표시 소자(550(i,j))와 중첩되는 영역에 개구를 갖는다.
제 3 전극(551(i,j))의 외주를 따라 형성되는 절연막(528)은 제 3 전극(551(i,j))과 제 4 전극 사이의 단락을 방지할 수 있다.
절연막(518)은 절연막(521)과 화소 회로(530(i,j)) 사이에 끼워진 영역을 포함한다. 절연막(516)은 절연막(518)과 화소 회로(530(i,j)) 사이에 끼워진 영역을 포함한다.
본 실시형태에서 설명하는 표시 패널은 접합층(505), 밀봉 재료(705), 및 구조체(KB1)를 포함한다.
접합층(505)은 기능층(520)과 기판(570) 사이에 끼워진 영역을 포함하고, 기능층(520)과 기판(570)을 서로 접합하는 기능을 갖는다.
밀봉 재료(705)는 기능층(520)과 기판(770) 사이에 끼워진 영역을 포함하고, 기능층(520)과 기판(770)을 서로 접합하는 기능을 갖는다.
구조체(KB1)는 기능층(520)과 기판(770) 사이에 소정의 공간을 제공하는 기능을 갖는다.
본 실시형태에서 설명하는 표시 패널은 단자(519B) 및 단자(519C)를 포함한다.
단자(519B)는 도전막(511B) 및 중간막(754B)을 포함하고, 중간막(754B)은 도전막(511B)과 접촉하는 영역을 포함한다. 단자(519B)는 예를 들어, 신호선(Sig1(j))과 전기적으로 접속되어 있다.
단자(519B)는 도전 재료(ACF1)를 사용하여 플렉시블 인쇄 회로(FPC1)와 전기적으로 접속될 수 있다.
단자(519C)는 도전막(511C) 및 중간막(754C)을 포함하고, 중간막(754C)은 도전막(511C)과 접촉하는 영역을 포함한다. 도전막(511C)은 예를 들어, 배선(VCOM1)과 전기적으로 접속되어 있다.
도전 재료(CP)는 단자(519C)와 제 2 전극(752) 사이에 끼워지고, 단자(519C)와 제 2 전극(752)을 전기적으로 접속시키는 기능을 갖는다. 예를 들어, 도전성 입자를 도전 재료(CP)로서 사용할 수 있다.
본 실시형태에서 설명하는 표시 패널은 구동 회로(GD) 및 구동 회로(SD)를 포함한다(도 14의 (A) 참조).
구동 회로(GD)는 주사선(G1(i))과 전기적으로 접속되어 있다. 구동 회로(GD)는 예를 들어, 트랜지스터(MD)를 포함한다(도 16의 (A) 참조). 구체적으로는, 화소 회로(530(i,j))에 포함되는 트랜지스터와 같은 공정에서 형성될 수 있는 반도체막을 포함하는 트랜지스터를 트랜지스터(MD)로서 사용할 수 있다.
구동 회로(SD)는 신호선(Sig1(j))과 전기적으로 접속되어 있다. 구동 회로(SD)는 예를 들어, 단자(519B)와 전기적으로 접속되어 있다.
<<입력부의 구조예>>
입력부는 표시 패널과 중첩되는 영역을 포함한다(도 14의 (A), (B-1), (B-2), 및 (C), 도 16의 (A), 또는 도 17의 (A) 참조).
입력부는 기판(710), 기능층(720), 접합층(709), 및 단자(719)를 포함한다(도 16의 (A) 및 도 17의 (A) 참조).
입력부는 제어선(CL(g)), 검지 신호선(ML(h)), 및 검지 소자(775(g,h))를 포함한다(도 14의 (B-2) 참조).
기능층(720)은 기판(770)과 기판(710) 사이에 끼워진 영역을 포함한다. 기능층(720)은 검지 소자(775(g,h)) 및 절연막(706)을 포함한다.
접합층(709)은 기능층(720)과 기판(770) 사이에 제공되고, 기능층(720)과 기판(770)을 서로 접합하는 기능을 갖는다.
검지 소자(775(g,h))는 제어선(CL(g)) 및 검지 신호선(ML(h))과 전기적으로 접속되어 있다.
제어선(CL(g))은 제어 신호를 공급하는 기능을 갖는다.
검지 소자(775(g,h))는 제어 신호를 공급받고, 제어 신호, 및 표시 패널과 중첩되는 영역에 근접하는 물체와 검지 소자(775(g,h)) 사이의 거리에 따라 변경되는 검지 신호를 공급하는 기능을 갖는다.
점지 신호선(ML(h))은 검지 신호를 공급받는 기능을 갖는다.
검지 소자(775(g,h))는 투광성을 갖는다.
검지 소자(775(g,h))는 전극(C(g)) 및 전극(M(h))을 포함한다.
전극(C(g))은 제어선(CL(g))과 전기적으로 접속되어 있다.
전극(M(h))은 검지 신호선(ML(h))과 전기적으로 접속되고, 표시 패널과 중첩되는 영역에 근접하는 물체로 일부가 차단되는 전계가 전극(M(h))과 전극(C(g)) 사이에서 발생하도록 제공된다.
그러므로, 표시 패널에 화상 데이터를 표시하면서, 표시 패널과 중첩되는 영역에 근접하는 물체를 검지할 수 있다.
본 실시형태에서 설명하는 입력부는 기판(710) 및 접합층(709)을 포함한다(도 16의 (A) 및 도 17의 (A) 참조).
기판(710)은, 기판(710)과 기판(770) 사이에 검지 소자(775(g,h))가 끼워지도록 제공된다.
접합층(709)은 기판(770)과 검지 소자(775(g,h)) 사이에 제공되고, 기판(770)과 검지 소자(775(g,h))를 서로 접합하는 기능을 갖는다.
기능막(770P)은, 기능막(770P)과 제 1 표시 소자(750(i,j)) 사이에 검지 소자(775(g,h))가 개재되도록 제공된다. 따라서, 예를 들어, 검지 소자(775(g,h))로 반사되는 광의 강도를 저감시킬 수 있다.
본 실시형태에서 설명하는 입력부는, 일군의 검지 소자(775(g,1) 내지 775(g,q))와, 다른 일군의 검지 소자(775(1,h) 내지 775(p,h))를 포함한다(도 19 참조). 또한, g는 1 이상 p 이하의 정수이고, h는 1 이상 q 이하의 정수이고, p 및 q는 1 이상의 정수이다.
일군의 검지 소자(775(g,1) 내지 775(g,q))는 검지 소자(775(g,h))를 포함하고, 행 방향(도면에서 화살표 Ro2로 나타냄)으로 제공된다.
다른 일군의 검지 소자(775(1,h) 내지 775(p,h))는 검지 소자(775(g,h))를 포함하고, 행 방향과 교차되는 열 방향(도면에서 화살표 Co2로 나타내는 방향)으로 제공된다.
행 방향으로 제공되는 일군의 검지 소자(775(g,1) 내지 775(g,q))는 제어선(CL(g))과 전기적으로 접속되는 전극(C(g))을 포함한다.
열 방향으로 제공되는 다른 일군의 검지 소자(775(1,h) 내지 775(p,h))는 검지 신호선(ML(h))과 전기적으로 접속되는 전극(M(h))을 포함한다.
본 실시형태에서 설명하는 터치 패널의 제어선(CL(g))은 도전막(BR(g,h))을 포함한다(도 16의 (A) 참조). 도전막(BR(g,h))은 검지 신호선(ML(h))과 중첩되는 영역을 포함한다.
절연막(706)은 검지 신호선(ML(h))과 도전막(BR(g,h)) 사이에 끼워진 영역을 포함한다. 따라서, 검지 신호선(ML(h))과 도전막(BR(g,h)) 사이의 단락을 방지할 수 있다.
본 실시형태에서 설명하는 터치 패널은 발진 회로(OSC) 및 검출 회로(DC)를 포함한다(도 19 참조).
발진 회로(OSC)는 제어선(CL(g))과 전기적으로 접속되고, 제어 신호를 공급하는 기능을 갖는다. 예를 들어, 방형파(rectangular wave), 톱니형파, 또는 삼각형파 등을 제어 신호로서 사용할 수 있다.
검출 회로(DC)는 검지 신호선(ML(h))과 전기적으로 접속되고, 검지 신호선(ML(h))의 전위의 변화를 바탕으로 검지 신호를 공급하는 기능을 갖는다.
터치 패널의 구성 요소에 대하여 이하에서 설명한다. 또한, 이들 구성 요소는 명확히 구별될 수 없고, 하나의 구성 요소가 다른 구성 요소로서 기능하거나 다른 구성 요소의 일부를 포함하여도 좋다.
예를 들어, 제 1 도전막을 제 1 전극(751(i,j))으로서 사용할 수 있다. 제 1 도전막을 반사막으로서 사용할 수 있다.
또한, 제 2 도전막을 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(512B)으로서 사용할 수 있다.
단자(719)는 예를 들어, 도전 재료(ACF2)를 사용하여 플렉시블 인쇄 회로(FPC2)와 전기적으로 접속될 수 있다. 또한, 단자(719)는 검지 소자(775(g,h))와 전기적으로 접속되어 있다.
<<화소 회로의 구성예>>
화소 회로의 구성예에 대하여 도 20을 참조하여 설명한다. 화소 회로(530(i,j))는 신호선(Sig1(j)), 신호선(sig2(j)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 및 제 3 도전막(ANO)과 전기적으로 접속되어 있다. 마찬가지로, 화소 회로(530(i,j+1))는 신호선(Sig1(j+1)), 신호선(Sig2(j+1)), 주사선(G1(i)), 주사선(G2(i)), 배선(CSCOM), 및 제 3 도전막(ANO)과 전기적으로 접속되어 있다.
화소 회로(530(i,j)) 및 화소 회로(530(i,j+1))는 각각 스위치(SW1) 및 용량 소자(C11)를 포함한다.
화소 회로(530(i,j)) 및 화소 회로(530(i,j+1))는 각각 스위치(SW2), 트랜지스터(M), 및 용량 소자(C12)를 포함한다.
예를 들어, 주사선(G1(i))과 전기적으로 접속되는 게이트 전극과, 신호선(Sig1(j))과 전기적으로 접속되는 제 1 전극을 포함하는 트랜지스터를 스위치(SW1)로서 사용할 수 있다.
용량 소자(C11)는, 스위치(SW1)로서 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속되는 제 1 전극과, 배선(CSCOM)과 전기적으로 접속되는 제 2 전극을 포함한다.
예를 들어, 주사선(G2(i))과 전기적으로 접속되는 게이트 전극과, 신호선(Sig2(j))과 전기적으로 접속되는 제 1 전극을 포함하는 트랜지스터를 스위치(SW2)로서 사용할 수 있다.
트랜지스터(M)는, 스위치(SW2)로서 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속되는 게이트 전극과, 제 3 도전막(ANO)과 전기적으로 접속되는 제 1 전극을 포함한다.
또한, 반도체막이 게이트 전극과 도전막 사이에 개재되도록 제공된 도전막을 포함하는 트랜지스터를 트랜지스터(M)로서 사용할 수 있다. 예를 들어, 상기 도전막으로서는, 트랜지스터(M)의 게이트 전극과 같은 전위를 공급할 수 있는 배선과 전기적으로 접속되는 도전막을 사용할 수 있다.
용량 소자(C12)는 스위치(SW2)로서 사용하는 트랜지스터의 제 2 전극과 전기적으로 접속되는 제 1 전극과, 트랜지스터(M)의 제 1 전극과 전기적으로 접속되는 제 2 전극을 포함한다.
또한, 화소 회로(530(i,j))에서, 제 1 표시 소자(750(i,j))의 제 1 전극 및 제 2 전극은 각각 스위치(SW1) 및 배선(VCOM1)으로서 사용되는 트랜지스터의 제 2 전극과 전기적으로 접속되어 있다. 이에 의하여, 제 1 표시 소자(750)를 구동할 수 있다. 마찬가지로, 화소 회로(530(i,j+1))에서, 제 1 표시 소자(750(i,j+1))의 제 1 전극 및 제 2 전극은 각각 스위치(SW1) 및 배선(VCOM1)으로서 사용되는 트랜지스터의 제 2 전극과 전기적으로 접속되어 있다. 이에 의하여, 제 1 표시 소자(750)를 구동할 수 있다.
또한, 화소 회로(530(i,j))에서, 제 2 표시 소자(550(i,j))의 제 1 전극 및 제 2 전극은 각각 트랜지스터(M)의 제 2 전극 및 제 4 도전막(VCOM2)과 전기적으로 접속되어 있다. 이에 의하여, 제 2 표시 소자(550(i,j))를 구동할 수 있다. 마찬가지로, 화소 회로(530(i,j+1))에서, 제 2 표시 소자(550(i,j+1))의 제 1 전극 및 제 2 전극은 각각 트랜지스터(M)의 제 2 전극 및 제 4 도전막(VCOM2)과 전기적으로 접속되어 있다. 이에 의하여, 제 2 표시 소자(550(i,j+1))를 구동할 수 있다.
<<트랜지스터의 구조예>>
스위치(SW1), 트랜지스터(M), 및 트랜지스터(MD)로서 보텀 게이트 트랜지스터 또는 톱 게이트 트랜지스터 등을 사용할 수 있다.
예를 들어, 14족에 속하는 원소를 포함하는 반도체를 포함하는 트랜지스터를 사용할 수 있다. 구체적으로는, 실리콘을 포함하는 반도체를 반도체막에 사용할 수 있다. 예를 들어, 단결정 실리콘, 다결정 실리콘, 미결정 실리콘, 또는 비정질 실리콘 등을 반도체막에 포함하는 트랜지스터를 사용할 수 있다.
예를 들어, 산화물 반도체를 반도체막에 포함하는 트랜지스터를 사용할 수 있다. 구체적으로는, 인듐을 포함하는 산화물 반도체, 또는 인듐, 갈륨, 및 아연을 포함하는 산화물 반도체를 반도체막에 사용할 수 있다.
예를 들어, 비정질 실리콘을 반도체막에 포함하는 트랜지스터보다 오프 상태에서의 누설 전류가 작은 트랜지스터를 스위치(SW1), 트랜지스터(M), 또는 트랜지스터(MD) 등으로서 사용할 수 있다. 구체적으로는, 산화물 반도체를 반도체막(508)에 포함하는 트랜지스터를 스위치(SW1), 트랜지스터(M), 또는 트랜지스터(MD) 등으로서 사용할 수 있다.
따라서, 비정질 실리콘을 반도체막에 사용한 트랜지스터를 포함하는 화소 회로보다, 화소 회로는 화상 신호를 더 긴 시간 유지할 수 있다. 구체적으로는, 플리커를 억제하면서, 선택 신호를 30Hz 미만, 바람직하게는 1Hz 미만, 더 바람직하게는 1분에 1번 미만의 빈도로 공급할 수 있다. 이 결과, 정보 처리 장치의 사용자의 안정 피로를 줄일 수 있고, 구동을 위한 소비전력을 저감시킬 수 있다.
산화물 반도체를 반도체막에 포함하는 트랜지스터에 대해서는, 실시형태 5에서 자세히 설명한다.
스위치(SW1)로서 사용할 수 있는 트랜지스터는 반도체막(508), 및 반도체막(508)과 중첩되는 영역을 포함하는 도전막(504)을 포함한다(도 17의 (B) 참조). 스위치(SW1)로서 사용할 수 있는 트랜지스터는, 반도체막(508)과 전기적으로 접속되는 도전막(512A) 및 도전막(512B)을 포함한다.
또한, 도전막(504) 및 절연막(506)은 각각 게이트 전극 및 게이트 절연막으로서 기능한다. 도전막(512A)은 소스 전극으로서의 기능 및 드레인 전극으로서의 기능 중 한쪽을 갖고, 도전막(512B)은 그 다른 쪽을 갖는다.
도전막(504)과 도전막(524) 사이에 반도체막(508)이 제공되는 트랜지스터를 트랜지스터(M)로서 사용할 수 있다(도 16의 (B) 참조).
상술한 입출력 장치를 실시형태 3에서 설명한 도 11의 (A)의 태블릿 단말 및 도 11의 (B)의 휴대 전화 등에 사용함으로써, 시인성, 편리성, 또는 신뢰성이 높은 전자 기기를 얻을 수 있다.
본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일 형태에 대하여 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 도 25의 (A) 내지 (C), 도 26의 (A) 내지 (C), 그리고 도 27의 (A) 내지 (C)를 참조하여 설명한다.
본 발명의 일 형태에 따른 트랜지스터는 각각 실시형태 6에서 설명하는 nc-OS 또는 CAAC-OS를 포함하는 것이 바람직하다.
<트랜지스터의 구조 1>
본 발명의 일 형태에 따른 트랜지스터의 예를 이하에서 설명한다. 도 21의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터의 상면도 및 단면도이다. 도 21의 (A)는 상면도이다. 도 21의 (B)는 도 21의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 21의 (C)는 도 21의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다. 또한, 도면의 명료화를 위하여, 도 21의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
트랜지스터(1200A)는 백 게이트 전극으로서 기능하는 도전체(1205)(도전체(1205a) 및 도전체(1205b)), 게이트 전극으로서 기능하는 도전체(1260), 게이트 절연층으로서 기능하는 절연체(1220), 절연체(1222), 절연체(1224), 절연체(1250), 채널이 형성되는 영역을 갖는 산화물(1230)(산화물(1230a), 산화물(1230b), 및 산화물(1230c)), 소스 및 드레인 중 한쪽으로서 기능하는 도전체(1240a), 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(1240b), 및 과잉 산소를 포함하는 절연체(1280), 및 배리어성을 갖는 절연체(1282)를 포함한다.
산화물(1230)은 산화물(1230a), 산화물(1230a) 위의 산화물(1230b), 및 산화물(1230b) 위의 산화물(1230c)을 포함한다. 트랜지스터(1200A)가 온이 되면, 주로 산화물(1230b)에 전류가 흐른다(채널이 형성된다). 반대로, 산화물(1230b)과 산화물(1230a 및 1230c) 사이의 계면 근방의 영역(혼합 영역인 경우도 있음)을 전류가 흐를 수는 있지만, 산화물(1230a 및 1230c)의 다른 부분은 다른 영역에서 절연체로서 기능할 수 있다.
도 21의 (A) 내지 (C)에 도시된 바와 같이, 산화물(1230c)은 산화물(1230a 및 1230b)의 측면을 덮도록 제공되는 것이 바람직하다. 절연체(1280)와, 채널이 형성되는 영역을 포함하는 산화물(1230b) 사이에 제공되는 산화물(1230c)은, 절연체(1280)로부터 산화물(1230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
백 게이트 전극으로서 기능하는 도전체(1205)로서, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 상기 원소 중 어느 것을 그 성분으로서 포함하는 금속 질화물막(예를 들어, 질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용한다. 특히, 질화 탄탈럼막 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성을 갖고, 산화되기 어렵기 때문에(내산화성이 높기 때문에) 바람직하다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전 재료를 사용할 수도 있다.
예를 들어, 수소에 대한 배리어성을 갖는 도전체, 예를 들어, 도전체(1205a)로서 질화 탄탈럼을 사용하고, 도전체(1205b)로서 도전성이 높은 텅스텐을 그 위에 적층할 수 있다. 이 재료의 조합을 사용하면 배선의 도전성을 지키면서 산화물(1230)로의 수소의 확산을 방지할 수 있다. 도 21의 (A) 내지 (C)에는 도전체(1205a)와 도전체(1205b)의 2층 구조를 나타내었지만, 도전체(1205)의 구조는 이에 한정되지 않고, 단층 구조 또는 3층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체를, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 개재하여 제공하는 구조를 채용하여도 좋다.
절연체(1220 및 1224)는 각각 산화 실리콘막 또는 산화 질화 실리콘막 등, 산소를 포함하는 절연체인 것이 바람직하다. 특히, 절연체(1224)는 과잉 산소를 포함하는(화학량론적 조성보다 과잉으로 산소를 포함하는) 절연체인 것이 바람직하다. 과잉 산소를 포함하는 이러한 절연체를 트랜지스터(1200A)의 산화물(1230)과 접촉하여 제공하는 경우, 산화물(1230) 내의 산소 결손을 보상할 수 있다. 또한, 절연체(1222 및 1224)가 반드시 같은 재료로 형성될 필요는 없다.
절연체(1222)는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 재료를 포함하는 절연체를 사용한 단층 구조 또는 적층 구조를 갖도록 형성되는 것이 바람직하다. 특히, 산소 또는 수소에 대하여 배리어성을 갖는 절연막, 예를 들어 산화 알루미늄막 또는 산화 하프늄막을 사용하는 것이 바람직하다. 이러한 재료로 형성된 절연체(1222)는, 금속 산화물(1230)로부터의 산소의 방출 또는 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또는, 예를 들어, 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘의 층을 적층하여도 좋다.
또한, 절연체(1220, 1222, 및 1224) 각각은 2층 이상을 포함하는 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 다른 재료로 형성되어도 좋다.
high-k 재료를 포함하는 절연체(1222)를 절연체(1220)와 절연체(1224) 사이에 제공하는 경우, 특정한 조건하에서 전자가 절연체(1222)에 트랩되고, 문턱 전압이 증대될 수 있다. 이 결과, 절연체(1222)가 음으로 대전되는 경우가 있다.
예를 들어, 절연체(1220) 및 절연체(1224)를 산화 실리콘을 사용하여 형성하고, 절연체(1222)를 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈럼 등 전자 트랩 준위가 많은 재료를 사용하여 형성하는 경우, 반도체 장치의 동작 온도 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서, 도전체(1205)의 전위는 소스 전극 및 드레인 전극의 전위보다 높은 상태를 10밀리초 이상, 대표적으로는 1분 이상 유지한다. 이로써, 트랜지스터(1200A)의 산화물(1230)로부터 도전체(1205)로 전자가 이동한다. 이때, 이동하는 전자의 일부가 절연체(1222)의 전자 트랩 준위에 의하여 트랩된다.
필요한 양의 전자가 절연체(1222)의 전자 트랩 준위에 의하여 트랩된 트랜지스터에서는, 문턱 전압이 양의 방향으로 변동된다. 도전체(1205)의 전압을 제어함으로써, 트랩될 전자량을 제어할 수 있어, 문턱 전압을 제어할 수 있다. 이 구조를 갖는 트랜지스터(1200A)는, 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
전자를 트랩하기 위한 처리를 트랜지스터의 제작 공정에서 수행하여도 좋다. 예를 들어, 이 처리는 트랜지스터의 소스 도전체 또는 드레인 도전체와 접속되는 도전체의 형성 후, 전(前)공정(웨이퍼 처리) 후, 웨이퍼 다이싱 단계 후, 또는 패키징 후 등, 공장 출하 전의 어느 단계에서 수행하는 것이 바람직하다.
절연체(1220), 절연체(1222), 및 절연체(1224)의 두께를 적절히 조정함으로써, 문턱 전압을 제어할 수 있다. 예를 들어, 절연체(1220), 절연체(1222), 및 절연체(1224)의 총 두께가 얇아지면, 도전체(1205)로부터 전압이 효율적으로 인가되고, 이 결과 트랜지스터의 소비전력이 저감된다. 절연체(1220, 1222, 및 1224)의 총 두께는 65nm 이하, 바람직하게는 20nm 이하이다.
따라서, 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 온 상태 전류가 높은 트랜지스터를 제공할 수 있다. 서브스레시홀드 스윙값이 작은 트랜지스터를 제공할 수 있다. 신뢰성이 높은 트랜지스터를 제공할 수 있다.
산화물(1230a), 산화물(1230b), 및 산화물(1230c)은 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn) 등의 금속 산화물을 사용하여 형성된다. 또는, 산화물(1230)에 In-Ga 산화물 또는 In-Zn 산화물을 사용하여도 좋다.
본 발명에 따른 산화물(1230)에 대하여 이하에서 설명한다.
산화물(1230)에 사용되는 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서, 산화물이 인듐, 원소 M, 및 아연을 포함하는 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소에는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 이트륨, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등이 있다. 또한, 원소 M으로서, 상술한 원소 중 2개 이상을 조합하여 사용하여도 좋다.
다음으로, 도 28의 (A) 내지 (C)를 참조하여, 본 발명의 일 형태에 따른 산화물의 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 28의 (A) 내지 (C)에는 산소 원자의 비율을 도시하지 않았다. 산화물의 인듐, 원소 M, 및 아연의 원자수비의 항을 각각 [In], [M], 및 [Zn]으로 나타내었다.
도 28의 (A) 내지 (C)에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(α는 -1 이상 1 이하의 실수(實數)임)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 1:1:β(β는 0 이상의 실수임)인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 5:1:β인 라인을 나타낸다.
[In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방의 원자수비를 갖는 도 28의 (A) 내지 (C)에서의 금속 산화물은 스피넬 결정 구조를 갖기 쉽다.
도 28의 (A) 및 (B)는 본 발명의 일 형태의 산화물에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 도시한 것이다.
예로서, 도 29에 원자수비 [In]:[M]:[Zn]이 1:1:1인 InMZnO4의 결정 구조를 나타내었다. 도 29에 도시된 결정 구조는 b축에 평행한 방향에서 관찰한 InMZnO4이다. 또한, 도 29에서 M, Zn, 및 산소를 포함하는 층(이하, 이 층을 "(M, Zn)층"이라고 함)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M의 비율은 아연의 비율과 같다. 원소 M 및 아연은 서로 치환할 수 있고, 이들의 배열은 불규칙하다.
또한, InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 갖고, 도 29에 도시된 바와 같이 원소 M, 아연, 및 산소를 포함하는 (M, Zn)층 2개 걸러 인듐 및 산소를 포함하는 층(이하에서는 In층이라고 함) 하나를 포함한다.
인듐 및 원소 M은 서로 치환할 수 있다. 따라서, (M, Zn)층의 원소 M이 인듐과 치환되면, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. 이 경우, (In, M, Zn)층 2개 걸러 In층 하나를 포함하는 층상 구조가 얻어진다.
원자수비 [In]:[M]:[Zn]이 1:1:2인 산화물은, In층 하나에 대하여 (M, Zn)층 3개를 포함하는 층상 구조를 갖는다. 바꿔 말하면, [Zn]이 [In] 및 [M]보다 높으면, 산화물이 결정화될 때 In층에 대한 (M, Zn)층의 비율이 높아진다.
또한, 산화물에서 In층 하나에 대한 (M, Zn)층의 개수가 정수가 아닌 경우, 산화물은 In층 하나에 대한 (M, Zn)층의 개수가 정수인 복수종의 층상 구조를 가질 수 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, 산화물은 In층 하나에 대하여 (M, Zn)층 2개의 층상 구조, 및 In층 하나에 대하여 (M, Zn)층 3개의 층상 구조를 가질 수 있다.
예를 들어, 산화물을 스퍼터링 장치를 사용하여 퇴적하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 갖는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 낮아질 수 있다.
산화물에는 복수의 상(phase)(예를 들어, 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어, 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 또한, 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 산화물에 복수의 상이 존재하는 경우, 다른 결정 구조들 사이에 결정립계가 형성될 수 있다.
또한, 더 높은 비율로 인듐을 포함하는 산화물은 캐리어 이동도(전자 이동도)가 높아질 수 있다. 이는, 인듐, 원소 M, 및 아연을 포함하는 산화물에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고 있고, 산화물 내의 인듐의 함유율을 높게 하면, 인듐 원자의 s궤도의 중첩이 커지므로, 인듐의 함유율이 높은 산화물은 인듐의 함유율이 낮은 산화물보다 캐리어 이동도가 높아지기 때문이다.
한편, 산화물 내의 인듐의 함유율 및 아연의 함유율이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어, 도 28의 (C)의 영역 C)를 가지면, 절연성이 좋아진다.
따라서, 본 발명의 일 형태에 따른 산화물은 도 28의 (A)의 영역 A로 나타내어지는 원자수비를 갖는 것이 바람직하다. 상기 원자수비를 가지면, 캐리어 이동도가 높고 결정립계가 적은 층상 구조가 쉽게 얻어진다.
도 28의 (B)의 영역 B는 [In]:[M]:[Zn]=4:2:3 또는 4:2:4.1 및 그 근방의 원자수비를 나타낸다. 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역 B로 나타내어지는 원자수비를 갖는 산화물은 특히 결정성이 높고 캐리어 이동도가 높은 우수한 산화물이다.
또한, 산화물이 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 결정되지 않는다. 원자수비 간에서 층상 구조를 형성하는 데 어려움의 차이가 있다. 같은 원자수비를 갖더라도, 층상 구조가 형성되는지 여부는 형성 조건에 따른다. 따라서, 도시된 영역은 각각 산화물이 층상 구조를 갖는 원자수비를 나타내고, 영역 A 내지 C의 경계는 명확하지 않다.
다음으로, 산화물을 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물을 트랜지스터에 사용하면, 결정립계에서의 캐리어 산란 등을 줄일 수 있어, 전계 효과 이동도가 높은 트랜지스터로 할 수 있다. 또한, 신뢰성이 높은 트랜지스터로 할 수 있다.
트랜지스터에는 캐리어 밀도가 낮은 산화물을 사용하는 것이 바람직하다. 예를 들어, 캐리어 밀도가 8Х1011cm-3 미만, 바람직하게는 1Х1011cm-3 미만, 더 바람직하게는 1Х1010cm-3 미만이고, 1Х10-9cm-3 이상인 산화물을 사용한다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 캐리어 발생원이 적기 때문에, 캐리어 밀도가 낮다. 고순도 진성 또는 실질적으로 고순도 진성인 금속 산화물은 결함 준위의 밀도가 낮기 때문에, 트랩 준위의 밀도가 낮아지는 경우가 있다.
산화물의 트랩 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 그러므로, 트랩 준위의 밀도가 높은 산화물에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 갖는 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 내의 불순물 농도를 저감시키는 것이 효과적이다. 또한, 산화물 내의 불순물 농도를 저감시키기 위해서는, 산화물에 인접한 막 내의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물에서의 불순물의 영향에 대하여 설명한다.
산화물에 14족 원소인 실리콘 또는 탄소가 포함되면, 결함 준위가 형성된다. 따라서, 산화물에서 또는 산화물과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2Х1018atoms/cm3 이하, 바람직하게는 2Х1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 금속 산화물 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
질소가 포함되면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 산화물이 n형화되기 쉽다. 따라서, 질소를 포함하는 산화물을 반도체가 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 내의 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어, SIMS에 의하여 측정되는 산화물 내의 질소의 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함한 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물 농도가 충분히 저감된 산화물을 트랜지스터의 채널 영역에 사용하면, 전기 특성이 안정된 트랜지스터로 할 수 있다.
다음으로, 상기 산화물이 2층 구조 또는 3층 구조를 갖는 경우에 대하여 설명한다. 산화물(S1), 산화물(S2), 및 산화물(S3)의 적층 구조 및 이 적층 구조와 접촉하는 절연체의 밴드도와, 산화물(S2)과 산화물(S3)의 적층 구조 및 이 적층 구조와 접촉하는 절연체의 밴드도와, 산화물(S1)과 산화물(S2)의 적층 구조 및 이 적층 구조와 접촉하는 절연체의 밴드도에 대하여 도 30의 (A) 내지 (C)를 참조하여 설명한다.
도 30의 (A)는 절연체(I1), 산화물(S1), 산화물(S2), 산화물(S3), 및 절연체(I2)를 포함하는 적층 구조의 두께 방향에서의 밴드도의 예이다. 도 30의 (B)는 절연체(I1), 산화물(S2), 산화물(S3), 및 절연체(I2)를 포함하는 적층 구조의 두께 방향에서의 밴드도의 예이다. 도 30의 (C)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 및 절연체(I2)를 포함하는 적층 구조의 두께 방향에서의 밴드도의 예이다. 또한, 이해를 쉽게 하기 위하여, 밴드도는 절연체(I1), 산화물(S1), 산화물(S2), 산화물(S3), 및 절연체(I2) 각각의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
산화물(S1 및 S3) 각각의 전도대 하단의 에너지 준위는 산화물(S2)보다 진공 준위에 가깝다. 대표적으로는, 산화물(S2)의 전도대 하단은 산화물(S1 및 S3) 각각의 전도대 하단보다 낮다. 구체적으로는, 산화물(S2)의 전도대 하단과 산화물(S1 및 S3) 각각의 전도대 하단의 에너지 준위의 차이가 0.15eV 이상 2eV 이하인 것이 바람직하고, 0.5eV 이상 1eV 이하인 것이 더 바람직하다. 즉, 산화물(S2)의 전자 친화력은 산화물(S1 및 S3) 각각의 전자 친화력보다 높고, 산화물(S1 및 S3) 각각의 전자 친화력과 산화물(S2)의 전자 친화력의 차이는 0.15eV 이상 2eV 이하, 더 바람직하게는 0.5eV 이상 1eV 이하인 것이 바람직하다.
도 30의 (A) 내지 (C)에 나타낸 바와 같이, 산화물(S1 내지 S3) 각각의 전도대 하단의 에너지 준위는 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위는 연속적으로 변화되거나 연속적으로 연결된다. 이러한 밴드도를 얻기 위해서는, 산화물 반도체(S1 및 S2)의 계면 또는 산화물 반도체(S2 및 S3)의 계면에 형성되는 혼합층의 결함 준위의 밀도를 낮게 하는 것이 바람직하다.
구체적으로는, 산화물(S1 및 S2) 또는 산화물(S2 및 S3)이 산소에 더하여 같은 원소를 (주성분으로서) 포함하면, 결함 준위의 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(S2)이 In-Ga-Zn 산화물인 경우, 산화물(S1 및 S3) 각각으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨 등을 사용하는 것이 바람직하다.
이때, 산화물(S2)은 주된 캐리어의 경로로서 기능한다. 산화물(S1 및 S2)의 계면과 산화물(S2 및 S3)의 계면에서의 결함 준위의 밀도를 낮게 할 수 있기 때문에, 캐리어 전도에 대한 계면 산란의 영향이 작고, 높은 온 상태 전류를 얻을 수 있다.
트랩 준위에 전자가 트랩되면, 트랩된 전자는 고정 전하처럼 작용하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 산화물(S1 및 S3)에 의하여 산화물(S2)에서 트랩 준위를 떨어지게 할 수 있다. 이 구조에 의하여 트랜지스터의 문턱 전압의 양으로의 변동을 방지할 수 있다.
산화물(S1 및 S3)에는, 산화물(S2)보다 도전율이 충분히 낮은 재료를 사용한다. 이러한 경우에는, 산화물(S2), 산화물(S1 및 S2)의 계면, 그리고 산화물(S2 및 S3)의 계면이 주로 채널 영역으로서 기능한다. 예를 들어, 도 28의 (C)에서, 절연성이 높고, 영역 C로 나타내어지는 원자수비를 갖는 산화물을 각각 산화물(S1 및 S3)으로서 사용할 수 있다. 또한, 도 28의 (C)의 영역 C는 [In]:[M]:[Zn]=0:1:0 또는 그 근방의 원자수비를 나타낸다.
영역 A로 나타내어지는 원자수비를 갖는 산화물을 산화물(S2)로서 사용하는 경우, 산화물(S1) 및 산화물(S3) 각각으로서는, [M]/[In]이 1 이상, 바람직하게는 2 이상인 원자수비를 갖는 산화물을 사용하는 것이 특히 바람직하다. 또한, 산화물(S3)로서는, 절연성이 충분히 높고 [M]/([Zn]+[In])이 1 이상인 원자수비를 갖는 산화물을 사용하는 것이 적합하다.
절연체(1250)는 예를 들어, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용한 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘의 층을 적층하여도 좋다.
절연체(1250)로서는, 절연체(1224)와 같이, 화학량론적 조성을 초과하여 산소를 포함하는 산화물 절연체를 사용하는 것이 바람직하다. 이러한 과잉 산소를 포함하는 절연체를 산화물(1230)과 접촉하여 제공하면, 산화물(1230)의 산소 결손을 저감시킬 수 있다.
절연체(1250)로서는, 산소 및 수소에 대하여 배리어성을 갖는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 또는 질화 실리콘 등으로 형성된 절연막을 사용할 수 있다. 이러한 재료로 형성된 절연체(1250)는, 산화물(1230)로부터의 산소의 방출 또는 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또한, 절연체(1250)는 절연체(1220), 절연체(1222), 및 절연체(1224)와 비슷한 적층 구조를 가져도 좋다. 전자 트랩 준위에 의하여 필요한 양의 전자가 트랩된 절연체를 절연체(1250)가 포함하면, 트랜지스터(1200A)의 문턱 전압이 양의 방향으로 변동될 수 있다. 이 구조를 갖는 트랜지스터(1200A)는 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)인 노멀리 오프 트랜지스터이다.
도 21의 (A) 내지 (C)에 도시된 반도체 장치에서는, 절연체(1250)에 더하여, 배리어막을 산화물(1230)과 도전체(1260) 사이에 제공하여도 좋다. 산화물(1230c)은 배리어성을 가져도 좋다.
예를 들어, 과잉 산소를 포함하는 절연막을 산화물(1230)과 접촉하여 제공하고 배리어막으로 덮음으로써, 산화물의 조성을 화학량론적 조성과 거의 같게 하거나, 화학량론적 조성보다 산소를 더 포함하는 과포화 상태로 할 수 있다. 수소 등의 불순물이 산화물(1230)로 들어가는 것을 방지할 수도 있다.
한 쌍의 도전체(1240a) 및 도전체(1240b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다.
알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속 중 어느 것, 또는 상기 금속 중 어느 것을 주성분으로서 포함하는 합금을 도전체(1240a 및 1240b) 각각에 사용할 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화막은 수소 또는 산소에 대한 배리어성을 갖고 내산화성이 높기 때문에 바람직하다.
도면에는 단층 구조를 도시하였지만, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하여도 좋다. 또는, 타이타늄막과 알루미늄막을 적층하여도 좋다. 다른 예에는, 알루미늄막을 텅스텐막 위에 적층하는 2층 구조, 구리막을 구리-마그네슘-알루미늄 합금막 위에 적층하는 2층 구조, 구리막을 타이타늄막 위에 적층하는 2층 구조, 및 구리막을 텅스텐막 위에 적층하는 2층 구조가 포함된다.
다른 예에는, 타이타늄막 또는 질화 타이타늄막을 형성하고, 이 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조; 및 몰리브데넘막 또는 질화 몰리브데넘막을 형성하고, 이 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조가 포함된다. 또한, 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
게이트 전극으로서 기능하는 도전체(1260)는 예를 들어, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐에서 선택된 금속, 이들 금속 중 어느 것을 그 주성분으로서 포함하는 합금, 또는 이들 금속 중 어느 것을 조합하여 포함하는 합금 등을 사용하여 형성할 수 있다. 특히, 질화 탄탈럼막 등의 금속 질화막은 수소 또는 산소에 대한 배리어성을 갖고 내산화성이 높기 때문에 바람직하다. 또한, 망가니즈 및 지르코늄 중 한쪽 또는 양쪽 모두를 사용하여도 좋다. 또는, 인 등의 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다. 도면에는 단층 구조를 도시하였지만, 2층 이상의 적층 구조를 사용하여도 좋다.
예를 들어, 타이타늄막을 알루미늄막 위에 적층한 2층 구조를 채용하여도 좋다. 다른 예에는, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 그리고 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조가 포함된다.
다른 예에는, 타이타늄막을 형성하고, 이 타이타늄막 위에 알루미늄막을 적층하고, 이 알루미늄막 위에 타이타늄막을 형성하는 3층 구조가 포함된다. 알루미늄과, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 하나 이상의 금속을 포함하는 합금막 또는 질화막을 사용하여도 좋다.
도전체(1260)는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수도 있다. 도전체(1260)는 상술한 투광성 도전 재료 및 상술한 금속을 사용한 적층 구조를 가질 수 있다.
다음으로, 트랜지스터(1200A) 위에 절연체(1280) 및 절연체(1282)를 제공한다.
절연체(1280)는 화학량론적 조성보다 산소를 더 많이 포함하는 산화물을 포함하는 것이 바람직하다. 즉, 절연체(1280)에는, 화학량론적 조성을 초과하여 산소를 포함하는 영역(이하, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터(1200A)에 산화물 반도체를 사용하는 경우, 과잉 산소 영역을 포함하는 절연체를 트랜지스터(1200A)의 근방의 층간막 등에 제공함으로써, 트랜지스터(1200A)에서의 산화물(1230)의 산소 결손이 저감되어, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 방출되는 산화물은, TDS 분석에 있어서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한, TDS 분석 중의 막의 표면 온도는 바람직하게는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하이다.
예를 들어, 이러한 재료로서는, 산화 실리콘 또는 산화 질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 또한, 본 명세서에서, "산화 질화 실리콘"이란 질소보다 높은 비율로 산소를 포함하는 재료를 말하고, "질화 산화 실리콘"이란 산소보다 높은 비율로 질소를 포함하는 재료를 말한다.
트랜지스터(1200A)를 덮는 절연체(1280)는, 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
절연체(1282)는 산소 또는 수소에 대하여 배리어성을 갖는 절연막(예를 들어, 산화 알루미늄막 또는 산화 하프늄막)을 사용하여 형성되는 것이 바람직하다. 이러한 재료로 형성된 절연체(1282)는, 금속 산화물(1230)로부터의 산소의 방출 또는 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
상술한 구조에 의하여, 온 상태 전류가 높은 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함하는 트랜지스터를 제공할 수 있다. 또한, 상술한 구조를 갖는 트랜지스터를 반도체 장치에 사용하면, 반도체 장치의 전기 특성의 변동을 저감시킬 수 있고, 신뢰성을 향상시킬 수 있다. 또한, 소비전력이 낮은 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조 2>
도 22의 (A) 내지 (C)는 도 21의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 22의 (A)는 트랜지스터(1200B)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 22의 (A)에서는 일부의 막을 생략하였다. 도 22의 (B)는 도 22의 (A)의 일점쇄선 X1-X2를 따르는 단면도이다. 도 22의 (C)는 도 22의 (A)의 일점쇄선 Y1-Y2를 따르는 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 22의 (A) 내지 (C)에 도시된 트랜지스터(1200B)에서, 도 21의 (A) 내지 (C)에서의 트랜지스터(1200A)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
도 22의 (A) 내지 (C)의 구조에서, 도전체(1260)는 도전체(1260a)와 도전체(1260b)의 2층 구조를 갖는다. 2층 구조에서는, 같은 재료를 사용하여 형성된 층을 적층하여도 좋다. 예를 들어, 도전체(1260a)를 열 CVD법, MOCVD법, 또는 ALD법에 의하여 형성한다. 특히, 도전체(1260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 응용하면, 퇴적 중에 생기는 절연체(1250)에 대한 대미지를 줄일 수 있다. 또한, 도전체(1260a)를 ALD법 등에 의하여 형성하면, 피복성을 향상시킬 수 있어 바람직하다. 그러므로, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
다음으로, 도전체(1260b)를 스퍼터링법에 의하여 형성한다. 이때, 도전체(1260a)는 절연체(1250) 위에 제공되기 때문에, 도전체(1260b)의 퇴적 중에 생기는 대미지가 절연체(1250)에 영향을 미치는 것을 방지할 수 있다. 스퍼터링법의 퇴적 속도는 ALD법보다 빠르기 때문에, 높은 수율로 생산성을 향상시킬 수 있다.
도 22의 (A) 내지 (C)에 도시된 구조에서는, 절연체(1270)를 도전체(1260)를 덮도록 제공한다. 산소가 방출되는 산화물 재료를 사용하여 절연체(1280)를 형성하는 경우, 방출된 산소에 의하여 도전체(1260b)가 산화되는 것을 방지하기 위하여, 산소에 대하여 배리어성을 갖는 물질을 사용하여 절연체(1270)를 형성한다.
예를 들어, 산화 알루미늄 등의 금속 산화물을 사용하여 절연체(1270)를 형성할 수 있다. 절연체(1270)는 도전체(1260)의 산화를 방지하는 두께로 형성한다. 예를 들어, 절연체(1270)의 두께를 1nm 이상 10nm 이하, 바람직하게는 3nm 이상 7nm 이하로 한다.
이 구조에 의하여 도전체(1260)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 알루미늄 등 내산화성이 낮으면서 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어, 쉽게 형성 또는 가공할 수 있는 도전체를 사용할 수 있다.
따라서, 도전체(1260)의 산화를 방지할 수 있고, 절연체(1280)로부터 방출되는 산소를 산화물(1230)에 효율적으로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(1260)에 사용함으로써, 소비전력이 낮은 트랜지스터를 제공할 수 있다.
<트랜지스터의 구조 3>
도 23의 (A) 내지 (C)는 도 21의 (A) 내지 (C) 및 도 22의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 23의 (A)는 트랜지스터(1200C)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 23의 (A)에서는 일부의 막을 생략하였다. 도 23의 (B)는 도 23의 (A)의 일점쇄선 X1-X2를 따르는 단면도이다. 도 23의 (C)는 도 23의 (A)의 일점쇄선 Y1-Y2를 따르는 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 23의 (A) 내지 (C)의 트랜지스터(1200C)에서, 도 21의 (A) 내지 (C)에서의 트랜지스터(1200A)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
도 23의 (A) 내지 (C)에 도시된 구조에서, 게이트 전극으로서 기능하는 도전체(1260)는 도전체(1260a), 도전체(1260b), 및 도전체(1260c)를 포함한다. 절연체(1224) 위의 산화물(1230c)은, 산화물(1230b)의 측면을 덮기만 하면 분할되어도 좋다.
도전체(1260a)를 열 CVD법, MOCVD법, 및 ALD법에 의하여 형성한다. 특히, 도전체(1260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 사용하면, 절연체(1250)에 대한 플라스마 대미지를 줄일 수 있다. 또한, 도전체(1260a)를 ALD법 등에 의하여 형성하면, 피복성을 향상시킬 수 있어 바람직하다. 그러므로, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
도전체(1260b)는 탄탈럼, 텅스텐, 구리, 또는 알루미늄 등의 도전성이 높은 재료를 사용하여 형성된다. 도전체(1260b) 위에 형성하는 도전체(1260c)는, 질화 텅스텐 등 내산화성이 높은 재료를 사용하여 형성되는 것이 바람직하다.
예를 들어, 절연체(1280)로서 산소가 방출되는 산화물 재료를 사용하는 경우, 과잉 산소 영역을 포함하는 절연체(1280)와 접촉하는 면적이 큰 도전체(1260c)로서 내산화성이 높은 도전체를 사용하면, 과잉 산소 영역으로부터 방출되는 산소가 도전체(1260)에 의하여 흡수되는 것을 방지할 수 있다. 따라서, 도전체(1260)의 산화를 방지할 수 있고, 절연체(1280)로부터 방출되는 산소를 금속 산화물(1230)에 효율적으로 공급할 수 있다. 또한, 도전성이 높은 도전체를 도전체(1260b)에 사용함으로써, 소비전력이 낮은 트랜지스터를 제공할 수 있다.
도 23의 (C)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향에서 산화물(1230b)이 도전체(1260)로 덮여 있다. 절연체(1224)에 볼록부가 존재함으로써, 산화물 반도체(1230b)의 측면을 도전체(1260)로 덮을 수 있다. 예를 들어, 절연체(1224)의 볼록부의 형상을 조정함으로써, 산화물(1230b)의 측면에서, 도전체(1260)의 저면이 산화물(1230b)의 저면보다 기판 가까이에 위치하는 것이 바람직하다. 즉, 트랜지스터(1200C)는, 도전체(1260)의 전계에 의하여 산화물(1230b)을 전기적으로 둘러쌀 수 있는 구조를 갖는다. 도전체의 전계에 의하여 산화물(1230b)을 전기적으로 둘러싸는 이러한 구조를 s-channel(surrounded channel) 구조라고 한다. 트랜지스터(1200C)의 s-channel 구조에서는, 산화물(1230b)의 전체(벌크)에 채널을 형성할 수 있다. s-channel 구조에서는, 트랜지스터의 드레인 전류가 증가되기 때문에, 더 많은 양의 온 상태 전류(트랜지스터가 온일 때 소스와 드레인 사이를 흐르는 전류)를 얻을 수 있다. 또한, 도전체(1260)의 전계에 의하여, 산화물(1230b)의 채널 형성 영역 전체를 공핍화할 수 있다. 따라서, s-channel 트랜지스터의 오프 상태 전류를 더 저감시킬 수 있다. 채널 폭을 짧게 하면, 온 상태 전류의 증가 및 오프 상태 전류의 저감 등, s-channel 구조의 효과를 높일 수 있다.
<트랜지스터의 구조 4>
도 24의 (A) 내지 (C)는 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 그리고 도 23의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 24의 (A)는 트랜지스터(1200D)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 24의 (A)에서는 일부의 막을 생략하였다. 도 24의 (B)는 도 24의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 24의 (C)는 도 24의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 24의 (A) 내지 (C)의 트랜지스터(1200D)에서, 도 21의 (A) 내지 (C)에서의 트랜지스터(1200A)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
도 24의 (A) 내지 (C)에 나타낸 구조에서는, 소스 및 드레인으로서 기능하는 도전체가 적층 구조를 갖는다. 산화물(1230b)에 대한 밀착성이 높은 도전체를 도전체(1240a 및 1240b)로서 사용하고, 도전성이 높은 재료를 도전체(1241a 및 1241b)로서 사용하는 것이 바람직하다. 도전체(1240a 및 1240b)는 ALD법에 의하여 형성되는 것이 바람직하다. 도전체(1240a 및 1240b)를 ALD법 등에 의하여 형성하면, 피복성을 향상시킬 수 있다.
예를 들어, 인듐을 포함하는 금속 산화물을 산화물(1230b)로서 사용하면, 질화 타이타늄 등을 도전체(1240a 및 1240b)로서 사용할 수 있다. 탄탈럼, 텅스텐, 구리, 또는 알루미늄 등 도전성이 높은 재료를 도전체(1241a 및 1241b)에 사용하면, 신뢰성이 높고 소비전력이 낮은 트랜지스터를 제공할 수 있다.
도 24의 (B) 및 (C)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향에서 산화물(1230b)이 도전체(1205) 및 도전체(1260)로 덮여 있다. 절연체(1222)가 볼록부를 가짐으로써, 산화물(1230b)의 측면도 도전체(1260)로 덮인다.
여기서, 절연체(1222)로서 산화 하프늄 등의 high-k 재료를 사용하면, 절연체(1222)의 비유전율이 높기 때문에, 절연체(1222)의 (SiO2의) EOT(equivalent oxide thickness)를 작게 할 수 있다. 따라서, 도전체(1205)로부터 산화물(1230)에 인가되는 전계의 영향을 줄이지 않고, 절연체(1222)의 물리적인 두께에 의하여 도전체(1205)와 산화물(1230) 사이의 거리를 길게 할 수 있다. 따라서, 절연체(1222)의 두께를 변경함으로써, 도전체(1205)와 산화물(1230) 사이의 거리를 조정할 수 있다.
예를 들어, 절연체(1224)의 볼록부의 형상을 조정함으로써, 산화물(1230b)의 측면에서, 도전체(1260)의 저면이 산화물(1230b)의 저면보다 기판 가까이에 위치하는 것이 바람직하다. 즉, 트랜지스터(1200D)는, 도전체(1260)의 전계에 의하여 산화물(1230b)을 전기적으로 둘러쌀 수 있는 구조를 갖는다. 따라서, 트랜지스터(1200C)와 같이, 트랜지스터(1200D)는 s-channel 구조를 갖는다. s-channel 구조를 갖는 트랜지스터(1200D)에서는, 산화물 반도체(1230b)의 전체(벌크)에 채널을 형성할 수 있다. s-channel 구조에서는, 트랜지스터의 드레인 전류가 증가되기 때문에, 더 많은 양의 온 상태 전류(트랜지스터가 온일 때 소스와 드레인 사이를 흐르는 전류)를 얻을 수 있다. 또한, 도전체(1260)의 전계에 의하여, 산화물(1230b)의 채널 형성 영역 전체를 공핍화할 수 있다. 따라서, s-channel 트랜지스터의 오프 상태 전류를 더 저감시킬 수 있다. 채널 폭을 짧게 하면, 온 상태 전류의 증가 및 오프 상태 전류의 저감 등, s-channel 구조의 효과를 높일 수 있다.
<트랜지스터의 구조 5>
도 25의 (A) 내지 (C)는 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 그리고 도 24의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 25의 (A)는 트랜지스터(1200E)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 25의 (A)에서는 일부의 막을 생략하였다. 도 25의 (B)는 도 25의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 25의 (C)는 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 25의 (A) 내지 (C)의 트랜지스터(1200E)에서, 도 21의 (A) 내지 (C)에서의 트랜지스터(1200A)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
도 25의 (A) 내지 (C)에 도시된 트랜지스터(1200E)에서는, 절연체(1280)에 형성된 개구에 산화물(1230c), 절연체(1250), 및 도전체(1260)가 형성되어 있다. 또한, 도전체(1240a) 및 도전체(1240b) 각각의 단부는, 절연체(1280)에 형성된 개구의 단부와 일치한다. 또한, 도전체(1240a) 및 도전체(1240b) 각각의 단부는, 산화물(1230)의 단부의 일부와 일치한다. 따라서, 도전체(1240a 및 1240b)를 절연체(1280)의 개구와 동시에 형성할 수 있다. 이에 의하여, 마스크 및 단계의 수가 감소되고, 수율 및 생산성이 향상된다.
도전체(1240a) 도전체(1240b), 산화물(1230c), 및 산화물(1230d)은, 산화물(1230d)을 개재하여, 과잉 산소 영역을 갖는 절연체(1280)와 접촉한다. 따라서, 절연체(1280)와, 채널이 형성되는 영역을 포함하는 산화물(1230b) 사이에 산화물(1230d)이 존재하기 때문에, 절연체(1280)로부터 산화물(1230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
도 25의 (A) 내지 (C)에 도시된 트랜지스터(1200E)는 도전체(1240a 및 1240b)가 도전체(1260)와 거의 중첩되지 않는 구조를 갖기 때문에, 도전체(1260)에 가해지는 기생 용량을 작게 할 수 있다. 따라서, 동작 주파수가 높은 트랜지스터를 제공할 수 있다.
<트랜지스터의 구조 6>
도 26의 (A) 내지 (C)는 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 그리고 도 25의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 26의 (A)는 트랜지스터(1200F)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 26의 (A)에서는 일부의 막을 도시하지 않았다. 도 26의 (B)는 도 26의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 26의 (C)는 도 26의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 26의 (A) 내지 (C)의 트랜지스터(1200F)에서, 도 25의 (A) 내지 (C)에서의 트랜지스터(1200E)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
절연체(1282) 위에 절연체(1285) 및 절연체(1286)가 형성된다.
절연체(1280), 절연체(1282), 및 절연체(1285)에 형성된 개구에서는, 산화물(1230c), 절연체(1250), 및 도전체(1260)가 형성된다. 또한, 도전체(1240a) 및 도전체(1240b) 각각의 단부는, 절연체(1280)에 형성된 개구의 단부와 일치한다. 또한, 도전체(1240a) 및 도전체(1240b) 각각의 단부는, 산화물(1230c)의 단부의 일부와 일치한다. 따라서, 도전체(1240a 및 1240b)를 절연체(1280)의 개구와 동시에 형성할 수 있다. 이에 의하여, 마스크 및 단계의 수가 감소되고, 수율 및 생산성이 향상된다.
도전체(1240a) 도전체(1240b), 산화물(1230c), 및 산화물(1230d)은, 산화물(1230d)을 개재하여, 과잉 산소 영역을 갖는 절연체(1280)와 접촉한다. 따라서, 절연체(1280)와, 채널이 형성되는 영역을 포함하는 산화물(1230b) 사이에 산화물(1230d)이 존재하기 때문에, 절연체(1280)로부터 산화물(1230b)로 수소, 물, 및 할로젠 등의 불순물이 확산되는 것을 방지할 수 있다.
또한, 도 26의 (A) 내지 (C)에 도시된 트랜지스터(1200F)에는 고저항의 오프셋 영역이 형성되지 않기 때문에, 트랜지스터의 온 상태 전류를 증가시킬 수 있다.
<트랜지스터의 구조 7>
도 27의 (A) 내지 (C)는 도 21의 (A) 내지 (C), 도 22의 (A) 내지 (C), 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (C), 도 25의 (A) 내지 (C), 그리고 도 26의 (A) 내지 (C)와 다른 트랜지스터의 구조예를 도시한 것이다. 도 27의 (A)는 트랜지스터(1200G)의 상면을 도시한 것이다. 도면의 명료화를 위하여 도 27의 (A)에서는 일부의 막을 생략하였다. 도 27의 (B)는 도 27의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 27의 (C)는 도 27의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한, 일점쇄선 X1-X2 방향을 채널 길이 방향이라고 부르고, 일점쇄선 Y1-Y2 방향을 채널 폭 방향이라고 불러도 좋다.
또한, 도 27의 (A) 내지 (C)의 트랜지스터(1200G)에서, 도 21의 (A) 내지 (C)에서의 트랜지스터(1200A)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내어진다.
도 27의 (A) 내지 (C)에 도시된 트랜지스터(1200G)는 산화물(1230d)을 갖지 않는다. 예를 들어, 도전체(1240a) 및 도전체(1240b)를 내산화성이 높은 도전체를 사용하여 형성하는 경우, 산화물(1230d)을 반드시 제공할 필요는 없다. 이에 의하여, 마스크 및 단계의 수가 감소되고, 수율 및 생산성이 향상된다.
절연체(1224)는 산화물(1230a) 및 산화물(1230b)과 중첩되는 영역에만 제공되어도 좋다. 이 경우, 에칭 스토퍼로서 절연체(1222)를 사용하여 산화물(1230a), 산화물(1230b), 및 절연체(1224)를 가공할 수 있다. 이 결과, 수율 및 생산성을 향상시킬 수 있다.
도 27의 (A) 내지 (C)에 도시된 트랜지스터(1200G)는 도전체(1240a 및 1240b)가 도전체(1260)와 거의 중첩되지 않는 구조를 갖기 때문에, 도전체(1260)에 가해지는 기생 용량을 작게 할 수 있다. 따라서, 동작 주파수가 높은 트랜지스터를 제공할 수 있다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 산화물(1230)에 사용할 수 있는 산화물 반도체막의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
예를 들어, 비정질 구조는 일반적으로, 등방적이고 불균질 구조를 갖지 않고, 준안정 상태에 있고 원자의 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 가지면서 장거리 질서를 갖지 않는 것으로 생각되고 있다.
이는, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없는 것을 의미한다. 또한, 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 갖는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조를 갖는다. 불안정하다는 점에서는 a-like OS는 물성적으로는 비정질 산화물 반도체에 가깝다.
<CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향된 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체 중 하나이다.
X선 회절(XRD: X-Ray Diffraction)에 의한 CAAC-OS의 분석에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를, out-of-plane법에 의하여 분석하면, 도 31의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래하는 것으로, CAAC-OS의 결정이 c축 배향을 갖고 c축이 CAAC-OS막이 형성되는 면(형성면이라고도 함) 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다. 또한, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때의 피크는 공간군 Fd-3m으로 분류되는 결정 구조에서 유래한다. 따라서, CAAC-OS는 2θ가 36° 근방일 때의 피크를 나타내지 않는 것이 바람직하다.
한편, 형성면에 평행한 방향으로 CAAC-OS에 X선을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서는, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는, InGaZnO4 결정의 (110)면에서 유래한다. 2θ를 56° 근방에 고정하고, 시료면에 대한 법선 벡터를 축(φ축)으로서 사용하여 시료를 회전시켜 분석(φ스캔)을 수행하면, 도 31의 (B)에 나타낸 바와 같이, 피크가 명확히 관찰되지 않는다. 한편, 2θ를 56° 근방에 고정하고 단결정 InGaZnO4에 φ스캔을 수행한 경우에는, 도 31의 (C)에 나타낸 바와 같이, (110)면과 등가인 결정면에서 유래하는 피크가 6개 관찰된다. 따라서, XRD를 사용한 구조 분석으로부터, CAAC-OS에서 a축 및 b축의 방향이 불규칙한 것을 알 수 있다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4 결정을 포함하는 CAAC-OS에, 프로브 직경 300nm의 전자선을 CAAC-OS의 형성면에 평행한 방향으로 입사시키면, 도 31의 (D)에 나타낸 회절 패턴(제한 시야 전자 회절 패턴이라고 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에서 유래하는 스폿이 포함된다. 따라서, 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿이 c축 배향을 갖고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 시사된다. 한편, 도 31의 (E)는 같은 시료에, 프로브 직경 300nm의 전자선을 시료면에 수직인 방향으로 입사시키는 식으로 얻은 회절 패턴을 나타낸 것이다. 도 31의 (E)에 나타낸 바와 같이 링(ring) 형상의 회절 패턴이 관찰된다. 따라서, 프로브 직경 300nm의 전자선을 사용한 전자 회절에 의해서도, CAAC-OS에 포함되는 펠릿의 a축 및 b축은 규칙적인 배향성을 갖지 않는 것이 시사된다. 도 31의 (E)에서의 제 1 링은, InGaZnO4 결정의 (010)면 및 (100)면 등에서 유래하는 것으로 생각된다. 도 31의 (E)에서의 제 2 링은 (110)면 등에서 유래하는 것으로 생각된다.
투과형 전자 현미경(TEM: transmission electron microscope)을 사용하여 얻은 CAAC-OS의 명시야상과 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는, 복수의 펠릿을 관찰할 수 있다. 그러나, 고분해능 TEM 이미지에서도 펠릿들의 경계, 즉 결정립계가 관찰되지 않는 경우가 있다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
도 32의 (A)는 시료면에 실질적으로 평행한 방향으로부터 관찰한 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는, 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻는다. 구면 수차 보정 기능을 사용하여 얻은 고분해능 TEM 이미지를, 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, 원자 분해능 분석 전자 현미경(JEM-ARM200F, JEOL Ltd. 제조)에 의하여 관찰할 수 있다.
도 32의 (A)는 금속 원자가 층상으로 배열되어 있는 펠릿을 나타낸 것이다. 도 32의 (A)는 펠릿의 크기가 1nm 이상 또는 3nm 이상인 것을 증명하고 있다. 따라서, 펠릿을 나노 결정(nc: nanocrystal)이라고 할 수도 있다. 또한, CAAC-OS를, CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다. 펠릿은 CAAC-OS의 형성면 또는 상면의 요철을 반영하고 있으며, CAAC-OS의 형성면 또는 상면에 평행하다.
도 32의 (B) 및 (C)는 시료면에 실질적으로 수직인 방향으로부터 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 32의 (D) 및 (E)는 도 32의 (B) 및 (C)를 화상 처리하여 얻은 이미지이다. 화상 처리의 방법은 다음과 같다. 도 32의 (B)의 이미지를 고속 푸리에 변환(FFT: fast Fourier transform) 처리함으로써, FFT 이미지를 얻는다. 그리고, 얻어진 FFT 이미지에 있어서 원점으로부터 2.8nm-1에서 5.0nm-1까지의 범위가 남도록 마스크 처리를 수행한다. 마스크 처리 후, FFT 이미지를 역고속 푸리에 변환(IFFT: inverse fast Fourier transform) 처리하여, 화상 처리한 이미지를 얻는다. 이러한 식으로 얻은 이미지를 FFT 필터링 이미지라고 한다. FFT 필터링 이미지는 Cs 보정 고분해능 TEM 이미지에서 주기 성분을 추출한 것으로, 격자 배열을 나타낸다.
도 32의 (D)에서는, 격자 배열이 흐트러진 부분을 파선으로 나타내었다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 파선으로 나타낸 부분이 펠릿들의 연결부이다. 파선은 육각형을 이루고 있기 때문에 펠릿이 육각형인 것을 의미한다. 또한, 펠릿의 형상은 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 많다.
도 32의 (E)에서는, 격자 배열이 잘 배향된 영역과 격자 배열이 잘 배향된 다른 영역 사이의 부분을 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타내었다. 점선 근방에서도 명확한 결정립계를 관찰할 수 없다. 점선 근방의 격자점을 중심으로 하여 주위의 격자점을 연결하면, 예를 들어 변형된(distorted) 육각형, 오각형, 및/또는 칠각형이 형성될 수 있다. 즉, 격자 배열이 변형됨으로써 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 그리고 금속 원소의 치환에 기인하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이라고 생각된다.
상술한 바와 같이, CAAC-OS는 c축 배향을 갖고, 그 펠릿들(나노 결정)은 a-b면 방향에서 연결되어 있고, 결정 구조는 변형을 갖는다. 이러한 이유로, CAAC-OS를 CAA(c-axis-aligned a-b-plane-anchored) crystal을 포함하는 산화물 반도체라고 할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다.
또한, 불순물이란, 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 강한 원소(구체적으로는 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
<nc-OS>
다음으로, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면, 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
예를 들어, InGaZnO4 결정을 포함하는 박편화된 nc-OS의 두께가 34nm인 영역에, 프로브 직경 50nm의 전자선을 형성면에 평행한 방향으로 입사시키면, 도 33의 (A)에 나타낸 링 형상의 회절 패턴(나노빔 전자 회절 패턴)이 관찰된다. 도 33의 (B)는 같은 시료에 프로브 직경 1nm의 전자선을 입사시켜 얻은 회절 패턴을 나타낸 것이다. 도 33의 (B)에 나타낸 바와 같이, 링 형상의 영역 내에 복수의 스폿이 관찰된다. 바꿔 말하면, nc-OS의 질서성은 프로브 직경 50nm의 전자선을 사용하여도 관찰되지 않지만, 프로브 직경 1nm의 전자선을 사용하면 관찰된다.
또한, 두께가 10nm 미만인 영역에, 프로브 직경 1nm의 전자선을 입사시키면, 도 33의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각형으로 배치된 전자 회절 패턴이 관찰되는 경우가 있다. 이는, 두께가 10nm 미만인 범위에서, nc-OS가 질서성이 높은 영역, 즉, 결정을 갖는 것을 의미한다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 일부의 영역에서는 규칙성을 갖는 전자 회절 패턴이 관찰되지 않는다.
도 33의 (D)는 형성면에 실질적으로 평행한 방향으로부터 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지에서, nc-OS는 도 33의 (D)에서 보조선으로 나타낸 부분과 같이, 결정부가 관찰되는 영역과 결정부가 명확하게 관찰되지 않는 영역을 갖는다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 구체적으로는 1nm 이상 3nm 이하이다. 또한, 크기가 10nm보다 크고 100nm 이하인 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체(microcrystalline oxide semiconductor)라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서는 예를 들어, 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS의 펠릿과 같을 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 하는 경우가 있다.
상술한 바와 같이, nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 질서성이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다.
상술한 바와 같이, 펠릿들(나노 결정들) 간에 결정 배향의 규칙성은 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위의 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위의 밀도가 높다.
<a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는다.
도 34의 (A) 및 (B)는 a-like OS의 고분해능 단면 TEM 이미지이다. 도 34의 (A)는 전자 조사 개시 시의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 34의 (B)는 4.3Х108e-/nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM 이미지이다. 도 34의 (A) 및 (B)는, 전자 조사 개시 시부터 a-like OS에서 세로 방향으로 연장되는 스트라이프 형상의 명(明)영역이 관찰되는 것을 나타내고 있다. 명영역의 형상은 전자 조사 후에 변화되는 것도 알 수 있다. 또한, 명영역은 공동 또는 밀도가 낮은 영역인 것으로 추측된다.
a-like OS는 공동을 포함하기 때문에 불안정한 구조를 갖는다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 갖는다는 것을 증명하기 위하여, 전자 조사로 인한 구조의 변화에 대하여 이하에서 설명한다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 각 시료는 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 시료가 결정부를 갖는 것을 보여준다.
InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 갖는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 이하의 설명에서는 격자 줄무늬(lattice fringe) 사이의 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 35는 각 시료의 결정부(22지점 내지 30지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 35는 a-like OS에서의 결정부의 크기가 예를 들어, TEM 이미지 취득 시의 누적 전자 조사량의 증가에 따라 커지는 것을 시사한다. 도 35에 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)는, 누적 전자(e-) 조사량이 4.2Х108e-/nm2가 될 때에는 약 1.9nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2Х108e-/nm2가 될 때까지 보이는 변화가 작다. 도 35에 나타낸 바와 같이, nc-OS 및 CAAC-OS의 결정부의 크기는 누적 전자 조사량에 상관없이 각각 약 1.3nm 및 약 1.8nm이다. 전자선 조사 및 TEM 관찰에는 Hitachi H-9000NAR 투과 전자 현미경을 사용하였다. 전자선 조사의 조건은 다음과 같다: 가속 전압 300kV; 전류 밀도 6.7Х105e-/(nm2·s); 조사 영역의 직경 230nm.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 갖는다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 갖는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 갖는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우에는, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자수비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 갖는 산화물 반도체가 단결정 구조로 존재하지 않는 경우에는, 조성이 다른 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 갖는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 갖는 단결정 산화물 반도체의 밀도는, 조성이 다른 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 추산할 수 있다. 또한, 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하여 밀도를 추산하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층이어도 좋다.
<산화물 반도체의 캐리어 밀도>
다음으로, 산화물 반도체의 캐리어 밀도에 대하여 이하에서 설명한다.
산화물 반도체의 캐리어 밀도에 영향을 미치는 인자의 예에는 산화물 반도체 내의 산소 결손(VO) 및 불순물이 포함된다.
산화물 반도체 내의 산소 결손의 양이 많아지면, 수소가 상기 산소 결손과 결합될 때(이 상태를 VOH라고도 함) 결함 준위의 밀도가 높아진다. 산화물 반도체 내의 불순물의 양이 증가되면 결함 준위의 밀도도 높아진다. 따라서, 산화물 반도체 내의 결함 준위의 밀도를 제어함으로써, 산화물 반도체의 캐리어 밀도를 제어할 수 있다.
채널 영역에 산화물 반도체를 사용한 트랜지스터에 대하여 이하에서 설명한다.
트랜지스터의 문턱 전압의 음 방향으로의 변동을 억제하거나 트랜지스터의 오프 상태 전류를 저감시키기 위해서는, 산화물 반도체의 캐리어 밀도를 저감시키는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 저감시키기 위해서는, 산화물 반도체 내의 불순물 농도를 저감시켜 결함 준위의 밀도를 저감시킬 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위의 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성의 산화물 반도체의 캐리어 밀도는 8Х1015cm-3 미만, 바람직하게는 1Х1011cm-3 미만, 더 바람직하게는 1Х1010cm-3 미만이고 1Х10-9cm-3 이상이다.
한편, 트랜지스터의 온 상태 전류를 향상시키거나 트랜지스터의 전계 효과 이동도를 향상시키기 위해서는, 산화물 반도체의 캐리어 밀도를 높이는 것이 바람직하다. 산화물 반도체의 캐리어 밀도를 높이기 위해서는, 산화물 반도체 내의 불순물 농도 또는 결함 준위의 밀도를 약간 증가시킨다. 또는, 산화물 반도체의 밴드 갭을 좁히는 것이 바람직하다. 예를 들어, 트랜지스터의 I d-V g 특성의 양호한 온/오프비가 얻어지는 범위에 있어서 불순물 농도가 약간 높거나 결함 준위의 밀도가 약간 높은 산화물 반도체를 실질적으로 진성으로 간주할 수 있다. 또한, 전자 친화력이 높으므로 밴드 갭이 좁아져 열적으로 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체를 실질적으로 진성으로 간주할 수 있다. 또한, 전자 친화력이 더 높은 산화물 반도체를 사용한 트랜지스터는 문턱 전압이 더 낮아진다.
캐리어 밀도가 증가된 상술한 산화물 반도체는 어느 정도 n형 도전형을 갖고 있기 때문에, 이를 "slightly-n" 산화물 반도체라고 할 수 있다.
실질적으로 진성의 산화물 반도체의 캐리어 밀도는 1Х105cm-3 이상 1Х1018cm-3 미만이 바람직하고, 1Х107cm-3 이상 1Х1017cm-3 이하가 더 바람직하고, 1Х109cm-3 이상 5Х1016cm-3 이하가 더욱 바람직하고, 1Х1010cm-3 이상 1Х1016cm-3 이하가 더욱더 바람직하고, 1Х1011cm-3 이상 1Х1015cm-3 이하가 보다 바람직하다.
또한, 본 실시형태는 본 명세서에서의 다른 실시형태들 중 어느 것과 적절히 조합할 수 있다.
(본 명세서 등의 설명에 관한 부기)
다음은 상술한 실시형태에서의 구조에 관한 부기이다.
<실시형태에서 설명한 본 발명의 일 형태에 관한 부기>
본 발명의 일 형태는, 실시형태에서 설명한 구조를 다른 실시형태에서 설명한 임의의 구조와 적절히 조합하여 구성될 수 있다. 또한, 하나의 실시형태에서 복수의 구조예를 설명하고 있는 경우에는 구조예 중 몇 개를 적절히 조합할 수 있다.
또한, 실시형태에서 설명한 내용(또는 그 일부)은, 같은 실시형태의 다른 내용 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에서 설명한 내용(또는 그 일부)에 적용, 조합, 또는 치환될 수 있다.
또한, 각 실시형태에서, 그 실시형태에서 설명한 내용은 다양한 도면을 참조하여 설명된 내용, 또는 본 명세서에 개시된 문장으로 설명된 내용이다.
또한, 하나의 실시형태에서 설명한 도면(또는 그 일부)을, 그 도면의 다른 부분, 실시형태에서 설명한 다른 도면(또는 그 일부), 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에서 설명한 도면(또는 그 일부)과 조합함으로써 더 많은 도면을 형성할 수 있다.
<서수사에 관한 부기>
본 명세서 등에서 "제 1", "제 2", 및 "제 3" 등의 서수사는 구성 요소 간의 혼동을 피하기 위하여 사용하고 있다. 따라서, 이들 용어는 구성 요소의 수 또는 순서를 한정하지 않는다. 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 "제 2" 구성 요소라고 부를 수 있다. 또한, 본 명세서 등에서는, 하나의 실시형태의 "제 1" 구성 요소를 다른 실시형태 또는 청구항에서 서수사 없이 부를 수 있다.
<도면의 설명에 관한 부기>
도면을 참조하여 실시형태에 대하여 설명한다. 다만, 실시형태는 다양한 형태로 실시될 수 있다. 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 실시형태의 기재에 한정하여 해석되는 것은 아니다. 또한, 실시형태의 구조에서는, 같은 부분 또는 비슷한 기능을 갖는 부분을 다른 도면에서 같은 부호로 나타내고, 이러한 부분에 대한 설명은 반복하지 않는다.
본 명세서 등에 있어서, "위에" 및 "아래에" 등 배치를 설명하는 용어는 구성 요소의 위치 관계를, 도면을 참조하여 설명하기 위하여 편의상 사용되고 있다. 또한, 구성 요소의 위치 관계는, 구성 요소를 설명하는 방향에 따라 적절히 바뀐다. 따라서, 배치를 설명하는 용어는 본 명세서에서 사용한 것들에 한정되지 않고, 상황에 따라 적절히 다른 용어로 바꿔도 좋다.
"위" 또는 "아래"라는 용어는 반드시 구성 요소가 다른 구성 요소 바로 위 또는 바로 아래에 있고 직접 접촉하는 것을 의미하지는 않는다. 예를 들어, "절연층 A 위의 전극 B"라는 표현은, 반드시 전극 B가 절연층 A 상에서 직접 접촉하는 것을 의미하지는 않고, 절연층 A와 전극 B 사이에 다른 구성 요소가 제공되어 있는 경우를 의미할 수 있다.
또한, 본 명세서 등의 블록도에서는, 구성 요소를 기능마다 분류하고 서로 독립된 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 이러한 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우, 또는 복수의 회로에 하나의 기능이 관련되는 경우가 있다. 따라서, 블록도의 블록은 반드시 명세서에서 설명한 구성 요소를 나타내는 것은 아니고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
도면에서, 크기, 층의 두께, 또는 영역은, 설명의 편의를 위하여 임의로 정한 것이다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한, 도면은 명확성을 위하여 모식적으로 나타낸 것이며, 본 발명의 실시형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 노이즈 또는 타이밍의 어긋남에 기인한 신호, 전압, 또는 전류의 변동이 포함될 수 있다.
상면도(평면도 또는 레이아웃 도면이라고도 함) 및 사시도 등의 도면에서는, 도면의 명확성을 위하여 일부의 구성 요소를 도시하지 않은 경우가 있다.
도면에서, 같은 구성 요소, 비슷한 기능을 갖는 구성 요소, 같은 재료로 형성되는 구성 요소, 또는 동시에 형성되는 구성 요소는 같은 참조 부호로 나타내어지는 경우가 있고, 그 설명은 반복하지 않는 경우가 있다.
<바꿔 말할 수 있는 표현에 관한 부기>
본 명세서 등에서는 "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자) 및 "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 용어를 사용하여 트랜지스터의 접속 관계를 설명한다. 이는, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스 또는 드레인은 상황에 따라 적절히 소스(또는 드레인) 단자 또는 소스(또는 드레인) 전극 등이라고 할 수 있다. 본 명세서 등에서, 게이트를 제외한 2개의 단자를 제 1 단자 및 제 2 단자 또는 제 3 단자 및 제 4 단자라고 하는 경우가 있다. 본 명세서 등에서 트랜지스터가 2개 이상의 게이트를 갖는 경우(이러한 구조를 듀얼 게이트 구조라고 하는 경우가 있음), 이들 게이트를 제 1 게이트 및 제 2 게이트 또는 프런트 게이트 및 백 게이트라고 하는 경우가 있다. 또한, "보텀 게이트"란, 트랜지스터의 제작 시에 채널 형성 영역보다 먼저 형성되는 단자이고, "톱 게이트"란, 트랜지스터의 제작 시에 채널 형성 영역보다 나중에 형성되는 단자이다.
트랜지스터는 게이트, 소스, 및 드레인의 3개의 단자를 갖는 소자이다. 게이트는 트랜지스터의 도통 상태를 제어하기 위한 제어 단자로서 기능하는 단자이다. 트랜지스터의 입출력 단자의 기능은 형태 및 단자에 인가되는 전위의 레벨에 의존하고, 2개의 단자 중 한쪽이 소스로서 기능하고, 다른 쪽이 드레인으로서 기능한다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다. 본 명세서 등에서, 게이트를 제외한 2개의 단자를 제 1 단자 및 제 2 단자 또는 제 3 단자 및 제 4 단자라고 하는 경우가 있다.
또한, 본 명세서 등에서 "전극" 또는 "배선" 등의 용어는 그 구성 요소의 기능을 한정하지 않는다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극" 또는 "배선"이라는 용어는 일체로 형성된 복수의 "전극" 및 "배선"의 조합을 의미할 수도 있다.
본 명세서 등에 있어서, "전압" 및 "전위"는 서로 바꿀 수 있다. "전압"이라는 용어는 기준 전위로부터의 전위차를 말한다. 기준 전위가 그라운드 전위인 경우에는 예를 들어, "전압"을 "전위"로 바꿀 수 있다. 그라운드 전위는 반드시 0V를 의미하지는 않는다. 전위는 상대적인 값이며, 기준 전위에 따라서는 배선 등에 인가되는 전위가 변화되는 경우가 있다. 또한, 본 명세서에서, 기준 전위는 소정의 부분 또는 위치만의 기준 전위를 말하는 것이고, 다른 부분 또는 위치의 기준 전위를 말하는 것이 아니다.
본 명세서 등에서는, 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있거나, 경우 또는 상황에 따라서는 "막" 또는 "층"이라는 용어를 포함하지 않는 용어로 교체할 수 있다. 예를 들어 "도전층" 또는 "도전막"이라는 용어를 "도전체"라는 용어로 바꿀 수 있는 경우가 있다. 또한, 예를 들어, "절연층" 또는 "절연막"이라는 용어를 "절연체"라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서, "배선", "신호선", 및 "전원선" 등의 용어는 상황 또는 조건에 따라 서로 교체될 수 있다. 예를 들어, "배선"이라는 용어를 "신호선"이라는 용어로 바꿀 수 있는 경우가 있다. 예를 들어, "배선"이라는 용어를 "전원선" 등의 용어로 바꿀 수 있는 경우가 있다. "신호선" 또는 "전원선" 등의 용어를 "배선"이라는 용어로 바꿀 수 있는 경우가 있다. "전원선" 등의 용어를 "신호선" 등의 용어로 바꿀 수 있는 경우가 있다. "신호선" 등의 용어를 "전원선" 등의 용어로 바꿀 수 있는 경우가 있다. 배선에 인가되는 "전위"라는 용어는 상황 또는 조건에 따라 "신호" 등이라는 용어로 바꿀 수 있다. 반대로, "신호" 등이라는 용어를 "전위"라는 용어로 바꿀 수 있는 경우가 있다.
<용어의 정의에 관한 부기>
상술한 실시형태에서 언급한 용어의 정의는 다음과 같다.
<<반도체>>
본 명세서에서 "반도체"는 예를 들어, 도전성이 충분히 낮은 경우에 "절연체"의 특성을 갖는 경우가 있다. 또한, "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"를 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, "반도체"는 예를 들어, 도전성이 충분히 높은 경우에 "도전체"의 특성을 포함하는 경우가 있다. 또한, "반도체"와 "도전체"의 경계가 명백하지 않기 때문에, "반도체"와 "도전체"를 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
또한, 반도체의 불순물이란, 예를 들어, 반도체층의 주성분 외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만의 원소는 불순물이다. 불순물이 포함되면, DOS(density of states)가 반도체에 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는, 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 반도체의 주성분 외의 전이 금속이 포함되고, 구체적으로는 예를 들어, 수소(물에 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소가 있다. 반도체가 산화물 반도체인 경우, 예를 들어, 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한, 반도체가 실리콘층인 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
<<트랜지스터>>
본 명세서에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 형성 영역을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서, 채널 형성 영역이란 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 회로 동작에서 전류가 흐르는 방향이 변화될 때 바뀔 수 있다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있다.
<<스위치>>
본 명세서 등에서 스위치란, 도통(온 상태) 또는 비도통(오프 상태)이 되어 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 전환하는 기능을 갖는다.
스위치의 예에는 전기적 스위치 및 기계적 스위치가 포함된다. 즉, 전류를 제어할 수 있다면 특정의 소자에 한정되지 않고, 임의의 소자를 스위치로서 사용할 수 있다.
전기적 스위치의 예에는, 트랜지스터(예를 들어, 바이폴러 트랜지스터 또는 MOS 트랜지스터), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키 다이오드, MIM(metal-insulator-metal) 다이오드, MIS(metal-insulator-semiconductor) 다이오드, 또는 다이오드 접속의 트랜지스터), 및 이러한 소자를 조합한 논리 회로가 포함된다.
트랜지스터를 스위치로서 사용하는 경우, 트랜지스터의 "온 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 단락되어 있는 상태를 말한다. 또한, 트랜지스터의 "오프 상태"란, 트랜지스터의 소스 전극과 드레인 전극이 전기적으로 차단되어 있는 상태를 말한다. 트랜지스터가 단순히 스위치로서 동작하는 경우에는, 트랜지스터의 극성(도전형)은 특정한 것에 특별히 한정되지 않는다.
기계적 스위치의 예로서는, DMD(digital micromirror device) 등의 MEMS(micro electro mechanical systems) 기술을 사용하여 형성한 스위치가 있다. 이러한 스위치는, 기계적으로 움직일 수 있는 전극을 포함하며, 그 전극의 움직임에 따라 도통과 비도통을 제어하여 동작한다.
<<채널 길이>>
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다.
하나의 트랜지스터에서, 채널 길이는 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
<<채널 폭>>
본 명세서 등에서 채널 폭이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다.
하나의 트랜지스터에서, 채널 폭은 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)이 트랜지스터의 상면도에 나타나는 채널 폭(이하, 외견상 채널 폭이라고 함)과 다른 경우가 있다. 예를 들어, 삼차원 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에 나타나는 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 삼차원 구조를 갖는 미세화된 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 실제로 채널이 형성될 때 얻어지는 실효적인 채널 폭이, 상면도에 나타나는 외견상 채널 폭보다 크다.
삼차원 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 가정 조건으로서 반도체의 형상을 알고 있는 것으로 상정할 필요가 있다. 따라서, 반도체의 형상을 정확하게 모르는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서는, 트랜지스터의 상면도에 있어서 반도체와 게이트 전극이 서로 중첩되는 영역에서, 소스와 드레인이 서로 마주 보는 부분의 길이인 외견상의 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, SCW 및 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하고 분석함으로써 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도 및 채널 폭당 전류값 등을 계산하여 얻는 경우, SCW를 계산에 사용할 수 있다. 이 경우, 실효적인 채널 폭을 계산에 사용한 경우의 값과는 다른 값이 얻어질 수 있다.
<<접속>>
본 명세서 등에서 X와 Y가 접속된다고 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 포함된다. 따라서, 소정의 접속 관계, 예를 들어, 도면 및 문장으로 나타낸 접속 관계에 한정되지 않고, 도면 및 문장으로 나타낸 접속 관계를 갖는 소자들 사이에 다른 소자가 개재되어도 좋다.
여기서, X 및 Y 등은 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층 등)를 나타낸다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)를 X와 Y 사이에 접속시킬 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통(온 또는 오프)이 되어 전류를 흘릴지 여부를 결정한다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 컨버터 또는 스텝다운 컨버터) 또는 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어, X와 Y 사이에 또 다른 회로가 개재되어 있더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다.
또한, X와 Y가 전기적으로 접속된다고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우), 그리고 X와 Y가 직접 접속되는 경우(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)가 포함된다. 즉, "X와 Y가 전기적으로 접속된다"라는 명시적인 표현은, "X와 Y가 접속된다"라는 명시적이고 단순한 표현과 같다.
예를 들어, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고 Z1의 또 다른 부분이 X와 직접 접속되며, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고 Z2의 또 다른 부분이 Y와 직접 접속되는 경우에는 다음의 표현 중 어느 것을 사용할 수 있다.
예를 들어, 상기 표현에는 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)이 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 서로 전기적으로 접속된다", 그리고 "X가 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 접속되도록 제공된다"가 포함된다. 회로 구성에서의 접속 순서를 상술한 예와 비슷한 표현에 의하여 규정하면, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 서로 구별하여 기술적 범위를 특정할 수 있다. 또한, 이들 표현은 예이고, 이 표현에 제한은 없다. 여기서, X, Y, Z1, 및 Z2는 각각 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)를 나타낸다.
회로도에서 독립적인 구성 요소가 서로 전기적으로 접속되어 있더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 갖는 경우가 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우, 하나의 도전막은 배선 및 전극으로서 기능한다. 그러므로, 본 명세서에서 "전기적 접속"은 하나의 도전막이 복수의 구성 요소의 기능을 갖는 경우를 그 범주에 포함한다.
<<평행 또는 수직>>
본 명세서에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함된다. 또한, "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타낸다. 따라서, 각도가 85° 이상 95° 이하인 경우도 포함된다. 또한, "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
<<삼방정 및 능면체정>>
본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
OUT[1]: 열 출력 회로, OUT[j]: 열 출력 회로, OUT[n]: 열 출력 회로, OUT[j+1]: 열 출력 회로, Cref: 참조 열 출력 회로, AM[1,1]: 메모리 셀, AM[i,1]: 메모리 셀, AM[m,1]: 메모리 셀, AM[1,j]: 메모리 셀, AM[i,j]: 메모리 셀, AM[m,j]: 메모리 셀, AM[1,n]: 메모리 셀, AM[i,n]: 메모리 셀, AM[m,n]: 메모리 셀, AM[i+1,j]: 메모리 셀, AM[i,j+1]: 메모리 셀, AM[i+1,j+1]: 메모리 셀, AMref[1]: 메모리 셀, AMref[i]: 메모리 셀, AMref[m]: 메모리 셀, AMref[i+1]: 메모리 셀, CI: 정전류 회로, CIref: 정전류 회로, CM: 커런트 미러 회로, OT[1]: 출력 단자, OT[j]: 출력 단자, OT[n]: 출력 단자, OT[j+1]: 출력 단자, OTref: 출력 단자, SPT[1]: 출력 단자, SPT[j]: 출력 단자, SPT[n]: 출력 단자, SPT[j+1]: 출력 단자, CT1: 단자, CT2: 단자, CT3: 단자, CT4: 단자, CT5[1]: 단자, CT5[j]: 단자, CT5[n]: 단자, CT5[j+1]: 단자, CT6[1]: 단자, CT6[j]: 단자, CT6[n]: 단자, CT6[j+1]: 단자, CT7: 단자, CT8: 단자, Tr1: 트랜지스터, Tr2: 트랜지스터, Tr3: 트랜지스터, Tr4: 트랜지스터, Tr5: 트랜지스터, Tr6: 트랜지스터, Tr7: 트랜지스터, Tr11: 트랜지스터, Tr12: 트랜지스터, C1: 용량 소자, C2: 용량 소자, OSP: 배선, ORP: 배선, B[1]: 배선, B[j]: 배선, B[n]: 배선, B[j+1]: 배선, Bref: 배선, WD[1]: 배선, WD[j]: 배선, WD[n]: 배선, WD[j+1]: 배선, WDref: 배선, VR: 배선, RW[1]: 배선, RW[i]: 배선, RW[m]: 배선, RW[i+1]: 배선, WW[1]: 배선, WW[i]: 배선, WW[m]: 배선, WW[i+1]: 배선, OL[1]: 배선, OL[j]: 배선, OL[n]: 배선, OL[j+1]: 배선, OLref: 배선, IL[1]: 배선, IL[j]: 배선, IL[n]: 배선, IL[j+1]: 배선, ILref: 배선, BG[1]: 배선, BG[j]: 배선, BG[n]: 배선, BG[j+1]: 배선, BGref: 배선, VDDL: 배선, VSSL: 배선, NCMref: 노드, N[1,1]: 노드, N[i,1]: 노드, N[m,1]: 노드, N[1,j]: 노드, N[i,j]: 노드, N[m,j]: 노드, N[1,n]: 노드, N[i,n]: 노드, N[m,n]: 노드, N[i+1,j]: 노드, N[i,j+1]: 노드, N[i+1,j+1]: 노드, Nref[1]: 노드, Nref[i]: 노드, Nref[m]: 노드, Nref[i+1]: 노드, Co1: 화살표, Co2: 화살표, Ro1: 화살표, Ro2: 화살표, SW1: 스위치, SW2: 스위치, M: 트랜지스터, MD: 트랜지스터, C11: 용량 소자, C12: 용량 소자, Sig1(j): 신호선, Sig2(j): 신호선, Sig1(j+1): 신호선, Sig2(j+1): 신호선, G1(i): 주사선, G2(i): 주사선, CL(g): 제어선, ML(h): 검지 신호선, C(g): 전극, M(h): 전극, BR(g,h): 도전막, CSCOM: 배선, VCOM1: 배선, VCOM2: 제 4 도전막, ANO: 제 3 도전막, FPC1: 플렉시블 인쇄 회로, FPC2: 플렉시블 인쇄 회로, ACF1: 도전 재료, ACF2: 도전 재료, AF1: 배향막, AF2: 배향막, BM: 차광막, CF1: 착색막, CF2: 착색막, KB1: 구조체, CP: 도전 재료, GD: 구동 회로, SD: 구동 회로, OSC: 발진 회로, DC: 검출 회로, I1: 절연체, I2: 절연체, S1: 산화물, S2: 산화물, S3: 산화물, 100: 반도체 장치, 110: 오프셋 회로, 111: 오프셋 회로, 112: 오프셋 회로, 113: 오프셋 회로, 120: 메모리 셀 어레이, 121: 메모리 셀 어레이, 150: 오프셋 회로, 160: 메모리 셀 어레이, 501A: 제 1 절연막, 501C: 제 2 절연막, 504: 도전막, 506: 절연막, 505: 접합층, 508: 반도체막, 511B: 도전막, 511C: 도전막, 512A: 도전막, 512B: 도전막, 516: 절연막, 518: 절연막, 519B: 단자, 519C: 단자, 520: 기능층, 521: 절연막, 522: 접속부, 524: 도전막, 528: 절연막, 530(i,j): 화소 회로, 530(i,j+1): 화소 회로, 550(i,j): 제 2 표시 소자, 550(i,j+1): 제 2 표시 소자, 551(i,j): 제 3 전극, 552: 제 4 전극, 553(j): 층, 570: 기판, 591A: 개구, 591B: 개구, 591C: 개구, 592A: 제 1 개구, 592B: 제 2 개구, 592C: 개구, 700TP1: 터치 패널, 702(i,j): 화소, 702(i,j+1): 화소, 702(i+1,j): 화소, 702(i+2,j): 화소, 705: 밀봉 재료, 706: 절연막, 709: 접합층, 710: 기판, 719: 단자, 750(i,j): 제 1 표시 소자, 750(i,j+1): 제 1 표시 소자, 750(i,j+2): 제 1 표시 소자, 751(i,j): 제 1 전극, 751(i,j+1): 제 1 전극, 751(i,j+2): 제 1 전극, 751(i+1,j): 제 1 전극, 751(i+2,j): 제 1 전극, 751E: 영역, 751H: 개구, 752: 제 2 전극, 753: 층, 754A: 제 1 중간막, 754B: 제 2 중간막, 754C: 중간막, 770: 기판, 770P: 기능층, 770D: 기능층, 771: 절연막, 775(g,h): 검지 소자, 775(g,1): 검지 소자, 775(g,q): 검지 소자, 775(1,h): 검지 소자, 775(p,h): 검지 소자, 1200A: 트랜지스터, 1200B: 트랜지스터, 1200C: 트랜지스터, 1200D: 트랜지스터, 1200E: 트랜지스터, 1200F: 트랜지스터, 1200G: 트랜지스터, 1205: 도전체, 1205a: 도전체, 1205b: 도전체, 1220: 절연체, 1222: 절연체, 1224: 절연체, 1230: 산화물, 1230a: 산화물, 1230b: 산화물, 1230c: 산화물, 1230d: 산화물, 1240a: 도전체, 1240b: 도전체, 1241a: 도전체, 1241b: 도전체, 1250: 절연체, 1260: 도전체, 1260a: 도전체, 1260b: 도전체, 1260c: 도전체, 1270: 절연체, 1280: 절연체, 1282: 절연체, 1285: 절연체, 1286: 절연체, 4700: 전자 부품, 4701: 리드, 4702: 인쇄 회로 기판, 4703: 회로부, 4704: 회로 기판, 4800: 반도체 웨이퍼, 4800a: 칩, 4801: 웨이퍼, 4801a: 웨이퍼, 4802: 회로부, 4803: 스페이싱, 4803a: 스페이싱, 4810: 반도체 웨이퍼, 5221: 하우징, 5222: 표시부, 5223: 조작 버튼, 5224: 스피커, 5431: 하우징, 5432: 표시부, 5433: 장문 판독부, 5434: 배선, 5435: 손, 5501: 하우징, 5502: 표시부, 5503: 마이크로폰, 5504: 스피커, 5505: 조작 버튼, 5801: 제 1 하우징, 5802: 제 2 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 연결부, 6560: TV, 6561: 방송국, 6562: 인공 위성, 6563: 방송탑, 6564: 안테나, 6565: 안테나, 6566A: 전파, 6566B: 전파, 6567A: 전파, 6567B: 전파, 6600: 구급차, 6601: 의료 기관, 6602: 의료 기관, 6605: 고속 네트워크, 6610: 카메라, 6611: 인코더, 6612: 통신 장치, 6615: 영상 데이터, 6616: 영상 데이터, 6620: 통신 장치, 6621: 디코더, 6622: 서버, 6623: 표시 장치.
본 출원은 2016년 3월 18일에 일본 특허청에 출원된 일련 번호 2016-055281의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (25)

  1. 반도체 장치로서,
    적화 연산(product-sum operation) 회로를 포함하는 인공 신경 회로망(artificial neural network)을 포함하고,
    상기 적화 연산 회로는 제 1 메모리 셀, 제 2 메모리 셀 및 오프셋 회로를 포함하고,
    상기 제 1 메모리 셀은 제 1 아날로그 데이터를 저장하고,
    상기 제 2 메모리 셀은 참조 아날로그 데이터를 저장하고,
    기준 전위가 선택 신호로서 인가될 때, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 각각 제 1 전류 및 제 2 전류를 공급하고,
    상기 오프셋 회로는 상기 제 1 전류와 상기 제 2 전류 사이의 차분 전류에 대응하는 제 3 전류를 상기 제 1 메모리 셀에 공급하고,
    제 2 아날로그 데이터에 대응하는 전위가 상기 선택 신호로서 인가될 때, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 각각 제 4 전류 및 제 5 전류를 공급하고,
    상기 적화 연산 회로는 상기 제 4 전류와 상기 제 5 전류 사이의 차분 전류에서 상기 제 3 전류를 뺌으로써 상기 제 1 아날로그 데이터와 상기 제 2 아날로그 데이터의 곱의 합에 의존하는 전류를 획득하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 오프셋 회로는 제 1 정전류 회로, 제 2 정전류 회로, 제 1 내지 제 3 트랜지스터, 제 1 용량 소자, 제 1 배선, 제 2 배선, 제 1 출력 단자, 제 2 출력 단자 및 커런트 미러 회로를 포함하고,
    상기 제 1 정전류 회로는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 제 2 단자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 단자는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 상기 제 2 단자와 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자는 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되고,
    상기 제 1 배선은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 2 정전류 회로는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 배선은 상기 제 2 출력 단자와 전기적으로 접속되고,
    상기 커런트 미러 회로는 상기 제 2 배선의 전위에 대응한 전류를 상기 제 1 배선 및 상기 제 2 배선으로부터 출력하고,
    상기 제 1 메모리 셀은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 2 메모리 셀은 상기 제 2 출력 단자와 전기적으로 접속되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 정전류 회로는 제 4 트랜지스터를 포함하고,
    상기 제 2 정전류 회로는 제 5 트랜지스터를 포함하고,
    상기 제 4 트랜지스터 및 상기 제 5 트랜지스터는 각각 백 게이트를 포함하고,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 4 트랜지스터의 상기 제 1 단자와 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 단자는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 5 트랜지스터의 상기 제 1 단자와 전기적으로 접속되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 커런트 미러 회로는 제 6 트랜지스터 및 제 7 트랜지스터를 포함하고,
    상기 제 6 트랜지스터의 제 1 단자는 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 단자는 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 게이트는 상기 제 2 배선과 전기적으로 접속되는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 메모리 셀은 제 8 트랜지스터, 제 9 트랜지스터 및 제 2 용량 소자를 포함하고,
    상기 제 2 메모리 셀은 제 10 트랜지스터, 제 11 트랜지스터 및 제 3 용량 소자를 포함하고,
    상기 제 8 트랜지스터의 제 1 단자는 상기 제 9 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 2 용량 소자의 제 1 단자는 상기 제 8 트랜지스터의 상기 제 1 단자와 전기적으로 접속되고,
    상기 제 9 트랜지스터의 제 1 단자는 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 10 트랜지스터의 제 1 단자는 상기 제 11 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 3 용량 소자의 제 1 단자는 상기 제 10 트랜지스터의 상기 제 1 단자와 전기적으로 접속되고,
    상기 제 11 트랜지스터의 제 1 단자는 상기 제 2 출력 단자와 전기적으로 접속되는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 11 트랜지스터는 각각 극성이 같은, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 내지 제 11 트랜지스터의 적어도 하나의 채널 형성 영역은 인듐, 원소 M 및 아연 중 적어도 하나를 포함하는 산화물을 포함하고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 어느 하나인, 반도체 장치.
  8. 전자 기기로서,
    제 1 항에 따른 반도체 장치; 및
    하우징을 포함하는, 전자 기기.
  9. 전자 기기로서,
    제 1 항에 따른 반도체 장치로서, 패턴 인식 처리 또는 연상 기억 처리를 수행하는 상기 반도체 장치를 포함하는, 전자 기기.
  10. 반도체 장치에 있어서,
    복수의 메모리 셀;
    제 1 회로;
    제 2 회로;
    복수의 트랜지스터;
    복수의 용량 소자;
    복수의 배선;
    복수의 출력 단자; 및
    제 3 회로를 포함하고,
    상기 복수의 메모리 셀 중 하나의 메모리 셀은 제 1 아날로그 데이터에 대응하는 전위를 유지하고,
    상기 복수의 메모리 셀 중 다른 하나의 메모리 셀은 제 2 아날로그 데이터에 대응하는 전위를 유지하고,
    상기 반도체 장치는 인공 신경 회로망의 구성요소이고,
    상기 인공 신경 회로망은 접속 강도가 변경될 때 다양한 입력 패턴을 학습함으로써 패턴 인식이 가능하고,
    상기 제 1 아날로그 데이터는 가중치 계수로서 기능하고 상기 제 2 아날로그 데이터는 뉴런 출력으로서 기능하여, 상기 인공 신경 회로망은 뉴런 출력의 가중치 계산을 동시에 수행 가능하고,
    상기 가중치 계산의 결과에 대응하는 데이터는 출력 신호로서 획득되는, 반도체 장치.
  11. 반도체 장치에 있어서,
    제 1 메모리 셀;
    제 2 메모리 셀;
    제 1 회로;
    제 2 회로;
    복수의 트랜지스터;
    복수의 용량 소자;
    복수의 배선;
    복수의 출력 단자; 및
    제 3 회로를 포함하고,
    상기 제 1 메모리 셀은 가중치 계수에 대응하는 전위를 유지하고,
    상기 제 2 메모리 셀은 뉴런 출력에 대응하는 전위를 유지하고,
    상기 반도체 장치는 패턴 인식이 가능하고,
    상기 반도체 장치는 시냅스 입력을 출력 신호로서 획득하기 위하여 뉴런 출력의 가중치 계산을 동시에 수행 가능한, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 1 회로는 상기 복수의 배선 중 제 1 배선과 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 배선에 제 1 전류를 공급하고,
    상기 복수의 트랜지스터 중 제 1 트랜지스터의 제 1 단자는 상기 복수의 트랜지스터 중 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 제 2 단자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 단자는 상기 제 1 배선과 전기적으로 접속되고,
    상기 복수의 트랜지스터 중 제 3 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 상기 제 2 단자와 전기적으로 접속되고,
    상기 복수의 용량 소자 중 제 1 용량 소자의 제 1 단자는 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 배선은 상기 복수의 출력 단자 중 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 2 회로는 상기 복수의 배선 중 제 2 배선과 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 2 배선에 제 2 전류를 공급하고,
    상기 제 2 배선은 상기 복수의 출력 단자 중 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 3 회로는 상기 제 2 배선의 전위에 대응한 제 3 전류를 상기 제 1 배선 및 상기 제 2 배선으로부터 출력하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 복수의 메모리 셀 중 상기 하나의 메모리 셀은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 복수의 메모리 셀 중 상기 다른 하나의 메모리 셀은 상기 제 2 출력 단자와 전기적으로 접속되는, 반도체 장치.
  15. 제 10 항에 있어서,
    상기 복수의 트랜지스터는 극성이 같은, 반도체 장치.
  16. 제 10 항에 있어서,
    상기 복수의 트랜지스터의 적어도 하나의 채널 형성 영역은 인듐, 원소 M 및 아연 중 적어도 하나를 포함하는 산화물을 포함하고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 어느 하나인, 반도체 장치.
  17. 반도체 웨이퍼로서,
    제 10 항에 따른 복수의 반도체 장치; 및
    다이싱용 영역을 포함하는, 반도체 웨이퍼.
  18. 전자 기기로서,
    제 10 항에 따른 반도체 장치; 및
    하우징을 포함하는, 전자 기기.
  19. 제 11 항에 있어서,
    상기 제 1 회로는 상기 복수의 배선 중 제 1 배선과 전기적으로 접속되고,
    상기 제 1 회로는 상기 제 1 배선에 제 1 전류를 공급하고,
    상기 복수의 트랜지스터 중 제 1 트랜지스터의 제 1 단자는 상기 복수의 트랜지스터 중 제 2 트랜지스터의 제 1 단자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 제 2 트랜지스터의 제 2 단자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 단자는 상기 제 1 배선과 전기적으로 접속되고,
    상기 복수의 트랜지스터 중 제 3 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 상기 제 2 단자와 전기적으로 접속되고,
    상기 복수의 용량 소자 중 제 1 용량 소자의 제 1 단자는 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 제 1 배선은 상기 복수의 출력 단자 중 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 2 회로는 상기 복수의 배선 중 제 2 배선과 전기적으로 접속되고,
    상기 제 2 회로는 상기 제 2 배선에 제 2 전류를 공급하고,
    상기 제 2 배선은 상기 복수의 출력 단자 중 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 3 회로는 상기 제 2 배선의 전위에 대응한 제 3 전류를 상기 제 1 배선 및 상기 제 2 배선으로부터 출력하는, 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 메모리 셀은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 2 메모리 셀은 상기 제 2 출력 단자와 전기적으로 접속되는, 반도체 장치.
  22. 제 11 항에 있어서,
    상기 복수의 트랜지스터는 극성이 같은, 반도체 장치.
  23. 제 11 항에 있어서,
    상기 복수의 트랜지스터의 적어도 하나의 채널 형성 영역은 인듐, 원소 M 및 아연 중 적어도 하나를 포함하는 산화물을 포함하고,
    상기 원소 M은 알루미늄, 갈륨, 이트륨 및 주석 중 어느 하나인, 반도체 장치.
  24. 반도체 웨이퍼로서,
    제 11 항에 따른 복수의 반도체 장치; 및
    다이싱용 영역을 포함하는, 반도체 웨이퍼.
  25. 전자 기기로서,
    제 11 항에 따른 반도체 장치; 및
    하우징을 포함하는, 전자 기기.
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