JP6882025B2 - 半導体装置、及び該半導体装置を利用したシステム - Google Patents
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Description
本発明の一態様は、メモリセルアレイと、オフセット回路と、を有し、メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トランジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、第1定電流回路は、第1配線と電気的に接続され、第1定電流回路は、第1配線に第1電流を供給する機能を有し、第1トランジスタの第1端子は、第2トランジスタの第1端子と電気的に接続され、第1トランジスタのゲートは、第2トランジスタの第2端子と電気的に接続され、第2トランジスタの第1端子は、第1配線と電気的に接続され、第3トランジスタの第1端子は、第2トランジスタの第2端子と電気的に接続され、第1容量素子の第1端子は、第1トランジスタのゲートと電気的に接続され、第1配線は、第1出力端子と電気的に接続され、第2定電流回路は、第2配線と電気的に接続され、第2定電流回路は、第2配線に第2電流を供給する機能を有し、第2配線は、第2出力端子と電気的に接続され、カレントミラー回路は、第2配線の電位に応じた第3電流を、第1配線と、第2配線と、から出力する機能を有し、第1メモリセルは、第1出力端子と電気的に接続され、第2メモリセルは、第2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)において、第1定電流回路は、第4トランジスタを有し、第2定電流回路は、第5トランジスタを有し、第4トランジスタ、及び第5トランジスタは、それぞれバックゲートを有し、第4トランジスタの第1端子は、第1配線と電気的に接続され、第4トランジスタのゲートは、第4トランジスタの第1端子と電気的に接続され、第5トランジスタの第1端子は、第2配線と電気的に接続され、第5トランジスタのゲートは、第5トランジスタの第1端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)又は前記(2)において、カレントミラー回路は、第6トランジスタと、第7トランジスタと、を有し、第6トランジスタの第1端子は、第1配線と電気的に接続され、第6トランジスタのゲートは、第2配線と電気的に接続され、第7トランジスタの第1端子は、第2配線と電気的に接続され、第7トランジスタのゲートは、第2配線と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(3)のいずれか一において、第1メモリセルは、第8トランジスタと、第9トランジスタと、第2容量素子と、を有し、第2メモリセルは、第10トランジスタと、第11トランジスタと、第3容量素子と、を有し、第8トランジスタの第1端子は、第9トランジスタのゲートと電気的に接続され、第2容量素子の第1端子は、第8トランジスタの第1端子と電気的に接続され、第9トランジスタの第1端子は、第1出力端子と電気的に接続され、第10トランジスタの第1端子は、第11トランジスタのゲートと電気的に接続され、第3容量素子の第1端子は、第10トランジスタの第1端子と電気的に接続され、第11トランジスタの第1端子は、第2出力端子と電気的に接続されることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(4)のいずれか一において、第1乃至第11トランジスタは、同一の極性であることを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(5)のいずれか一において、第1乃至第11トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置である。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウェハである。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一に記載の半導体装置と、筐体と、を有する電子機器である。
又は、本発明の一態様は、前記(8)において、前記(1)乃至(6)のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器である。
又は、本発明の一態様は、前記(9)に記載の電子機器と、生体情報を取得する装置と、を有する生体認証システムである。
又は、本発明の一態様は、前記(9)に記載の電子機器を用いた映像配信システムであって、映像データのエンコード処理を行う機能と、エンコード処理が行われた映像データを送信する機能と、を有する映像配信システムである。
本実施の形態では、本発明の一態様の半導体装置である積和演算回路について説明する。なお、該積和演算回路は、複数の第1アナログデータと複数の第2アナログデータと、の積和を行う回路である。
図1に本発明の一態様の半導体装置の一例を示す。図1は、積和演算処理回路のブロック図を示しており、半導体装置100は、オフセット回路110と、メモリセルアレイ120と、を有する。
次に、オフセット回路110に適用できる回路構成の例について説明する。図2に、オフセット回路110の一例として、オフセット回路111を示す。
次に、定電流回路CI、及び定電流回路CIrefの内部の構成例について説明する。
次に、カレントミラー回路CMの内部の構成例について説明する。
次に、メモリセルアレイ120に適用できる回路構成の例について説明する。図5に、メモリセルアレイ120の一例として、メモリセルアレイ121を示す。
ここでは、本発明の一態様の半導体装置100の動作の一例について説明する。なお、本動作例で説明する半導体装置100は、オフセット回路110として、図6に示すオフセット回路150を適用し、かつ半導体装置100のメモリセルアレイ120として、図7に示すメモリセルアレイ160を適用した構成とする。
時刻T01から時刻T02までの間において、配線WW[i]に高レベル電位(図8ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図8ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電位(図8ではGNDと表記している。)よりもVPR−VX[i,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR−VX[i,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図8ではREFPと表記している。)が印加されている。
時刻T02から時刻T03までの間において、配線WW[i]に低レベル電位が印加される。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
時刻T03から時刻T04までの間において、配線WW[i]に低レベル電位が印加され、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には接地電位よりもVPR−VX[i+1,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR−VX[i+1,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されている。
時刻T04から時刻T05までの間において、時刻T01から時刻T02までの間の動作、又は時刻T03から時刻T04までの間の動作と同様に、残りのメモリセルAMに第1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VPRが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジスタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとっている。)となる。
時刻T05から時刻T06までの間において、配線ORPを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。なお、時刻T06の時点において、配線ORPには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3を非導通状態としている。
時刻T06から時刻T07までの間において、配線ORPを低レベル電位としている。上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態となる。
時刻T07から時刻T08までの間において、配線OSPを高レベル電位としている。上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態となる。このとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって電位が保持される。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタTr1のソース−ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる。
時刻T09以降は、図9を用いて説明する。時刻T09から時刻T10までの間において、配線RW[i]に基準電位(図9ではREFPと表記している。)よりもVW[i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
時刻T10から時刻T11までの間において、配線RW[i]には接地電位が印加されている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は、それぞれ時刻T08から時刻T09までの間の電位に戻る。
時刻T11から時刻T12までの間において、配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T09から時刻T10までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
時刻T12から時刻T13までの間において、配線RW[i+1]には接地電位が印加されている。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノードNref[i+1]の電位は、それぞれ時刻T10から時刻T11までの間の電位に戻る。
時刻T13から時刻T14までの間において、配線RW[i]、及び配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T09から時刻T10までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇する。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位−VW2[i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲートの電位が下降する。
時刻T14以降において、配線RW[i]、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1]の電位は、それぞれ時刻T12から時刻T13までの間の電位に戻る。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図10を用いて説明する。
図10(A)では上述の実施の形態で説明した半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
本実施の形態では、実施の形態1で説明した半導体装置の応用例について説明する。
ここでは、上述の人工ニューラルネットワークを利用した電子機器、又はシステムについて説明する。
本実施の形態では、実施の形態3で説明した図11(A)のタブレット型端末、又は図11(B)の携帯電話などに備えることのできる入出力装置について、説明する。
本実施の形態で説明する入出力装置はタッチパネル700TP1を有する(図14(A)参照)。なお、タッチパネルは表示部及び入力部を備える。
表示部は表示パネルを備え、表示パネルは画素702(i,j)を備える。
入力部は、表示パネルと重なる領域を備える(図14、図16(A)又は図17(A)参照)。
画素回路の構成例について、図20を用いて説明する。画素回路530(i,j)は、信号線Sig1(j)、信号線Sig2(j)、走査線G1(i)、走査線G2(i)、配線CSCOM及び第3の導電膜ANOと電気的に接続される。同様に、画素回路530(i,j+1)は、信号線Sig1(j+1)、信号線Sig2(j+1)、走査線G1(i)、走査線G2(i)、配線CSCOM及び第3の導電膜ANOと電気的に接続される。
スイッチSW1、トランジスタM、トランジスタMDは、ボトムゲート型又はトップゲート型などのトランジスタを用いることができる。
本実施の形態では、半導体装置の一形態を、図21乃至図27を用いて説明する。
以下では、本発明の一態様に係るトランジスタの一例について説明する。図21(A)、図21(B)、及び図21(C)は、本発明の一態様に係るトランジスタの上面図及び断面図である。図21(A)は上面図であり、図21(B)は、図21(A)に示す一点鎖線X1−X2、図21(C)は、一点鎖線Y1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。なお、図21(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図22には、図21のトランジスタとは別の構造の一例を示す。図22(A)はトランジスタ1200Bの上面を示す。なお、図の明瞭化のため、図22(A)において一部の膜は省略されている。また、図22(B)は、図22(A)に示す一点鎖線X1−X2に対応する断面図であり、図22(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
図23には、図21、及び図22のトランジスタとは別の構造の一例を示す。図23(A)はトランジスタ1200Cの上面を示す。なお、図の明瞭化のため、図23(A)において一部の膜は省略されている。また、図23(B)は、図23(A)に示す一点鎖線X1−X2に対応する断面図であり、図23(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
図24には、図21乃至図23のトランジスタとは別の構造の一例を示す。図24(A)はトランジスタ1200Dの上面を示す。なお、図の明瞭化のため、図24(A)において一部の膜は省略されている。また、図24(B)は、図24(A)に示す一点鎖線X1−X2に対応する断面図であり、図24(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
図25には、図21乃至図24のトランジスタとは別の構造の一例を示す。図25(A)はトランジスタ1200Eの上面を示す。なお、図の明瞭化のため、図25(A)において一部の膜は省略されている。また、図25(B)は、図25(A)に示す一点鎖線X1−X2に対応する断面図であり、図25(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
図26には、図21乃至図25のトランジスタとは別の構造の一例を示す。図26(A)はトランジスタ1200Fの上面を示す。なお、図の明瞭化のため、図26(A)において一部の膜は省略されている。また、図26(B)は、図26(A)に示す一点鎖線X1−X2に対応する断面図であり、図26(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
図27には、図21乃至図26のトランジスタとは別の構造の一例を示す。図27(A)はトランジスタ1200Gの上面を示す。なお、図の明瞭化のため、図27(A)において一部の膜は省略されている。また、図27(B)は、図27(A)に示す一点鎖線X1−X2に対応する断面図であり、図27(C)はY1−Y2に対応する断面図である。なお、一点鎖線X1−X2をチャネル長方向、一点鎖線Y1−Y2をチャネル幅方向という場合がある。
本実施の形態では、上記実施の形態で説明した酸化物1230に適用可能な酸化物半導体膜の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
以上の実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。
以下では、上記実施の形態中で言及した語句の定義について説明する。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソース−ドレイン間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース(ソース領域又はソース電極)とドレイン(ドレイン領域又はドレイン電極)との間の距離をいう。
本明細書等において、チャネル幅とは、例えば、上面図において半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
OUT[j] 列出力回路
OUT[n] 列出力回路
OUT[j+1] 列出力回路
Cref 参照列出力回路
AM[1,1] メモリセル
AM[i,1] メモリセル
AM[m,1] メモリセル
AM[1,j] メモリセル
AM[i,j] メモリセル
AM[m,j] メモリセル
AM[1,n] メモリセル
AM[i,n] メモリセル
AM[m,n] メモリセル
AM[i+1,j] メモリセル
AM[i,j+1] メモリセル
AM[i+1,j+1] メモリセル
AMref[1] メモリセル
AMref[i] メモリセル
AMref[m] メモリセル
AMref[i+1] メモリセル
CI 定電流回路
CIref 定電流回路
CM カレントミラー回路
OT[1] 出力端子
OT[j] 出力端子
OT[n] 出力端子
OT[j+1] 出力端子
OTref 出力端子
SPT[1] 出力端子
SPT[j] 出力端子
SPT[n] 出力端子
SPT[j+1] 出力端子
CT1 端子
CT2 端子
CT3 端子
CT4 端子
CT5[1] 端子
CT5[j] 端子
CT5[n] 端子
CT5[j+1] 端子
CT6[1] 端子
CT6[j] 端子
CT6[n] 端子
CT6[j+1] 端子
CT7 端子
CT8 端子
Tr1 トランジスタ
Tr2 トランジスタ
Tr3 トランジスタ
Tr4 トランジスタ
Tr5 トランジスタ
Tr6 トランジスタ
Tr7 トランジスタ
Tr11 トランジスタ
Tr12 トランジスタ
C1 容量素子
C2 容量素子
OSP 配線
ORP 配線
B[1] 配線
B[j] 配線
B[n] 配線
B[j+1] 配線
Bref 配線
WD[1] 配線
WD[j] 配線
WD[n] 配線
WD[j+1] 配線
WDref 配線
VR 配線
RW[1] 配線
RW[i] 配線
RW[m] 配線
RW[i+1] 配線
WW[1] 配線
WW[i] 配線
WW[m] 配線
WW[i+1] 配線
OL[1] 配線
OL[j] 配線
OL[n] 配線
OL[j+1] 配線
OLref 配線
IL[1] 配線
IL[j] 配線
IL[n] 配線
IL[j+1] 配線
ILref 配線
BG[1] 配線
BG[j] 配線
BG[n] 配線
BG[j+1] 配線
BGref 配線
VDDL 配線
VSSL 配線
NCMref ノード
N[1,1] ノード
N[i,1] ノード
N[m,1] ノード
N[1,j] ノード
N[i,j] ノード
N[m,j] ノード
N[1,n] ノード
N[i,n] ノード
N[m,n] ノード
N[i+1,j] ノード
N[i,j+1] ノード
N[i+1,j+1] ノード
Nref[1] ノード
Nref[i] ノード
Nref[m] ノード
Nref[i+1] ノード
Co1 矢印
Co2 矢印
Ro1 矢印
Ro2 矢印
SW1 スイッチ
SW2 スイッチ
M トランジスタ
MD トランジスタ
C11 容量素子
C12 容量素子
Sig1(j) 信号線
Sig2(j) 信号線
Sig1(j+1) 信号線
Sig2(j+1) 信号線
G1(i) 走査線
G2(i) 走査線
CL(g) 制御線
ML(h) 検知信号線
C(g) 電極
M(h) 電極
BR(g,h) 導電膜
CSCOM 配線
VCOM1 配線
VCOM2 第4の導電膜
ANO 第3の導電膜
FPC1 フレキシブルプリント基板
FPC2 フレキシブルプリント基板
ACF1 導電材料
ACF2 導電材料
AF1 配向膜
AF2 配向膜
BM 遮光膜
CF1 着色膜
CF2 着色膜
KB1 構造体
CP 導電材料
GD 駆動回路
SD 駆動回路
OSC 発振回路
DC 検知回路
I1 絶縁体
I2 絶縁体
S1 酸化物
S2 酸化物
S3 酸化物
100 半導体装置
110 オフセット回路
111 オフセット回路
112 オフセット回路
113 オフセット回路
120 メモリセルアレイ
121 メモリセルアレイ
150 オフセット回路
160 メモリセルアレイ
501A 第1の絶縁膜
501C 第2の絶縁膜
504 導電膜
506 絶縁膜
505 接合層
508 半導体膜
511B 導電膜
511C 導電膜
512A 導電膜
512B 導電膜
516 絶縁膜
518 絶縁膜
519B 端子
519C 端子
520 機能層
521 絶縁膜
522 接続部
524 導電膜
528 絶縁膜
530(i,j) 画素回路
530(i,j+1) 画素回路
550(i,j) 第2の表示素子
550(i,j+1) 第2の表示素子
551(i,j) 第3の電極
552 第4の電極
553(j) 層
570 基板
591A 開口部
591B 開口部
591C 開口部
592A 第1の開口部
592B 第2の開口部
592C 開口部
700TP1 タッチパネル
702(i,j) 画素
702(i,j+1) 画素
702(i+1,j) 画素
702(i+2,j) 画素
705 封止材
706 絶縁膜
709 接合層
710 基板
719 端子
750(i,j) 第1の表示素子
750(i,j+1) 第1の表示素子
750(i,j+2) 第1の表示素子751(i,j) 第1の電極
751(i,j+1) 第1の電極
751(i,j+2) 第1の電極
751(i+1,j) 第1の電極
751(i+2,j) 第1の電極
751E 領域
751H 開口部
752 第2の電極
753 層
754A 第1の中間膜
754B 第2の中間膜
754C 中間膜
770 基板
770P 機能膜
770D 機能膜
771 絶縁膜
775(g,h) 検知素子
775(g,1) 検知素子
775(g,q) 検知素子
775(1,h) 検知素子
775(p,h) 検知素子
1200A トランジスタ
1200B トランジスタ
1200C トランジスタ
1200D トランジスタ
1200E トランジスタ
1200F トランジスタ
1200G トランジスタ
1205 導電体
1205a 導電体
1205b 導電体
1220 絶縁体
1222 絶縁体
1224 絶縁体
1230 酸化物
1230a 酸化物
1230b 酸化物
1230c 酸化物
1230d 酸化物
1240a 導電体
1240b 導電体
1241a 導電体
1241b 導電体
1250 絶縁体
1260 導電体
1260a 導電体
1260b 導電体
1260c 導電体
1270 絶縁体
1280 絶縁体
1282 絶縁体
1285 絶縁体
1286 絶縁体
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
4800 半導体ウェハ
4800a チップ
4801 ウェハ
4801a ウェハ
4802 回路部
4803 スペーシング
4803a スペーシング
4810 半導体ウェハ
5221 筐体
5222 表示部
5223 操作ボタン
5224 スピーカ
5431 筐体
5432 表示部
5433 掌紋読み取り部
5434 配線
5435 手
5501 筐体
5502 表示部
5503 マイク
5504 スピーカ
5505 操作ボタン
5801 第1筐体
5802 第2筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
6560 TV
6561 放送局
6562 人工衛星
6563 電波塔
6564 アンテナ
6565 アンテナ
6566A 電波
6566B 電波
6567A 電波
6567B 電波
6600 救急車
6601 医療機関
6602 医療機関
6605 高速ネットワーク
6610 カメラ
6611 エンコーダ
6612 通信装置
6615 映像データ
6616 映像データ
6620 通信装置
6621 デコーダ
6622 サーバ
6623 表示装置
Claims (11)
- メモリセルアレイと、オフセット回路と、を有し、
前記メモリセルアレイは、第1メモリセルと、第2メモリセルと、を有し、
前記オフセット回路は、第1定電流回路と、第2定電流回路と、第1乃至第3トランジスタと、第1容量素子と、第1配線と、第2配線と、第1出力端子と、第2出力端子と、カレントミラー回路と、を有し、
前記第1定電流回路は、前記第1配線と電気的に接続され、
前記第1定電流回路は、前記第1配線に第1電流を供給する機能を有し、
前記第1トランジスタの第1端子は、前記第2トランジスタの第1端子と電気的に接続され、
前記第1トランジスタのゲートは、前記第2トランジスタの第2端子と電気的に接続され、
前記第2トランジスタの第1端子は、前記第1配線と電気的に接続され、
前記第3トランジスタの第1端子は、前記第2トランジスタの第2端子と電気的に接続され、
前記第1容量素子の第1端子は、前記第1トランジスタのゲートと電気的に接続され、
前記第1配線は、前記第1出力端子と電気的に接続され、
前記第2定電流回路は、前記第2配線と電気的に接続され、
前記第2定電流回路は、前記第2配線に第2電流を供給する機能を有し、
前記第2配線は、前記第2出力端子と電気的に接続され、
前記カレントミラー回路は、前記第2配線の電位に応じた第3電流を、前記第1配線と、前記第2配線と、から出力する機能を有し、
前記第1メモリセルは、前記第1出力端子と電気的に接続され、
前記第2メモリセルは、前記第2出力端子と電気的に接続されることを特徴とする半導体装置。 - 請求項1において、
前記第1定電流回路は、第4トランジスタを有し、
前記第2定電流回路は、第5トランジスタを有し、
前記第4トランジスタ、及び前記第5トランジスタは、それぞれバックゲートを有し、
前記第4トランジスタの第1端子は、前記第1配線と電気的に接続され、
前記第4トランジスタのゲートは、前記第4トランジスタの第1端子と電気的に接続され、
前記第5トランジスタの第1端子は、前記第2配線と電気的に接続され、
前記第5トランジスタのゲートは、前記第5トランジスタの第1端子と電気的に接続されることを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記カレントミラー回路は、第6トランジスタと、第7トランジスタと、を有し、
前記第6トランジスタの第1端子は、前記第1配線と電気的に接続され、
前記第6トランジスタのゲートは、前記第2配線と電気的に接続され、
前記第7トランジスタの第1端子は、前記第2配線と電気的に接続され、
前記第7トランジスタのゲートは、前記第2配線と電気的に接続されることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれか一において、
前記第1メモリセルは、第8トランジスタと、第9トランジスタと、第2容量素子と、を有し、
前記第2メモリセルは、第10トランジスタと、第11トランジスタと、第3容量素子と、を有し、
前記第8トランジスタの第1端子は、前記第9トランジスタのゲートと電気的に接続され、
前記第2容量素子の第1端子は、前記第8トランジスタの第1端子と電気的に接続され、
前記第9トランジスタの第1端子は、前記第1出力端子と電気的に接続され、
前記第10トランジスタの第1端子は、前記第11トランジスタのゲートと電気的に接続され、
前記第3容量素子の第1端子は、前記第10トランジスタの第1端子と電気的に接続され、
前記第11トランジスタの第1端子は、前記第2出力端子と電気的に接続されることを特徴とする半導体装置。 - 請求項4において、
前記第1乃至第11トランジスタは、同一の極性であることを特徴とする半導体装置。 - 請求項4または請求項5において、
前記第1乃至第11トランジスタの少なくとも一のチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物を有することを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか一に記載の半導体装置を複数個有し、
ダイシング用の領域を有する半導体ウェハ。 - 請求項1乃至請求項6のいずれか一に記載の半導体装置と、筐体と、を有する電子機器。
- 請求項8において、
請求項1乃至請求項6のいずれか一に記載の半導体装置を用いて、パターン認識、又は連想記憶の処理を行う機能を有する電子機器。 - 請求項9に記載の電子機器と、生体情報を取得する装置と、を有する生体認証システム。
- 請求項9に記載の電子機器を用いた映像配信システムであって、
映像データのエンコード処理を行う機能と、
前記エンコード処理が行われた前記映像データを送信する機能と、を有する映像配信システム。
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