JPH05507168A

JPH05507168A - ニューラルネットで使用される重み付け加算用容量性構造

Info

Publication number: JPH05507168A
Application number: JP91508680A
Authority: JP
Inventors: エンゲラー，ウイリアム　アーネスト
Original assignee: ゼネラル・エレクトリック・カンパニイ
Priority date: 1990-05-21
Filing date: 1991-04-25
Publication date: 1993-10-14
Also published as: KR930700921A; EP0530237B1; DE69105129D1; KR0183406B1; DE69105129T2; WO1991018360A1; EP0530237A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、相補型金属酸化物半導体（ＣＭＯ３）技術を使用して実現されるような容量性構造に関し、重み付は加算手順を実現できるとともにニューラルネットに有用な容量性構造に関する。

発明の背景脳の神経ネットワーク化能力は、形式的なプログラミングを必要としないて計算および理由付は機能を提供できる「ニューラルネットワーク」あるいは「ニューラルネットＪと呼ばれる、高度に相互接続されたプロセッサのセットを形成するためのモデルとしての機能を果たしている。ニューラルネットは正しい（コレクト）手順を行うためにプログラムされるよりも経験によって正しい手順を学習することができる。ニューラルネットに関する技術の状態についての背景のために、読者は、ＩＥＥＥ　ＡＳＳＰ　マガジン（０７４０−７４６７／８７１０４００−０００４／１０．００ドル、１９８７年、ＩＥＥＥ）の１９８７年４月号の４−２１ページに表われ、参照によってここに組み入れられる「ニューラルネットによる計算の入門」というＲ，Ｐ、リップマンの記事か参照される。

ニューラルネットは複数のニューロンモデル（ｎｅｕｒｏｎ　ｍｏｄｅｌｓ）　、プロセッサより構成され、それぞれのプロセッサは複数の「シナプス（ｓｙｎａｐｓｅ）　Ｊ入力信号に応答して「アクマン（ａｘｏｎ）Ｊ出力信号を表わす。［バーセプトロン（ｐｅｒｃｅｐｔｒｏｎ）ｊとよばれるニューラルネットの型において、これらのプロセッサのそれぞれは正あるいは負の値を育するそれぞれの重み付は値によって重み付けられるその「シナプス」入力信号の重み付は和を計算し、　「アクマン」出力信号を発生するために重み付けられた和に非直線的に応答する。この関係は、以下の数学的符号によって記述される。

ここで、】は積分数Ｍを有するパーセブトロンの入力信号を表わし、ｊは積分数Ｎを有する出力信号を表わし、Ｗｌｌは関数ｆ（ΣＷｉ、ｊＸｉ）がほぼ線形である低入力信号レベルにおいてｊ番目の出力信号を作るときの１番目の入力信号もっと複雑な人工的なニューラルネットは複数のバーセブトロンを階層的に配置し、それぞれ早期の層の出力信号は次に続く層の入力信号を提供する。最後の出力信号を提供する出力層に先行するこれらの１は「ヒドン（ｈｉｄｄｅｎ）４　層と呼ばれる。

全説明された処理は、普通は、抽出されたデータのアナログ信号であり、従来のニューラルネットは重み付けと加算の手順のために抵抗的に相互接続された素子を有する演算増幅器を採用している。抵抗性素子はオームの法則に基づいて行われる重み付は加算を実施する。そのようなプロセッサの速度はプロセッサの各部のコンデンサによって制限され、計算は合理的に大きなニューラルネットの電力消費が合理的な範囲に保持されるときは遅い。即ち、速度はプロセッサにおけるＲＣ時定数を減らすために抵抗値を減少することによって増加するが、抵抗値か減少するとＶ２／Ｒの電力消費を増やす（Ｒ，ＣおよびＶは抵抗、静電容量および電圧である）。クーロンの法則に基づいて重み付は加算を行うためにコンデンサを使用すると、オームの法則に基づいて重み付けを行うために抵抗を使用するプロセッサよりも電力消費か少なく、ある速度で動作するあるサイズのニューラルネットを提供する。

ニューラルネット層で重み付は加算を行うためにコンデンサを使用しようとするときに発生する問題は、漂遊容量に関連するものであり、その問題は金属酸化物半導体（ＭＯＳ）集積回路技術を使用して構成されるニューラルネット層において軽視できないものになる傾向がある。動作ライン間の漂遊容量の問題は容量性電圧加算ネットワークにおいて重みを提供するために使用する容量性素子か組み込まれるモノリンツク集積回路の基板に対して漂遊容量を有するという事実によって複雑なものになり、モノリシンク集積回路では完全な２端子コンデンサは現実には利用されない。プログラム可能な静電容量を有する容量性素子か使用される場合、静電容量は、エキサイトリ（ｅｘｃｉ　ｔｏｒｙ）あるいは正の重みと同様に、インヒビトリ（１ｎｈｉｂｉ　ｔｏｒｙ）あるいは負の重みを持てることかしばしば望ましいニューラルネットにおいて、通常、ｆ（セロ）値にプログラムできない。前述の問題を避けるか、解決するために、発明者は容量性加算ネットワークで重みを決めるために２つの容量性素子間で静電容量の差を使用することに頼っている。

ここで記述されたものに基づいてコンデンサを採用するニューラルネットはバ、り・プロパゲーシヨン　トレーニング　アルゴリズム（ｂａｃｋ−ｐｒｏｐａｇａｔｉｏｎ　ｔｒａｎｉｎｇ　ａｌｇｏｒｉｔｈｍ）を実施するために必要となる試算の一部を実施するときに使用される。バンク・プロパゲーション　トレーニング　アルゴリズムは多層フィート・フォワード（ｆｅｅｄ−ｆｏｒｗａｒｄ）ニューラルネットの現実の出力と希望する出力間の平均２乗誤差を最小にするために設計された繰り返しの傾き（勾配、勾配スペクトル、グラジェント）アルゴリズムである。出力ノードで開始し、最初のヒドン層に戻って作用する反復アルゴリズムは繰り返し的に使用されて、以下の公式によって重みを調整する。

Ｗｌ、＋　（ｔ＋１）＝Ｗ、（ｔ）−ηδ＋　ＸＩ　−−（２）この式において、Ｗ＋、＋　（ｔ）は時間ｔにおけるヒドンノード！から（あるいは、最初のヒドン層の場合、入力ノードから）ノードｊへの重みであり、ｘｌはノード】の出力（あるいは、最初のヒドン層の場合、入力信号）であり、ηはバーセプションの現実の出力と望ましい出力間の平均２乗誤差を最小にするために使用される。

フィードバック手順で安定度を維持するために導入される利得条件であり、δ１は誤差の導関数（微分係数）である。δ１の一般的定義はその出力ノードｊを供給するために使用される入力信号の重み付は加算の変化に基づくニューラルネット層の出力ノードｊからの誤差エネルギーの変化である。

リップマンは特定のＣ字状（Ｓ字状）の論理計算的非線形性か使用されると仮定している。プロセッサの応答の非線形性がリップマンか行ったような制限的なものとしないて定義されると仮定すると、δ１は、ノードｊか出力ノードてあれば、式（２）において、あるいは、ノードｊが内部上トンノードであれば、式（３）においてもっとも特定的に定義される得る。

式（３）において、ｄ、とｙ、は出力層からの出力応答の希望および現実の値であり、’Ｉ＋°　は出力層における非線形性、即ち、その非線形性の伝達関数の傾斜（スロープ）に対するｙｌの微分応答である。式（４）において、ｋは考慮中のヒドンノードｊに続くニューラルネット層の全体のノードであり、Ｗｊｋはノードｊとその各ノートにの間の重みである。その項ｙ１°　は式（３）と同じ方法て定義される。

Ｃ字状の論理計算的非線形性ｊ二関連する’／ｒ′の特定の値によって置換される一般的な条件（項）よりも、式（３）および（４）において表れる７１′の項の一般的定義は、ここで説明されるトレーニング　アルゴリズムとリップマンによって説明されるものとの主たる差である。更に、リップマンは式（＋）、（３）および（４）と反対の極性でδｊを定義する。

ニューラルネットのトレーニング中、入力信号の決められたパターンは時系列的に繰り返し適用され、入力信号のそのパターンのために対応する決められたパターンの既知の出力信号か存在する。入力信号の決められた各パターンに応答してニューラルネットによって発生させられる出力信号のパターンは、出力信号の決められたパターンと比較され、入力信号のパターンが数回繰り返されると、あるいは誤差信号か無視てきる値として検出されるまで式（２）による重みを調整するために使用される誤差信号を発生させる。次に、時系列的に次の組のパターンによりトレーニングが行われる。集中トレーニング中、パターンの流れは再循環させられても良い。

発明の概要本発明は、例えば、ニューラルで採用されるクーロンの法則に基づいて重み付は加算を行うためにコンデンサを使用する重み付は加算ネットワークで有用である。本発明は、複数、０番より（Ｐ−１）番の連続する順序数によって区別される３より大なる数のＰの容量性素子が２群の並列接続された容量性素子に分けられて２つの静電容量を提供し、その２つの静電容量の和は一定であり、その差は第１の容量性素子の静電容量値の倍数であり、その倍数はセンスにおいて正あるいは負である。０番と１番の容量性素子はそれぞれ同じ静電容量を有し、他の容量性素子のそれぞれよりも小さい。２番より（Ｐ−１）番の他の容量性素子は第１の容量性素子に対して２進整数比で目盛られたそれぞれの静電容量を有する。

本発明は、特に、コンデンサによって与えられる重みかトレーニングあるいは学習手順を実施するためにプログラム符号語に基づいて変化させられる場合、コンデンサを使用する重み付は加算ネットワークにおいて有用である。

図面の簡単な説明図１は米国特許願第３６６．８３８号「入力ラインと差動感知出力ラインの対を接続する容量性構造を使用するニューラルネットワーク」においてダブりニー・イー・エンゲラ−によって説明され、そのニューラルネットかアクラン（ａｘｏｎ）応答信号を発生するために順次感知され、非線形的に増幅されるシナプス（ｓｙｎａｐｓｅ　）信号の重み付は加算を行うようにコンデンサを使用するニューラルネットの概念図である。　、図２Ａおよび２Ｂはシナプス信号の重み付は加算を行うときに使用されるコンデンサのプログラム可能な重み付けを本発明の他の特徴に基づいて提供するために多様化される図１のニューラルネットの変形の概念図である図２を形成する。

図３は米国特許願第３６６．８３９号Ｆ出カラインと差動駆動入力ラインの対を接続する容量性構造を使用するニューラルネットワーク」においてダブリュー・イー・エンゲラ−によって説明され、そのニューラルネットがアクラン応答信号を発生するために順次感知され、非線形的に増幅されるシナプス信号の重み付は加算を行うようにコンデンサを使用するニューラルネットの概念図である。

図４Ａおよび４Ｂはシナプス信号の重み付は加算を行うときに使用されるコンデンサのプログラム可能な重み付けを本発明の他の特徴に基ついて提供するために多様化される図３のニューラルネットの変形の概念図である図４を形成する。

図５は図２に関して多様的に変形される図３のニューラルネット層で使用される非線形出力トライバ増幅器をパルス化する一例を示す概念図である。

図６Ａ、図６Ｂおよび図６０は米国特許願第３６６．８３８号でダブリュー・イー・エンゲラ−によって説明された池のニューラルネットを示し、カッド（星形）形状で接続され、全ブリッジで動作するコンデンサを重み付けすることによって差動感知出力ラインへ接続するためにバランス入力信号によって駆動される入力ラインの対を使用するそのニューラルネットの概念図である図６を形成する。

図７は米国特許願第３６６．８３８号および第３６６．８３９号においてダブリュー・イー・エンゲラ−によって説明され、図２に関して多様的に変形された図１のニューラルネット層、図５に関して多様的に変形される図３のニューラルネット層により、図１のニューラルネット層によって使用されるトレーニング装置の概念図である。

図８は、米国特許願第３６６．８３８号及び米国特許願第３６６．８３９において、ダブりニー・イー・エングラ−によって説明されたシステムであり、そのシステムは図２に関して修正された図１に基づいて、図５に関して修正された図３に基づいて、あるいは図６に関して修正された図１に基づいて構成された複数のニューラルネット層を有するシステムの概念図である。

図９は、一定値に加算し、２の補数計算において、重み付は係数を符号化するディジタルワードに応答してプログラム可能な静電容量を育するコンデンサの対であり、その対のコンデンサによって本発明を実施する概念図である。

図１０は、２の補数計算において、重み付は係数を符号化するディジタルワードによって決められる図９の対の要素としての容量正素子の配置を示すデープルである。

図１１は、一定値に加算し、１の補数の計算において、重み付は係数を符号化するディジタルワードに応答してプログラム可能な静電容量を育するコンデンサの対であり、その対のコンデンサによって本発明を実施する概念図である。

図１２は、１の補数計算において、重み付は係数を符号化するディジタルワードによって決められる図］、１のコンデンサの要素としての容量性素子の配置を示すテーブルである。

図１３は、図９あるいは図１１の対のコンデンサで使用されるスイッチされる容量性素子の１つの電気接続をより詳しく示す概念図である。

図１４は、回路素子の位置を示すための標示を有しており、２つのスイッチされる容量性素子と、それぞれの制御ビットを記憶するために単一ビットの記憶素子を有したモノリンツク集積回路の上面の１部の図である。この図は、対応するコーナ整合キーを重ねることによって、全て整合された図１５．１６．１７．１８．１９．２０．２１．２２及び２３のマスクを再生する異なった色の積み重ねされた透明画を使用するモノリシック集積回路の設計者の通常の手順に基づいて解析される。図１５．１６．１７．１８．１９．２０．２１２２及び２３のマスクは、従来の相補型金属酸化物半導体（ＣＭＯＳ）処理に基づいて重み付はワードに相補的な方法で調節でき、その重み付はワードを記憶するためにワード記憶素子のために調節できる各対のコンデンサを構成するために使用されるものである。

図１５は、Ｐ型ソリコンダイにおけるｎ−ウェル領域の拡張を定義するマスクであり、そのｎ−ウェル領域は、図１４の二重スイッチコンデンサ構造の部分の基礎を成す。

図１６は、図１４の二重スイッチコンデンサ構造におけるｎおよびｐチャンネル装置の双方の電極部を定義するマスクである。相関的な薄いゲート酸化物によって被われるこれらの電極部は長方形の箱および包含するソース、ドレインおよびチャンネル部を内蔵する。これらの活性領域面積のそれぞれを取り囲む領域は、比較的厚いフィールドの酸化物領域である。

図１７は、ｎおよびｐチャンネルの電界効果形トランジスタにおいてゲート電極としての図１４のスイッチされるコンデンサ構造において使用され、かつショートラン（Ｓｈｏｒ　ｔ−ｒｕｎ）導体用の多結晶シリコン導体の形状を定義するマスクである。

図１８は、図１４の二重スイッチコンデンサ構造において、ｐチャンネル電界効果形トランジスタのソースおよびトレインを確立するためおよびｐタイプシリコン基板への接触のために使用される挿入するｐ＋の拡張を定義するマスクである。

図１９は、図１４の二重スイッチコンデンサ構造において、ｎチャンネル電界効果形トランジスタのｎ−ウェルへのｎ十接触およびｎ＋ソースおよびトレイン部の拡張を定義するマスクである。

図２０は、図１４の二重スイッチコンデンサ構造において、第１の金属化層および図１７によって定義される多結晶シリコン導体の、ｐチャンネル電界効果形トランジスタのｐ＋ソースおよびドレイン部およびｎチャンネル電界効果形トランジスタのｎ＋ソースおよびドレイン部との間のコンタクト孔の位置を示すマスク位置である。

図２１は、図１４の二重スイッチコンデンサ構造において、第１の金属化層のパターンを定義するマスクである。

図２２は、図１４の二重スイッチコンデンサ構造において、第１の金属化層および第２の金属化層の間のコンタクト孔の位置であるマスク配置である。

図２３は、図１４の二重スイッチコンデンサ構造において、第２の金属化層のパターンを定義するマスクである。

図２４は、４つのコンデンサのカッド接続の概念図であり、本発明に基づいて構成され、その静電容量はデジタルワードの２の補数計算において重みづけ係数の符号化に応答してプログラム可能である。

図２５は、４つのコンデンサのカッド接続の概念図であり、本発明に基づいて構成され、その静電容量はデジタルワードの１の補数計算において重みづけ係数の符号化に応答してプログラム可能である。

図２６．２７および２８のそれぞれは、本発明に基づくより高いビット分解能による重みづけかコンデンサのサイズを重みづける範囲を広くしないで提供されるニューラルネット層の概念図である。

図２９および３０のそれぞれは、図２６．２７あるいは２８に関するニューラルネット層において、より高いビット分解能を有する重みづけを実施するために本発明に基づいて構成されるコンデンサのカッドの概念図である。

詳細な説明図１は、複数Ｎの非線形増幅器ＯＤ＋　、ＯＤ２　、・・・ＯＤ、□、、　、ＯＤ、を含むニューラルネットを示す。　「シナプス」信号として、供給される複数Ｍの入力電圧信号Ｘ＋　、Ｘ２−ＸｔＭ−ｎ　、）’ｌ　’アクラン（ａｘｏｎ）　Ｊ応答）’ｌ　、Ｙｔ　”’）’　ｕ＋−＋、、ＹＮを発生する非線形電圧増幅器Ｄｏ、　、ＯＤ、　、・・・○Ｄ、、−、、、ＯＤＮの入力電圧を提供するために重み付けられる。この重み付けは、この明細書で更に詳しく説明されるように、本発明に基づく静電容量性構造を使用して行われる。

Ｍは、図１のニューラルネットへの入力シナプス信号の数を表す正の複数の整数であり、Ｎは、図１のネットが発生することができる出力アクラン信号の数を表す正の複数の整数である。図１のニューラルネットの動作を説明するために必要な説明資料を減らすために、重複する素子を使用する動作は、一般的な用語を使用して説明される。すなわち、列の入力信号Ｘ１、Ｘ２・・・Ｘｎ＋−＋ｌｓ　ＸＭに関するものとして動作及び装置を説明するために、１からＭのすへての値の範囲の添え字１か使用され、行の出力信号ｙｌ、Ｙ２・・・Ｖ、Ｎ−＋１−．３’＋ｉを表すものとして動作及び装置を説明するために、ｌからＮの範囲の添え字ｊが使用される。ｉ及びＪは、ニューラルネットの特定の部分を説明するために使用される行及び列の数字である。

入力電圧信号Ｘ１は、入力ラインＩＬ１に電圧応答を順に加える電圧増幅器である入力ドライバ増幅器ＩＤ、の入力ボートに加えられるそれぞれの出力ラインＯＬ、及びＯＬ　Ｉ　Ｉ　＋Ｎｌ　は、出力トライバ増幅器○Ｄ、の非反転入力ポートと、反転入力ボートに接続される。非線形出力ドライバ増幅器○Ｄ１は、差動入力非線形電圧増幅器であるとして簡単に図１で示されており、出力ライン○ Ｌ、及びＯＬ　Ｕ＋）ＩＩ　を経て、（＋）及び（＝）の入力信号端子に加えられる直流電位は、直流電流回復回路ＤＣＲ，を使用して選択された回数において希望するバイアス電圧にクランプすることによって調節される。（直流回復回路ＤＣＲ，は、図示のために図１の左側に、示されているか、普通は、出力トライバ増幅器○Ｄ、の入力ボートに関係つけられる。）出力ドライバ増幅器ＯＤ、は、その出力ボートにおいて、各対の出力ラインＯＬ、及びＣＬ　Ｎ。、上の電荷の蓄積変化に応答する非線形電圧を出力ボートにおいて発生する。

それぞれのコンデンサＣ１，は、それぞれの入力ラインＴＬ、をそれぞれの出力ラインＯＬ、に接続し、それぞれのコンデンサＣ１（１＋ＴＩｌ、それぞれの入力ラインＩＬ、をそれぞれの出力ライン０Ｌｆ１４Ｎ＋　に接続する。その出力端子において、出力トライハ増幅器○Ｄ、は、反転なしにコンデンサＣ１１を経て、非反転（＋）入力端子に加えられるＸ、入力信号電圧に応答し、かつ、コンデンサＣ１，１や、を経て、反転（−）入力端子に加えられるＸ＋入力信号電圧に、反転により応答する。電気的に専任な回路は、Ｃ１，の静電容量からＣＩＩ＊Ｎ＋の静電容量を減算したものに等しい静電容量を有するコンデンサによって、信号出力ラインＯＬ、に加えられるｘ１信号電圧である。この差動的に感知される対の出力ラインに対する単一の出力信号ドライブの技術によりスイッチされる静電容量の技術の必要性をなくすることにより、励起（あるいは正）の重み付けと同じように、禁止（あるいは負）の重み付けを得ることかできる。このようにして、この技術は、希望されれば、ある時間に渡って連続するアナログ信号によりニューラルネットを容易に動作させる。

図１は、それぞれの入力ラインＩＬ、を示しており、負荷コンデンサＣＬ、を有しており、他の入力ドライバ増幅器の各出力ボートに対するのと実質的に同じように入力ドライバ増幅器ＩＤ、の出力ボートに、容量性負荷をもたらす。これは、入力信号Ｘ、に応答する望ましくない差動遅れを防ぐために望ましい。実質的に等しい容量性負荷は、コンデンサＣ１，Ｉの合計静電容量に比較して、入力ライン負荷コンデンサＣＬ、の静電容量を非常に大きくすることによって実現される。しかし、この結果は、入力ラインの負荷容量の静電容量を他のコンデンサの組み合わせた値に相補させることにより実現されることが好ましい。出力ラインＯＬ、及びＯＬ、、や７、上に表れる電圧は、図１に示される非線形出力ドライノく増幅器○Ｄ１・・・ＯＤ、によって直接感知される場合、この手順は、各入力電圧のＸｌ・・・Ｘｌの電圧分割比を他の入力電圧の電圧分割比から独立させる。

図１は、負荷コンデンサＣＬ、、。６．を有する出力ラインＯＬ、と、負荷コンデンサＣＬ　ｆＭ＊Ｎ＋１１　を有する出力ラインＯＬ＋＋＋＊ｏを示す。各出力ラインの合計静電容量は、実質的に他の出力ラインの静電容量と同じになるように行われる。これは、ＣＬｆＭｌｌ　か、出力ラインＯＬ、に対する他の静電容量よりもずっと大になるように選択することにより、また、ＣＬ、□や９．１．が、出力ラインＯＬ　ｕｉ＋、。

に対する他の静電容量よりもずっと大きくなるように選択することにより行われる。以上の方法に代えて、これは、ＣＬ、、。４．及びＣＬ　、、、、。、ｌが、同し出力ラインを接続する他の静電容量の組み合わせた値を相補するように、選択することにより行われる。出力トライハ増幅器ＯＤ、に対する入力電圧は、クーロンの法則に基ついて以下の値Ｖ、を有する。

電圧Ｖ、の発生は、実効静電容量（Ｃ＋＋、ｎ　Ｃ：＋＋＊ｓ＋）と出力ラインの合計静電容量ＣＩとの間の複数の容量性分割の重ね合わせとして示されている。すなわち、Ｃ１は、出カラインＯＬ、上の合計静電容量あるいは出力ライン○ Ｌ〜。、。

上の合計静電容量てあり、その静電容量は相互に等しくさせられ、かつ、値において固定されるー＼きである。図１のニューラルネット層における各非線形出力トライハ増幅器ＯＤ、は、非線形電圧増幅器回路によって追従される線形電圧増幅器回路を使用することにより実現される。各出力ドライブ増幅器は、次に続く非線形増幅器に加えるために、出力信号電圧を単一終了形状に変換するためのカレントミラー増幅器負荷を有する長尾の対接続されたトランジスタを含む。長尾の対接続されたトランジスタは、そのソース電極か互いに、かつ、低電流発生器に差動モードで接続される場合、差動増幅器の接続である。米国特許願第３６６８３８号及び第３６６８３９号に記載されるように、カスケード接続された２つのソースフロアトランジスタを有し、１つは、ＮチャネルＭＯＳＦＥＴであり、他の１つは、ＰチャネルＭＯ３ＦＥＴであって、それぞれ適当な値を有する低電流発生器のソース負荷を有する。（１）ゲート電極電位の正の方向に向かうエクスカーションのＮチャネルＭＯＳＦＥＴのソースフロア動作は、ソース電位がドレイン電位にＶｌｌｌに近づくにつれて制限されるので、また、（２）ゲート電極電位の負に向かうエクスカーションのＰチャネルＭＯ３ＦＥＴのソースフロア動作は、ソース電位がドレイン電位ＶＬＯに近づくにつれて制限されるので、そのようなカスケード接続の応答は非線形になる。カスケード接続の出力のソースフロアのソース電極において、カスケード接続の入力ツースフロアのゲート電極に加えられる線形ランプ電位に応答するＣ字状あるいはＳ字状の応答か生じる。

その代わりに、出力ラインＯＬ、及び０Ｌ１１゜Ｎ、上に表れる電荷の変化は、出力トライバ増幅器における非線形電圧増幅器に先行する差動電荷感知増幅器によって感知される。そのような場合、電荷感知増幅器からの出力信号は、基準ＶＢＩｌ電位を参照してバランスされる。この変更は、図２に関して説明される。

特定の１及びＪの値にとって、入力トライバ増幅器［１，、コンデンサＣ１Ｉ及びＣ１Ｆ＋Ｎｌ及び非線形出力トライバ増幅器○Ｄ１によって、ニューロンモデルの挙動かとのように行われるかを検討する。もし、コンデンサＣ１，Ｉの静電容量か、これらの特定の１及びＪの値にとってコンデンサＣｉ　Ｌ　＋や９．の静電容量よりも大きければ、そのＪの出力電圧ｙＩは、入力電圧ｘ１に応答して、　「エキサイトリ　励起（ｅｘｃｉｔｏｒｙ）Ｊを表す。もし、これらの１及びｊの値にとって、ＣＬＩ及びＣ＋＋Ｉ＊Ｎｌの静電容量か、等しければ、そのｊにとっての出力電圧ｙ、は、入力電圧ｙ１に応答を示さない。もし、コンデンサＣＬＩの静電容量か、これら１及びｊの値にとって、コンデンサＣｌｆｌや９．の静電容量より小さければ、そのｊにとっての出力電圧ｙ１は、入力電圧Ｘロ二対する「インヒビトリ　禁止（ｉｎｈｉｂｉｔ。

ｒｙ）　Ｊの応答を表す。

シナプス信号を重み付けするためのコンデンサを使用するニューラルネ・ソトにおいて、すべての１及びｊにとってのコンデンサＣ１，Ｉ及びＣｌ１１４Ｎ＋は、固定された値のコンデンサであり、ｉ＝１．・−・Ｍの場合、入力電圧Ｘ、の重み付けにおいて、変更は生じない。しかし、そのようなニューラルネットは、ニューラル応答によって基準を変更するように適応させられる容量を欠いている。その適応は、例えば、自己学習のために、接続されようとするニューラルネツトワークにおｌｖｌて必要であり、ある用途において、それぞれの対のｉ及びＪの値と関連する各対のコンデンサＣ−及びＣ１＋Ｎｌの静電容量を変えるために設けることか望ましい。この変更は、相補の方法において、実現されようとするものであり、Ｃ１，１及びＣＩ　ｔｌ＊Ｎｌの静電容量は、Ｃ３に等しい。本発明によると、要素である１組のコンデンサは、２つのパワーに基づいて関係付けられる静電容量を有し、コンデンサＣ１，Ｉ及びＣ１３，ヤＮｌの対の１つのあるいは他の要素になるように選択され、その選択は、伝送ゲートとして動作させられる電界効果トランジスタによって行われる。

要素である図２Ａ及び２Ｂを含む図２は、シナプス入力信号Ｘ、を差動的に重み付けすることにより、受ける入力ラインＩＬ、を有する出力ラインＯＬ、及びＣＬ　（１，０の交点に近い図１のニューラルネットに対して行われる修正された表示を示している。そのような修正は、訓練され得るニューラルネットを形成する。

図１のニューラルネットの各コンデンサ対Ｃ１１及びＣ１゜。０は、一対のディジタルコンデンサＤＣ，，，及びＤＣ１＋＋＋ｓ＋によって提供される。ＤＣｌ及びＤＣ１３，□、の静電容量は、ディジタルコンデンサの行間に位置するアレイ状の素子のワード記憶素子ＷＳＥ、、、に記憶され、メモリを形成するように接続されたディジタル用語によって説明される重み付は係数及びその補数によって、相補の方法において制御される。このメモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）で良く、各ワード記憶素子ＷＳＥ、、、は、アドレスレコーダによって制御される行及び列のアドレスラインによって選択的にアドレスされる。あるいは他の例として、このメモリは、複数の静的シフトレジスタで良く、各行ｊに１つ設けられる。各静的シフトレジスタは、ディジタルコンデンサＤＣ，，，及びＤＣ，、、やＮ、の各対の静電容量を制御するワードを記憶するための段ＷＳ　Ｅ　、、　、を有する。

ワード記憶素子ＷＳＥ、、、に記憶されたワードは、ディジタルコンデンサＤＣ１１＊Ｍ１．Ｊ及びＤＣｎ＋Ｍ＋　。４Ｎ＋の他の対の静電容量を制御しても良い。コンデンサＤ　Ｃ＋　＋　１−Ｍｌ　、　Ｊ及びＤＣｕ＋ｘ＋、ｕ＊＋ｎ　は、ａｃグランドと出力ラインＯＬ、及びＯＬ＋＋＋Ｎ＋の間に接続され、負荷コンデンサＣＬｆＭ４１１の対を形成する。ＤＣ，。

やｔＭ、　Ｊｌ及びＤＣ，、、の静電容量は相互に類似しており、それぞれの値において、相互にトラック（ｔｒａ＋Ｊ）を変更する。Ｄ　ＣＮ４Ｍ、　ｕ＋＋ｎ及びＤＣ＋、　ｕ＋ｓ、の静電容量は相互に類似しそれぞれの値において相互にトラックを変更する。４つのディジタルコンデンサＤＣ，，，、ＤＣ，、、□ １、ＤＣｎ＋Ｍ＋、Ｊ及びＤ　Ｃ、：ｈ＊Ｍ＋、　ｌ＋□、は、入力ラインＩＬ、及びａＣグランドから接続する入力端子を育し、出力ラインＯＬ、及びＯＬ　＋＋□、に接続する出力端子を存するカントあるいはブリッジの形状で接続されている。この形状は、電圧利得に関する限り、静電容量ネットワークを横関係にするのを助けることによって、バンク（ｂａｃｋ）伝搬プログラムと関連付けられる計算を容易にする。その代わりに、バック伝搬プログラムの計算か、計算手順においてニューラルネットを使用しない計算機によって行われる場合、ニューラルネットは、ディジタルコンデンサＤＣ，，□１．Ｊ及びＤＣ，、工Ｉ　Ｉ＋ □。

を含むことを必要としない。

図２のニューラルネットか正常に動作させらるとき、以下のプログラム、モード制御ラインＭＣＬに加えられるφｐ倍信号、論理ゼロ（ＺＥＲＯ）である。モード制御ラインＭＣＬ上のこのゼロは、それぞれの関連する全差動増幅器ＤＡ、の反転入力端子に出力ラインＯＬ、を選択するために、Ｎ一番号の複数の出力ラインマルチプレクサＯＬＭ、を条件付ける。モード制御ラインＭＣＬ上のこのゼロは更に、出力ラインＯＬ、にとっても、電荷感知動作を行なうそれぞれの電荷感知増幅器ＱＳ、に含まれるそれぞれの関連した全差動増幅器ＤＡ、の非反転入力端子に出力ラインＯＬ＋１−０を選択するために、各出力ラインのマルチプレクサＯＬＭ、、、Ｍ＋を条件付ける。ｊ＝１．　２．・・・Ｎにとりての全差動増幅器ＤＡ、のいずれか１つにとって、機能するＭｏ５ｔ界効果トランジスタより構成される全差動増幅器は、ニューヨーク、チチェスター、ブリスベーン、トロント及びシンカポールのジョン、ウィリー＆サンズ、Ｉｎｃによって出版され、１９８６年の著作権による著作者Ｒ，グレゴナン及びＧ、Ｃ，テムズによる著書（信号処理用アナログＭＯＳ集積回路の２５５−２５７ページに記載されている。）この電荷感知動作において、伝送ゲートＴＧＩは、増幅器ＤＡ、の（＋）出力及び（−）入力端子の間に積分コンデンサＣＩ、を接続するためにリセットパルスＱ、の欠如に応答し、伝送ゲー）ＴＧｕ＊ｓｓ＋は、増幅器ＤＡ＋の（＝）出力及び（＋）入力端子の間に積分コンデンサＣ１，、□、を接続するために、リセットパルスφＲの欠如に応答する。そのように接続された積分コンデンサＣＩ、及びｃｒ、、、。により、増幅器ＤＡ、は、差動電荷増幅器として機能する。モード制御ラインＭＣＬ上のφｐ倍信号ゼロであるとき、入力信号ｘ１は、それぞれの静電容量の差に比例して、コンデンサＤＣ，，，及びＤＣ，、、□、上に電荷の合計差動変化を誘起する。その結果生じ、差動増幅器ＤＡ、の入力端子を実質的に電位において等しく保つために必要とされる偏移電流は、以下に定義するように、差動電圧ｖ１をコンデンサにかけて位置させるようにこれらの充電コンデンサを差動的に充電する積分コンデンサＣＩ、及びＣＩ０□、からの対応する偏移電流か生しることを要求する。

ｖ、　−（ＣＬ　＋ＣＩ＋＋＋ｓ＋　）−’Ｘ”　（Ｃ＋　＋十Ｃ＋１．ｗ＋　＋）ｘ、・　（６）増幅器ＤＡ、の非反転出力端子からの半分Ｖ、倍信号、前に説明したＰチャネル及びＮチャネルのソースフロア電界効果トランジスタのカスケード接続を使用する非線形電圧増幅器回路である非線形電圧増幅器回路ＮＬ、に供給される。非線形電圧増幅器回路ＮＬ、アクラン出力応答ｙＩを発生するために応答する。この非線形電圧電圧増幅器ＮＬ＋は、その回路によってもたらされる入力インピーダンスに比較して比較的低いソースインピーダンスにおいて、ｙ、を供給し、ｙｌは、例えば、続くニューラルネット層における人力ライン上に供給される。もしそうてあれば、続くニューラルネット層において図１にしめされる入力ドライハ増幅器ＴＤ、を間に入れる必要はない。これによって、横方向の関係にある連続するニューラルネット層の間の相互の接続を容易にする。出力ラインマルチプレクサ○ＬＭ、は、示された素子か隠れた層にあれば続くニューラルネット層の入力ラインにｙ、を加えるために、セロであるモード制御ラインＭＣＬ上に表れるφｐ倍信号応答する。図２に示される素子か、出力ニューラルネット層にあれば、出力ラインマルチプレクサＯＬＭ、は、ニューラルネットの出力端子にｙｌを加えるためにセロであるモード制御ライン上のφｐ倍信号応答する。

ニューラルネットの正常な動作はときとき妨害され、モしてｄｃ−回復を実施するためにリセットパルスφＲか電荷感知増幅器ＱＳ、に供給される。ｉｌ＋に応答して、φＲかハイになるときリセットパルスφＲの論理補数は、ロウになって伝送ゲートＴＧＩ及びＴＧ、、。ｓＮ、はもはや導電性ではなくなって積分コンデンサＣＬ及びＣＩ　：　ｆｌ＋Ｎｌを差動増幅器ＤＡ、の出力端子から接続する。その代わり、伝送ゲートＴＧ、、、、、及びＴＧ、、や４Ｎ＋がハイになる φＲに応答して、これらの出力端子から接続されるコンデンサＣＩ、及びＣＩ　、、。ＮｌのプレートにＶＢＩＡＳを接続し、ＶＢＩＡｓは、Ｖ、、＝　Ｏｖｏｌｔと差動増幅器ＤＡ、の動作電圧であるＶｏｏ＝　５　ｖ。

１、ｔの間の中間電位である２、５ｖｏ１．ｔである。他の伝送ゲートＴＧ、、や２Ｎ＋及びＴＧｆｌ＋ｌｌ＋１１は、ハイになるφＲに応答して差動増幅器ＤＡ、からその入力端子へ直接結合の減衰したフィードバックを加え、出力端子における電圧を、出力ラインＯＬ、及びＯＬ、、。。から反転入力端子に供給される電圧にする。ｄｃ−回復中、全てのＸｌは、　「セロ値Ｊである。積分コンデンサＣＩ、及びＣ１，、□、上の電荷は、調節されて差動増幅器ＤＡ、の出力端子まての回路において生じる差動直接電圧の誤差を補償する。ｄｃ−回復は、すへての差動増幅器ＤＡ、にとって同時に行われる（すなわち、ｌからＮの範囲のｊの値にとって）。

トレーニング中、モード制御ラインＭＣＬに加えられるφｐ倍信号、論理１（ＯＮＥ）であり、出力ラインマルチプレクサＯＬＭ、か、出力ラインＯＬ、及びＯＬ　ｆｌ＋Ｎ＋　を差動増幅器ＤＡ、の（＋）及び（−）の入力端子から接続を断つ出力ラインＯＬ、及び０Ｌｉｌ＋Ｎ＋　をδ、及び＝６１の誤差の項を受けるために接続する。二〇らの６１及び−６１の誤差の項は、信号Δ１と出力ラインＯＬ、の電圧の単位変化にとって、非線形増幅器ＮＬ、の出力電圧ｙＩの変化である信号ｙ。

に応答するアナログ乗算器ＡＭ、のバランスした積の出力信号として発生させられる。出力のニューラルネット層の項Δ１は、ｙＩの実際値とその希望値ｄ、の間の差である誤差信号である。隠れたニューラルネット層の項Δ、は、この明細書において、更に詳細に説明される性質の誤差信号である。

微分器ＤＣ，は、■、。に重ねられた出カラインＯＬ、上の電圧のｙｌの変化の傾斜を表す導関数である信号ｙ、を発生する。ｙＩの導関数を決めるために、小さな振幅の負に向かう。

微分器ＤＣ，ｌｅｔ、　Ｖ、、Ａｓに重ねられた出カラインＯＬ、上の電圧のｙ、の変化の傾斜を表す導関数である信号ｙ、を発生する。ｙ、の導関数を決めるために、小さな振幅の負に向かうパルスによって、直ちにその後に続けられる小さな正に向かうパルスのダブレットが、微分増幅器ＤＡ、の反転入力端子において、通常の値より僅かに低い第１の低い値ｙ１に向かい（あるいは等価的に反対極性のダブレットパルスか微分増幅器ＤＡ、の非反転入力端子において）そして、通常の値よりも僅かに大きくなる。通常の値よりも僅かに小さい所から、通常の値より僅かに大きくなるｙＩのこの遷移は、微分コンデンサＣＤ、を経て微分器ＤＦ。

に加えられる。

微分器ＤＦ、は、差動増幅器ＤＡ、、や。と、積分コンデンサＣＬ、、□、を含む電荷感知増幅器を含む。通常の値より僅かに小さな時間ｙ、の間、リセットパルスＴＳは、伝送ゲーｈＴＧ、、、、Ｎ、及びＴＧ　、、。６Ｎ＋に加えられて、それらを導電性にする。これは、ＤＡ、、や。入力オフセット電圧誤差を補償するために必要とされる電荷を除いて、積分コンデンサＣＬ　Ｉ　Ｉ　４Ｎ１　からドレインへ充電することにより行われる。リセットパルスφＳか終わると、伝送ゲートＴＧＢ、、。４Ｎ＋及びＴＧ、、。５ＮＩＩよ、もはや導電性でなくなり、相補信号φＳがハイになって伝送ゲートＴＧ　ｔｌ＋１１１１を導電性にし、出力と差動増幅器ＤＡ、、。Ｎ、の反転入力端子の間で積分コンデンサＣＬ　Ｉ＋＊Ｎｌ　を接続する。

素子ＤＡ＋＋−ｓ＋　及びＣＬ　＋Ｉ＋Ｎｌ　を含む電荷感知増幅器により通常の値から小さな下の方に向かうｙｌのパルスか断続して、通常の値から小さな上の方に向かうパルスが発生する。２つの異常なｙ、の状態間の遷移か、微分コンデンサＣＤ。

を経て静電誘導によって電荷感知増幅器に加えられる。微分増幅器ＤＡ、、。８．の出力電圧は、リセット中と考えられるＶＢＩＡ３値から量Ｙ’　ｒだけ変化する。導関数ｙ　Ｉを決めるために、単一のパルスのエツジよりもむしろ２つのパルスのダブレットの間の遷移を使用することにより、導関数を使って行なう処理をエキサイトリイとインヒビトリイの同じ振幅に対する応答により類似させる。ダブレットパルスは、ニューラルネット層に直接電位のオフセットの誤差を持ち込まない。

パルスφＴに応答して、微分器ＤＦ、からの値Ｖ’　ｒ　＋ＶＢＩＡＳか抽出され、列抽出保持回路ＲＳＨ，によって抽出保持され、入力信号としてアナログ乗算器ＡＭ、に加えられる。この抽出保持手順はｙ、を通常の値に戻し、その通常の値は、出力層において計算（ｙＩ　−ｃｌｌ　）のためにｙＩを提供するのを容易にするために有用である。抽出保持回路Ｒ３Ｈ，は、例えば、直列腕伝送ゲート抽出スイ・ｙカ端子ＰＯＵＴ及びＰＯＵＴにおいて、平衡した形で積の出力信号を供給する。

Ｙ’　＋　＋ＶＢＩＡＳとＶＢＩＡＳ電圧の間の差は、差動入力信号としてアナログ乗算器ＡＭ、に加えられ、そのアナログ乗算器は、ＶＢｌ、Ｌ３の項の共通モードの拒否を表す。

米国特許願第３６６．８３８号及び第３６６．８３９号、発明の名称「入力ラインと差動感知出力ラインの対を接続する容量性構造を使用したニューラルネ・ノド」及び［出力ラインと差動駆動入力ラインの対を接続する容量性構造を使用したニューラルネット」において、４つのカット状のアナログ乗算器ＡＭ、が、説明されており、Ｋ、ブルト及びＨｏつすリンゲスによる報告書であり、参照するこによってこの明細書に合体させられる１９８６年６月ＴＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　５ＯＬＩＤ　５ＴＡＴＥ　ＣＩＲＣＩＴＳ、ｖｏｌ、５Ｃ−２１巻３号の４３０−４３５ページに掲載されているｒＡ　ＣＭＯＳ　Ｆｏｕｒ−ｑｕａｄｒａｎｔ　Ａｎａｌｏｇ　Ｍｕｌｔｉｐｌｉｅｒ」によって説明されるシングルエンデツド出力アナログ乗算器を修正することによって構成されるプッシュプル出力アナログ乗算器である。

トレーニング中、モード制御ラインＭＣＬに加えられるφＰ倍信号、前記したように論理１である。図２の素子が出力層にあるとき、モード制御ラインＭＣＬ上の位置は、出力マルチプレクサＯＭ、を条件付けて非線形増幅器ＮＬ、から出力端子へのｙ１信号の印加を断つ。代わりに出力マルチプレクサ○Ｍ、は、出力端子を電荷感知増幅器ＱＳ、に接続する。電荷感知増幅器ＱＳ、は、差動増幅器ＤＡ＋　１．２Ｎ＋と積分コンデンサＣ１，、。２）１１を含み、リセットパルス φＵに応答して周期的にリセットされる。リセットパルスφＵは、例えば、リセットパルスφＳと同時に発生し得る。電荷感知増幅器ＱＳ、からの出力信号Δ１は、出力層においては使用されない。アナログ乗算器ＡＭ、は、出力層において差動入力信号としてΔＩ　＋　Ｖ　８１　Ａ　８及びｖｓｌＡ！を使用せず、その代わりに（ｙＩ　−ｃＬ　）が使用される。

図２の素子が隠れたニューラルネット層にあるとき、ｌであるモード割部うインＭＣＬ上のφＰ倍信号、出力マルチプレクサＯＭ、を条件付けて次のニューラルネット層の入力ラインＩＬ、への非線形増幅器ＮＬ１からのｙ、信号の印加を断つ。代わりに、出力マルチプレクサＯＭ、は、入力ライン■Ｌ、を電荷感知増幅器ＱＳ、に接続する。電荷感知増幅器ＱＳ、は、トレーニング中の入カラインＩＬ、上の電荷の変化を感知してＶ　ｍ　ｌ　Ａ　ｓの直接電位上に重ねられるΔ ４の誤差信号を進展させる。ΔＩ　＋　Ｖ　Ｂ　Ｉ　Ａ　Ｓ及びＶ　Ｂ　ｌ　Ａ　８電圧の間の差は、アナログ乗算器ＡＭ、への差動入力として使用され、その乗算器は、ＶＢＩＡ＄の項の共通モードの拒否を表す。

電荷感知増幅器ＱＳ、は、差動入力増幅器ＤＡ、、。２Ｎ＋と積分コンデンサＣ１，。

ャ２１．を採用する。伝送ゲートＴＧＩＩ０９Ｎｌ、ＴＧ　＋ｉ＋ｌＯＮ＋　及びＴＧＩｉ＊１ｌＮｌ　は協力してリセットパルスφＵに応答することにより、積分コンデンサＣＩ　！＋＋２Ｎｌ上の充電条件を時間的にリセットする。

図３は、入力トライハ増幅器ＩＤ、、入力電圧信号Ｘ１に応答して（＋）出カポ −トから入力ラインＴＬ、へ非反転電圧応答を加えるばかりでなく、（−）出力ポートから人力ラインＩＬ、、。□冒こ反転電圧応答を加える。（＋）出力端子から（−）入力端子へのそれぞれの衰退フィードバンク接続は、図３のニューラルネットにおける入力ドライバ増幅器ＴＤ、のそれぞれを条件付けて、（＋）入力端子に加えら０るｘ１信号にすして、（＋）出力端子においてＸ１電圧フオロア応答を提供し、かつ、（−）出力端子において、反転されたーＸ１応答を提供する。それぞｎの信号出力ラインＯＬ、は、それぞれの出カラインＯＬ、上に蓄積された電荷に応答する非線形電圧を出力ポートにおいて覧生する出力ドライノ＼増幅器○Ｄ、の入力ボートに接続する。

非線形トライバ増幅器ＯＤ、は図３に示されており、それぞれの直流回復回路ＤＣＲ，を使用して、選択された時間において希望のバイアス電工にクラシブすることによって調節される出力ラインＯＬ、を経て、入力信号端子に加えられる休止（零）直接電位を有する非線形電圧増幅器である。それぞれのコンデンサＣ１、は、入力ラインＩＬ、のそれぞれを、出力ラインＯＬ、のそれぞれに接続し、それぞれのコンデンサＣｆｉ＊Ｍ１．　Ｉは、ＩＩ７．により対にされる入力ラインＩＬ、。

（−Ｍｌ　の１つを出力ラインＯＬ、のそれぞれに接続する。対にされたＩＬ、とＩＬ、１゜９、の入力ラインは、ｘｌ及び−ｘ、の信号電圧により駆動されるので、電気的に等価な回路は、ＣＬＩの静電容量からＣ１ｌ＋Ｍ１．Ｉを差し引いた値に等しい静電容量を有するコンデンサによって、出力ラインＯＬ、に加えられるＸｌの信号電圧である。対にされた入力ラインに対するこの）くランスした入力信号に対する駆動技術は、スイッチされる静電容量の技術の必要性をなくし、エキサイトリイの重み付けと同様にインヒビトリイを得ることかでき、もし、希望すれば、持続する周期にわたって連続するアナログ信号によりニューラルネ・ソトの動作を容易にする。

図３は、入力ラインＩＬ、あるいはＩ　Ｌ　、、、□、のそれぞれを示し、それぞれの負荷コンデンサＣＬ、あるいはＣＬ、、、Ｍ、を設けることにより、池の入力トライハ増幅器のそれぞれの出力ポートと実質的に同しように、入力ドライバ増幅器ＩＤ、の出力端子のそれぞれに静電容量を負荷する。これは、入力信号ｘ１に応答して、望ましくない差動遅れを避けるために望ましい。実質的に等しい静電容量の負荷は、コンデンサＣ１１あるいはＣ１，。Ｍｌ、Ｉの合計静電容量に比較して入力ラインの負荷コ〉・デンサＣＬ、からＣＬ２．まてのそれぞれの静電容量を非常に大きくすることによって実現される。しかし、この結果は、他の静電容量の組み合わされた値に対して、入力ラインの負荷コンデンサのそれぞれの静電容量を相補にすることによって実現されることか好ましい。この手順は、必要とされるラインの負荷静電容量の量を減少する。出力ライン上に表れる電圧か図３に示されるように、非線形出力トライバ増幅器○Ｄ１・・・ＯＤＮによって、直接感知される場合、この好ましい手順は、それぞれの入力電圧Ｘ１・・・ＸＭの電圧分割比を他の入力電工の電圧分割比から独立させる。出力ライン上に表れる電荷が、非線形出力トライハ増幅器に先行する電荷感知増幅器によって感知される場合、図４に関してこの明細書において後で説明されるように、この後者の配慮は重要ではない。

図３はまた、それぞれの負荷コンデンサＣＬ　＋２Ｍ１ｌにより、負荷される出力ラインＯＬ、のそれぞれを示しており、そのライン上の合計静電容量により、他の出力ラインのそれぞれと実質的に同しようにさせる。再び、これは、ＣＬ　、、、。１゜を出力ラインＯＬ、に対する他の静電容量よりもずっと大きくなるように選択することにより、あるいはＣＬ　＋２Ｍ＋１１を他の静電容量の組み合わされた値に相補させるように選択することによって行なうことかできる。出力ドライｌく増幅器○Ｄ、に対する入力電圧は、クーロンの法則に基づいて以下の値Ｖ、を有する（近似）。

二こで、Ｃ４は、出カラインＯＬ、上の合計静電容量である。電圧ｖ１の発生は、入力電圧か、出力ラインＯＬ、に対して有する実効静電容量（Ｃ（１，＋、Ｃｔｌ。

□１．）と、出力ラインの合計静電容量ＣＩの間の複数の容量性分割の重ね合わせとして見られる。

ニューラルモデルの挙動が、入力ドライバ増幅器ＩＤ、、コンデンサＣ１及びＣ１，、。Ｍｌ、Ｉ及び非線形出力ドライバ増幅器ＯＤ、によって、とのように示されるかを考察する。電圧応答入力ドライバ増幅器ＩＤ、＋よ、０−ｖｏｌｔ　Ｖｓｓと＋５ｖ。

Ｉｔ　Ｖｄｄの電源電圧の間の中間のバイアス電圧ｖｍｌＡＩと、通常は同じであることか望ましい。共通モード電圧として言及される振幅について同じであるか、極性について異なる電圧を入力ラインＩＬ、及びＩ　Ｌ　＋　ｌ　ＯＭ＋　に加える。コンデンサＣ１１の静電容量が、特定値１及びｊにとって、コンデンサＣ＋＋ｌＩＭ１．Ｉの静電容量より大きければそのｊにとっての出力電圧ｙ、は、入力電圧Ｘ＋の応答して「エキサイトリイ」を表す。Ｃ１１及びＣ＋＋＋Ｍ１．＋の静電容量か、これらのｉ及びｊにとって等しければ、そのｊにとっての出力電圧３’＋ｌよ、入力電圧ｙ、に応答しない。もし、コンデンサＣＩ＋の静電容量か、それらの１及びｊ値のとってコンデンサＣＮ＊Ｍ１．　Ｉの静電容量よりも小さければ、そのＪにとっての出力電圧ｙ、は、入力電圧Ｘ冒こ応答して、「インヒビトリイ」を表す。

本発明によって構成されるニューラルネットにおいて、すへてのｉ及びｊにとってのコンデンサＣ１，Ｉ及びＣＮ４Ｍ１．Ｉは、固定静電容量値のコンデンサでよく、入力電圧ＸＩの重み付けにおいて変更はない（ｉ＝１．・・・Ｍ）。しかし、そのようなニューラルネットは、ニューラル応答の基準の変更に適応する能力を欠き、その適応は、例えば、自己学習のために接続されるニューラルネットワークにおいて必要である。ある用途においては、ｉ及びｊの値のそれぞれの対と関連性のあるコンデンサＣ１，、及びＣ＋１４Ｍ１．Ｉの各対の静電容量を変えるために提供することか望ましい。この変更は、相補の方法において実現されるものてあり、Ｃ１１及びＣｔ＋□、４の静電容量の和はＣ１に等しい。本発明によると、２のパワーに基づいて、関連付けられる静電容量を有する要素コンデンサの組みか、１つあるいは他の対のコンデンサＣ１，Ｉ及びＣ０゜１１の要素として選択され、その選択は、伝送ゲートとして動作する電界効果トランジスタによって行われる。　図４Ａ及び４Ｂを含む図４は、シナプス入力信号ＸＩの反対感知によって駆動される入力ラインＩＬ、及びＩ　Ｌ　、、、□、と出力ラインＯＬ、の交点の各組の近くにおける図３のニューラルネットに対して行われる修正を示している。そのような悠正は、ニューラルネットを訓練か可能なようにする。図３のニューラルネットの各コンデンサ対Ｃ１，１及びＣ（１□９．は、一対のディジタルコンデンサＤＣ１及びＤＣ＋ｌ＋Ｍ１．　Ｉによって提供される。ＤＣ，、、及びＤＣ，、、。、の静電容量は、メモリを形成するために接続され、ディジタルコンデンサの列の間に位置するそれらの素子もアレイにおけるそれぞれのワード記憶素子ＷＳＥ、、、から引き出されるディジタルワードによって相補の方法において制御される。このメモリは、例えば、ランダムアクセスメモリ（ＲＡＭ）でよく、各ワード記憶素子ＷＳＥ。

、は、アドレスレコーダによって制御される列及び行のアドレスラインによって選択的にアドレス可能である。あるいは、他の例の方法によって、このメモリは複数の静的ソフトレジスタで良く、１つは各列ｊによって設けられる。それぞれの静的シフトレジスタは、各対のディジタルコンデンサＤＣ，，，及びＤＣＬｌ、Ｍ。

、の静電容量を制御するワードを記憶するためのそれぞれの段ＷＳＥ、、、を有する。

ワード記憶素子ＷＳＥ、、、に記憶されるワードは、更に他の対のディジタルコンデンサＤＣ＋、　、ｒｎｏ及びＤＣ，、やＭｌ、１１□、の静電容量を制御しても良い。コンデンサＤＣ，，，□、及びＤＣ，、、ユ　。□、は、ｒａＣグランド」と入力ラインＩＬ、及びＩＬ、、。４の間を接続し、負荷コンデンサＣＬ、及びＣＬ、、□、の部分を形成する。ＤＣｎ＋１．ｌ＋、＋＋ｓ＋及びＤＣｌの静電容量は相互に類似しており、それぞれの値において、相互にトラックを変更する。４つのディジタルコンデンサＤＣ，，，、ＤＣ，、□１．　Ｉ　、Ｄｅｌｆ１□、及びＤＣ，、□、、１□、は、入力ラインＩＬ、及び■ＬＬｌ＋Ｍ、がそれぞれ接続する入力端子を有し、かつ、出力ラインＯＬ。

とａＣグランドに、それぞれ接続する接続端子を育するカッドあるいはブリッジの形状において接続されている。ＤＣ＋＋ｒ＋Ｎ、及びＤＣ，、□、Ｉの静電容量は、相互に類似しており、それぞれの値において相互にトラックを変更する。

この形状が、電圧利得に関する限り、静電容量のネットワークを横関係にするのを助けることによって、バック−伝搬プログラムに関連した計算を容易にする。

その代わりにバック−伝搬プログラムの計算が、計算手順において、ニューラルネットを使用しない計算機によって行われる場合、そのニューラルネットは、ディジタルコンデンサＤＣ，，，，，、、及びＤＣ，、やＭｌ、　Ｎ＊Ｎ＋　を含む必要はない。これらのディジタルコンデンサＤＣ，，，，い、及びＤＣ＋ｌ＊ｂｕ　。□、は、非常に大きな負荷コンデンサか出力ラインＯＬ、に設けられる場合には必要ではないか、この変更は望ましくはないか出力トライハ増幅器○Ｄ、の感度を減する。

図４のニューラルネットか、プログラムに続いて通常通り動作させられるとき、モート制御ラインＭＣＬに加えられるφＰ倍信号、論理上口（ＺＥＲＯ）である。このセロは、入力ラインＩＬ、に各入力ドライバ増幅器１．において、非反転出力ボートを接続するために、それぞれの入力ラインマルチプレクサＩＬＭ、を条件付ける。また、セロであるモート制御ラインＭＣＬ上のφＰ倍信号、それぞれの入力ラインマルチプレクサＩＬＭ、、、、、を条件付けて入力ラインＩＬ、、、、、に各入力ドライハ増幅器ＩＤ、の反転出力ボートを接続する。

モート制御ラインＭＣＬ上のゼロは、ｎ一番号の複数の各出力ラインマルチプレクサ○ＬＭ、を条件付けて、出力ラインＯＬ、にとって電荷感知動作を行なうそれぞれの電荷感知増幅器ＱＳ、に含まれるそれぞれの関係する差動入力増幅器ＤＡ、の反転入力端子に出力ラインＯＬ、を選択する。更に、この電荷感知動作において伝送ゲートＴＧ、は、リセットパルスＱ、の欠如に応答して差動入力増幅器ＤＡ、の出力と反転入力端子の間に積分コンデンサＣＩ、を接続する。増幅器ＤＡ　＋は、従来の電圧増幅器堅の演算増幅器でよく、あるいは演算トランスコンダクタンス増幅器で良い。そのように接続された積分コンデンサＣＩ、により、増幅器ＤＡ、は電荷増幅器として機能する。モード制御ラインＭＣＬ上のφＰ倍信号ゼロであるとき、入力信号Ｘ１は、それぞれの静電容量の差に比例してコンデンサＤＣ，，，及びＤＣ，、□、Ｉ上の電荷の全変化を誘起する。差動入力増幅器ＤＡ、の反転入力端子からのその結果生じた偏移の電流は、下記に定義される電圧ｖ１をその上に課するために、そのコンデンサを充電する積分コンデンサＣＩ、からの対応する偏移の電流が生じることを要求する。

二の電圧Ｖ、は、非線形電圧増幅器回路ＮＬ、に供給さ渋その非線形電圧増幅器回路は、アクラン出力応答ｙＩを発生するために応答する。

ニューラルネットの通常の動作か時折中断され、ｄｃ−回復を実現するためにリセットパルスφＲか、各電荷感知増幅器ＱＳ、に供給される。ローになるリセットパルスφＲの相補である論理φＲに応答して、１マかハイになるとき伝送ゲートＴＧ、は、もはや導電性ではなくなり、積分コンデンサＣＩ、を差動増幅器ＤＡ、の出力端子から接続する。その代わりに伝送ゲートＴＧ１．Ｎは、ハイになるφＲｉ：応答してＶＢＩＡａにその出力端子から通常接続されているコンデンサＣ５の対を接続し、ｖＢＩＡｓは、Ｖｓｓ＝　Ｏｖｏｌｔと、差動増幅器ＤＡ、の動作電圧であるＶ　ｏｏ＝　５　ｖｏｌ　ｔの間の中間電位である２、５ｖｏｌｔである。他の伝送ゲートＴＧ、、や。

Ｎ、は、ハイになるφＲに応答して、差動増幅器ＤＡ、の出力端子からの直接結合フィードバックをその反転入力端子に加え、その出力端子における電圧を出力ラインＯＬ、から、反転入力端子に供給される電圧にする。ｄｃ−回復中、Ｘ、は、「ゼロ値」である。積分コンデンサＣＩ、上の電荷は、調節されて差動増幅器ＤＡＩの出力端子までの回路で生じる直流電圧の誤差を補償する。ｄｃ−回復は、全ての差動増幅器ＤＡ、にとって、同時に行われる（すなわち、Ｉからｎにまたがる１僅にとって）。

トレーニング中、モード制御ラインＭＣＬに加えられうφＰ倍信号、論理１であり、それによって出力ラインマルチプレクサＯＬＭ、は、差動増幅器ＱＡ、の反転入力端子から出力ラインＯＬ、の接続を断つとともに、出力ラインＯＬ、をδ １の誤差の項を受けるために接続する。このδ、の誤差の項は、信号Δ１に応答するとともに、出カラインＯＬ、上の電圧の単位変化にとって、非線形増幅器ＮＬ、の出力電圧ｙ、の変化である信号３”　＋に応答してアナログ乗算器ＡＭｒの積の出力信号として発生されられる。項Δ１は、出力ニューラルネット層にとって、ｙ、の現実値とその希望値ｄ、の間の差である。項Δ１は、隠された二ニー・ラルネット層にとって、バック伝搬手続き中、連続するニューラルネット層のΔ１の出力である。

微分器ＤＦ、は、ＶＢＩＡａ上に重ねられた出カラインＯＬ、上の電圧のｙ、の変化の傾斜を表す導関数である信号ｙ’　＋を発生する。ｙ゛、の導関数を決めるため、類似した振幅の負に向かうパルスによって後続される小さな正に向かうパルスを含むパルスダブレットは、差動増幅器ＤＡ、の反転入力端子において（あるいは、等価的に反対極性のダブレットパルスは、差動増幅器ＤＡ、の非反転入力端子において）、通常値より、わずかに小さな第１のロー値ｙ、にされ、それから通常値よりわずかに大きい値に上げられる。通常値よりわずかに小さな値より、通常値よりわずかに大きな値へのｙ、のこの遷移は、部分コンデンサＣＤ、を経て、微分器ＤＦ、へ加えられる。

微分器ＤＦ、は、微分増幅器ＤＡ、、、と、積分コンデンサＣ１，、。Ｎ、を含む電荷感知増幅器を含んでいる。ｙ、か通ｆ値よりわずかに小さい時間中、リセットパルスφＳは、伝送ゲートＴＧＩヤ、Ｎ及びＴＧ、。、７に加えられて、それらを導電性にする。これは、ＤＡ（１４Ｎ＋　の入力オフセット電圧誤差を補償するために必要とされる電荷を除いて、積分コンデンサＣＬ、Ｎから電荷をドレインするために行われる。リセットパルスφＳか終了し、伝送ゲートＴＧ、、。４Ｎ＋及びＴＣ’ｆｌｌＮ）かもはや導電性でなくなり、相補信号７Ｓかハイになって、伝送ゲー）ＴＧ、、。３Ｎ＋か導電性になり、差動増幅器ＤＡ＋１＋ＩＮ＋の出力と反転入力端子の間に積分コンデンサＣＩ　、、□、を接続する。

素子ＤＡｕ＋ｓ＋　及びＣＩ　＋ｌ４Ｎｌ　を含む電荷感知増幅器かりセットすると、通常の値から、小さく下の方向に向かうパルスｙＩか断続して、通常の値から小さく上の方へ向かうパルスｙ、か生じる。ｙＩの２つの異常状態の間の遷移や、微分コンデンサＣＤ、を経て、静電誘導によって、電荷感知増幅器に加えられる。差動増幅器ＤＡ＋＋＋ｓ＋　の出力電圧は、リセット中に取られるＶＢＩＡ８筐からｊｔｙ″　１だけ変化する。導関数ｙ′１を決めるため、単一パルスのエツジよりもむしろダブレットの２つのパルスの間の遷移を使用することにより、導関数を使用するプロセスの取り扱いを同じ撮幅のエキサイトリイ（励起）とインヒビティング（禁止）の応答により類似させることかできる。ダブレットパルスは、直流電位のオフセント誤差をニューラルネット層に持ち込まない。

パルスφＴに応答して、微分器ＤＦ、からの値Ｙ’　ｈ　＋Ｖｅ＋Ａｓは、入力信号としてアナログ乗算器ＡＭ、に加えるため、（列）抽出保持回路ＲＳＨ，によって、抽出保持される。この抽出保持手順により、ｙ、が通常値に戻り、（ｙＩ　−ｄ＋）を計算するために、ｙｌの提供を容易にするために出力層において、有用である。抽出保持回路Ｒ３Ｈ，は、例えば、単に、直列腕の伝送ゲートの抽出スイッチと、分岐脚の保持コンデンサを有するし一セクションを含んでも良い。ｙＩ＋ｖＢＩＡｓとＶｓｌＡＳの電圧間の差は、ｖ、ＩＡｓの項にとって共通モードの拒否を表すアナログ乗算器ＡＭ、への差動入力信号として使用される。

トレーニング中、モード制御ラインＭＣＬに加えられるφＰ倍信号、前述したように１であり、これによって入力ラインマルチプレクサＩＬＭ、およびＩＬＭ１１□、か、入力ラインＩＬ、およびＩ　Ｌ　（１４０１の　入力ドライバー増幅器ＩＤ。

の出力端子からの接続を断ち、代わりにそれらを差動電荷感知増幅器ＢＤＱＳ。

の非反転および反転入力端子に接続する。電圧δ１はδＩ　（Ｃ１，Ｉ　ＣＵ＋ □、。

、）に比例して入力ＩＬ、およびＩＬ、、。Ｍ、の間の電荷の差動変化を誘起し、その差動変化は差動電荷感知増幅器ＢＤＱＳ、を使用して感知される。

差動電荷感知増幅器ＢＤＱＳ、は、その出力端子のそれぞれからその入力端子のそれぞれへの衰退フィードバック接続において、積分コンデンサＩＣ，およびＩＣ，、。。を設けられた全差動増幅器を含む。差動電荷感知増幅器ＢＤＱＳ、のリセットは、ひとつの積分コンデンサＩＣ，よりもむしろ二つの積分コンデンサＩＣ，およびＩＣ，、。４を使用するのを除けば、ＱＳ、のようなシングル−エンド増幅器のリセットと類似している。差動電荷感知増幅器ＢＤＱＳ、のリセットはパルスφＵに応答して行われ、そのパルスは入力ラインマルチプレクサＩＬＭ１およびＴＬＭ、、□、を条件づけて入力ラインＩＬ、およびＩＬ（ｌやＩｌｌ　を差動電荷感知増幅器ＢＤＱＳ、に接続する位置がモード制御ラインＭＣＬにあるときに生しる。モード制御ラインＭＣＬに加えられるφＰ倍信号０から１への遷移が表れたすぐあとにリセットか通常行われるが、他のときに行われてもよい。この手順はリセット手順に続くバック−伝搬計算中に入力ラインＩＬ、およびＩＬｏ。

。、上の容量性不平衡を訂正する。これらの計算において、電圧＋Δ１＋Ｖ、ＩＡ。

および−Δ、　十Ｖ、、Ａｓは差動電荷感知増幅装置ＢＤＱＳ、において含まれる全差動増幅器の（＋）および（−）の出力端子で発生する。電圧＋Δｌ　＋ＶＢＩＡ３は、先行するニューラルネット層が存在すれは、バック−伝搬トレーニング手順中に先行するニューラルネット層によって使用される。シングルエンドの＋Δ１および↓Δ１の駆動の使用か図４Ａに示されており、ニューラルネット層か分離したモノリシック集積回路内に集積されていると仮定されており、また、出力ピンの数の制限に限定かあると仮定されている。複数のニューラルネット層が同しモノリシック集積回路内に集積される場合、あるいは、最大出力ピンのカウントが制限的設計要因でない場合、平衡したΔ信号がひとつのニューラルネット層から先行するニューラルネット層に加えられてもよい。そこで、また、非線形電圧増幅器ＮＬ、か正しい形のものであれば、（例えば、長屋の追接続のトランジスタ）Ｙ＋　＋ＶＢＩＡＳおよび一３’　＋　＋　Ｖ　ｓ　ｌ　Ａ　ｓの平衡した出力信号が次のニューラルネット層に供給されてもよい。実際、アナログ乗算器ＡＭ、に加えられる３”　＋信号か微分器ＤＦ、および抽出保持回路Ｓ田を平衡した回路により置換して平衡した形で発生させられてもよい。

図５は、ｊ＝１．、、、Ｎであるとき、図２あるいは図４の各出力ラインＯＬ、かｙ　、の項の計算中にとのようにしてパルス化されるかを示している。各出力ラインＯＬ、はそれぞれのコンデンサＣ○１によってダブレットパルスを発生するパルス発生器ＰＧの出力端子に接続される。図５は、そのライン上の電荷を感知する電荷感知増幅器ＱＳ、における関係のある差動増幅器ＤＡ、の端子から離れた各出力ラインＯＬ、の端部に加えられるダブレットパルスを示す。パルス発生器ＰＧに接続するプレートから離れているコンデンサｃｏ＋のプレートのそれぞれのプレートをこれらの端子に接続することによって、これらの端子にもっと直接にダブレットパルスを加えることも可能である。

各出力ラインＯＬ、ｉよ、それと基準電位の屯との間に接続されたそれぞれのコンデンサＣＯ，を有し、各出カラインＯＬ、、□口よ、それと基準電位との間に接続されたそれぞれのコンデンサＣＯ（１４Ｎｌ　を有し、そのコンデンサは図面に示されていない。コンデンサＣＯ４およびＣＯ，、＋Ｎｌのそれぞれの静電容量は、全て同し値であり、それによってバッター伝搬アルゴリズムは、これらのコンデンサの存在によって影響されない。非線形増幅器ＮＬ、に加える前に、 ■、にダブレットパルスを加えるための構成か、図５の構成を使用するのに代えて使用され得る。図６Ａおよび６Ｂおよび６Ｃを含む図６は、図３のニューラルネットの図４における修正に対してさらに他の修正を加えた構成を示す。図６八に示されるこの修正は、一対の人力ラインＩＬ、およびＩＬ、、。ユを提供し、シングルエンドよりむしろカット形状のデジタルコンデンサＤＣ，，，，ＤＣ，、、、。。、ＤＣくパ帽・　ＪおよびＤ　Ｃ＋　１　＋％Ｉｌ・　（」◆Ｎｌ　のプッシュプルを駆動する。シングルエンド駆動よりむしろブソノユブルは、差動電荷感知増幅器ＦＤＱＳ、に対して提供され、その出力応答電圧を２倍にするプッシュプル駆動により、さらに差動電荷感知増幅器ＦＤＱＳ、か希望されれば、出力信号の共通モードの抑止をもたらさない差動入力増幅器によって実現される。図６Ａは、符号検出器Ｃ３Ｄ、およびＣ３Ｈ，が、あとでさらに検討される図６０に表れるように再配置されるようには示されていないという点において、図４Ａと相違する。

図６Ｂは、一対の入力ライン上に表れる電荷の差を検出するために適当であるシングルエンドの電荷感知増幅器ＱＳ、か示されていないという点において、図４Ｂと相違する。その代わりに、ΔＨ＋　Ｖ　ｓ　＋　ａ　ｓか後続するニューラルネット層において発生し、モート制御ラインＭＣＬ上のΦｐ倍信号ｌであるとき、出力マルチプレクサＯＭ、を経てアナログ乗算器ＡＭ、ヘフィードバックされる。

図６０は、通常の動作中、一対の入力ライ〉ＩＬ、およびＩ　Ｌ　ＬＩｔｈＭＩ　に平衡した入力信号の駆動を提供し、バック−伝搬計算中にこれらの入力ライン上の電荷を差動的に検知するために、各ニューラルネット層において使用される回路を示す。単一の全差動増幅器ＩＤｌは、多重化されて図６０に示されるダブレックス回路ＤＰＸ、における両機能をする。代わりに、その機能は別の装置により実現されてもよい。

通常の動作中、モード制御ラインＭＣＬに表れるδｐの信号は、入力マルチプレクサＩＭ、を条件付けて、差動増幅器ＩＤ、を非反転（十）入力端子にＸＩ倍信号加え、入力ラインマルチプレクサＩＬＭ、およびＩＬＭ、、。Ｍ、を条件付けて入力ライン１．およびＩ　Ｌ　（１４１１１に差動増幅器ＩＤ、の非反転（＋）および反転（−）出力端子を接続する。信号＆ｐは、通常の動作中１であり、差動増幅器［Ｄ、の非反転（＋）出力端子およびその反転（＝）入力端子の間の伝送ゲートに加えられるφＴＪ十〇ｐは制御信号に表れ、伝送ゲートを導電性にしてそれらの端子間に直接結合フィードバックを提供する。このｄ−ｃフィードバックは、差動増幅器ＴＤ、を条件付けて、その（＋）および（−）出力端子において（＝）入力端子に加えられるＸ、信号に対するＸＩおよび−Ｘ１の応答を提供する。ダブレックス回路ＤＰ１．内の他の伝送ゲートは通常の動作中、非導通状態に条件付けられる。

バック−伝搬計算中、モード制御ラインＭＣＬに表れるφｐ倍信号【てあり、入力マルチプレクサＩＭ、を条件付けて差動増幅器ＩＤ、の非反転（＋）出力端子から、もしあれば先行するニューラルネット層へΔ、の信号を加え、入力ラインマルチプレクサｒＬＭ、およびｒＬＭ、１＋−＋　を条件付けて、入力ライン【ＬｌおよびＩＬ、、□、を差動増幅器ＩＤ１の非反転（＋）および（−）入力端子のそれぞれに接続する。バック−伝搬計算中に、マＵ、″７ｆｐ信号によって制御されるダブレックス回路ＤＰ１．の伝送ゲートがゼロを受けるとき、積分コンデンサＩＣ，とＩ　ＣＢ　４Ｍ＋は、差動増幅器ＩＤ、の（＋）および（−）出力端子から、その（−）および（＋）入力端子に接続する。バック−伝搬計算中、φＵかｌに対するパルスを出したとき、積分コンデンサ■Ｃ１およびＴＣ＋Ｉ＋ｊｌ＋　の電荷条件かリセットされる。これは瞬間的に１であるφＵに応答して、４を性にさせられるφＵおよびφＵ＋φｐ制御信号を受けるダブレックス回路ＤＰ１．における伝送ゲートに応答して生し、一方、７Ｕ＃１＠信号を受けるダブレックス回路ＤＰＸ。

における伝送ゲートは非導電性にさせられる。

行符号検出器ＣＳＤ、および行抽出保持回路ＣＳＨ，は、図６０に表れている。

行符号検出器は、その人力信号として直接差動増幅器ＩＤ、から出力信号を受け、差動増幅器ＩＤ、からのｘｌおよび−Ｘ、の出力信号にとって電圧比較器になる。

図７は、図２に関して修正された図１のニューラルネット、図４に関して修正された図３のニューラルネット、あるいは、図６に関して修正された図１のニューラルネットとともに使用されるバック−伝搬計算を完成するための装置を示す。

メモリーアレイＩＭＡにおける各ワード記憶素子ＷＳＥ、、、における重みつけは１行のアドレスと、３列のアドレスか行毎に一度に一列に走査されるときに調整される。アドレス走査発生器ＡＳＧは、メモリーアレイＩＭＡに適用されるように示されているこの走査の１およびｊのアドレスを発生し、そのメモリーはランダムアクセスメモリーと仮定される。列アドレスｊは、乗算器ＭＵＬＴのひとつの入力にδＪを選択する。行マルチプレクサＲＭに適用され、列アドレス１は乗算器ＭＵＬＴの池の入力にｘｌを選択する列マルチプレクサＣＭに適用される。

乗算器ＭＵＬＴは、アナログ入力信号の積に応答してデンタル出力を提供する形のものである。乗算器ＭＵＬＴは、掛は算を行うアナログ対デジタル変換器で良（、あるいは、それはアナログ対デジタルコンバーターによって続けられるアナログ乗算器を含んでも良く、あるいは、その入力信号のそれぞれに対するアナログ対デジタコンバーターの変換された信号を掛は算するためのデジタル乗算器を含んでも良い。乗算器ＭＵＬＴは、メモリーアレイＩＭＡにおいて現在アドレスされているワード記憶素子ＷＳＥ、、、に記憶されている重みに対する増減を表す計数低減率ηによって低減される積Ｘ、δ１を発生する。ワード記憶素子ＷＳＥ、、、に記憶された重みの前者の値は、メモリーアレイＩＭＡから、一時的記憶素子あるいはラッチＴＳへ読み出される。この前者の重みの値は乗算器ＭＵＬＴから減数ηＸＩ　δ１として受けるデジタル減算器ＳＵＢへ被減数として供給される。その結果生じる差は、前者の重みづけ値を置換するためにメモリーアレイｒＭＡのワード記憶素子ＷＳＥ、、、へ書き込まれる最新の重みづけ値である。

図８は、訓練されるニューラルネットｌ１ｉＬ、、Ｌ、およびり、か訓練されるシステムで、どのように接続されているかを示す。Ｌ６は、ｙｌの出力信号を発生する出力ニューラルネット層であり、図１および２、図３および４、あるいは図６に関して説明されたものと類似し、さらに、Ｌｏのメモリーアレイに記憶された重みを最新化するために、図２．４あるいは６に示されたものと類似する。

Ｌ、は、そのＸ、入力信号として出力ニューラルネット層に供給されるｙＩ出力信号を発生する第４の隠れたニューラルネット層である。これらのｙｌの出力信号は、ｘｈ入力信号の重みづけられた和に対する非線型の応答として、層Ｌ１によって発生させられる。この第」の隠れたニューラルネット層り、は、ＢＰＰ、に類似するバッター伝搬プロセッサＢＰＰ、を有する。Ｌ２は、第２の隠れたニューラルネット層であり、ｘｈ入力信号として第」の隠れたニューラルネット層に供給されるｙｈ出力信号を発生する。これらのｙｈ出力信号は、ｘｇ入力信号の重みづけられた加算に対する非線型応答として、層Ｌ２によって発生させられる。

この第２の隠れた層は、ＢＰＰ、およびＢＰＰ、に類似するバック−伝搬プロセッサーを有する。

図８は、それぞれのニューラルネット＠Ｌ６．Ｌ、およびＬ２のそれぞれの格子状のメモリーアレイＩＭＡは、図２．４あるいは６に示された分離した読み出し入力および書込み入力のハスの代わりに組み合わされた読み出し書込みハスを有する。図８は、’Ｉ＋、Ｖ：およびｙｈ倍信号とっての前方と供給通路から離れた通路にフィードバックされるΔ８．Δ、およびΔｈの信号を示し、その分離された通路は読者によってニューラルネットの概念を単純化するために示されている。現実には、図２．４あるいは６に示されるように、信号通路は前方方向にｙｌを、逆方向にΔ、を伝送するために使用されても良い。ハック−伝搬プロセッサーＢＰＰ、は、ηＸ３δ、の量だけニューラルネット層り。の格子状メモリーアレイにおけるワード記憶素子から読み出される重みづけを修正し、訓練手順中に読み一修正一書込サイクルの順序でワード記憶素子にそれらを戻して畜き込む。

バック−伝搬プロセッサーＢＰＰ、は、ηｘｈδＩの量だけニューラルネット層Ｌ１の格子状メモリーアレイにおけるワード記憶素子から読み出された重みっけを修正し、トレーニング手順中に読み一修正一書込サイクルの順序でワード記憶素子にそれらを書き込む。バック−伝搬ブ０セッサーＢＰＰ２は、ηｘｇδｈの量だけニューラルネット層Ｌ２の格子状メモリーアレイにおけるワード記憶素子から読み出された重みづけを修正し、トレーニング手順中に読み一修正一書込サイクルの順序でワード記憶素子にそれらを書き込む。

今まで説明されたニューラルネットは、コンデンサの対の範囲の広い使用を行うものであり、各対のコンデンサの静電容量はデジタルワードに応答して決められ、所定の一定値に加算し、シナプス入力信号に加えられる重みっけを決めるように相違させられている。前述した明細書は、二対のコンデンサのニューラルネットにおける有用さを説明しており　各対のコンデンサの静電容量は、同じデジタルワードに応答して決められる。全てのｉおよびｊにとってのコンデンサＣ１゜１およびＣ５＋　（１＊＋ｉｌ　は、ある例において固定した値のコンデンサであり、１＝１、Ｍの場合に入力電圧ｘ＋Ｋ　重みづけにおいて変更はなく、そのようなニューラルネットはニューラルネット応答の基準を変更する場合の適応する能力を欠く。そのような適用は、例えば、自己学習のために接続されるニューラルネットワークにおいて必要である。

そのため、それぞれ対のｉおよびｊの値を有する図１あるいは２のニューラルネットにおいて関係かある各対のコンデンサＣ１，１およびＣ１１゜□７９．の静電容量を変更することか望ましい。この変更は相補の方法において実現され、Ｃ１゜、およびＣｉ＊＋＋ヤニの静電容量の和はＣｋに等しく留まっている。図２のニューラルネットにおいて、相補の方法において各対のコンデンサＣｉ　＊　＋ｉ＋Ｎ＋　およびＣ１１□ｌ　、ｆｌ＊Ｎｌ　の＃電容量を変更することか望ましく、それらの静電容量の和はＣｋに等しく留まっている。

類似して、それぞれの対の１およびＪの値を有する図３あるいは４のにおいて関連する各対のコンデンサＣ１１，およびＣＩ＋＋１゜０の静電容量を変更することか望ましい。この方法は相補の方法において実施されＣＩ＋　ＩおよびＣ＋＋＋１＋Ｎｌ　の静電容量の和はＣｋに等しく留まっている。図４のニューラルネットにおいて、各対のコンデンサＣい、ｌ９．およびＣ０□７．。。。の静電容量は、相補の方法において変更することか望ましく、Ｃｆ１□１，１およびＣＮ＋Ｍｌ　＋　ｆ＋□。

の静電容量の和はＣｋに等しく留まっている。各対のコンデンサの静電容量の変更は、特に、１９７５年６月１７８に発行され、ゼネラル・エレクトリックカンパニーに譲渡された米国特許第３，８９０，６３５号、発明の名称「可変静電容量半導体装置」の図」１に関連して説明された制御信号として使用される２進数に比例して制御される静電容量を有する「デジタル」コンデンサに関して、Ｗ。

Ｅ、エンゲラ−の開示に沿って実現される。各対のコンデンサは、これらコンデンサの類似する２つのものであり、それらの静電容量はぞれぞれの制御信号によって制御され、そのひとつは他の１つの相補型のものである。その対のコンデンサを実現する他の方法は、デジタル対アナログ変換によって発生するアナログ信号により一対の類似したサイズの金属酸化物半導体（ＭＯＳ）コンデンサの反転表面電位を制御することである。

一対のコンデンサのこのような方法は、それぞれのコンデンサに分離した容量性素子構造を使用し、容量性素子構造の部分は重みづけ量か低く選択されたときには使用されない。好ましからざるは、容量性素子構造を必要とする以上に集積回路ダイ上のエリアのほぼ２倍以上に取り上げようとすることである。そのことがここに示される。

本発明に基づいて一対のコンデンサを構成する方法において、ふたつの電力に関係した静電容量を有するコンデンサの要素のセットのそれぞれは、一対のコンデンサの一つあるいは他の要素となるように選択され、この選択は伝送ゲートとして操作される電界効果トランジスタ（ＦＥＴｓ）によって行われる。この最小限のコンデンサのサイズを要求する方法は、最小限の重みづけできるだけ大きく関連づけられる静電容量の半分の静電容量を提供し、それらのライン間の異なる静電容量の計測の正確さに影響する平衡な入力端子および出方端子上の平衡でない漂遊静電容量に大いに関係する容量性重みづけの２４　：１の範囲で容易に供給される。今田こおいて３ミクロン平方の最小面積コンデンサを支配し、２４ミクロンの平方のエリアを有する８倍のコンデンサを形成するデザインは実行可能である。この方法においては、容量性素子構造の未使用部分か存在する。

図９は、本発明に基づいて半ブリッジとして動作させられるようにデザインされたデジタル的に静電容量をプログラム可能な一対のコンデンサの概念図であり。

ふたつのコンデンサは、Ｃ０ＭＭ０Ｎ　Ｌ　ＩＮＥ　（共通のライン）として分類された第１のプレートに配分され、そしてＰＯＳＩＴＩＶＥ　ＬＴＮＥ（正のライン）およびＮＥＧＡＴＩＶＥ　ＬＴＮＥ（負のライン）のそれぞれの第２のプレートを有する容量性素子要素Ｃｏ、Ｃ１，Ｃ２，Ｃ３およびＣ４の選択的な接続によって提供される。図１から図２Ａあるいは図６Ａに示されるように、Ｃ０ＭＭ０Ｎ　ＬＩＮＥはシングルエンドの入力端子ＩＬ、に応答し、そしてＰＯ３ＩＴＩＶＥ　ＬＴＮＥおよびＮＥＧＡＴＸＶＥ　ＬＩＮＥは平衡サレタ出力端子○Ｌ、およびＯＬ、、□、にそれぞれ応答する。図３から図４Ａに示されるように、Ｃ０ＭＭ０Ｎ　ＬＩＮＥはシングルエンドの出力端子ＯＬ、に応答し、そしてＰＯ３ＩＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩｖＥ　ＬＩＮＥは平衡された入力端子ＩＬ、およびＩ　Ｌ　（ｉ　＊Ｍ＋　にそれぞれ応答する図９の容量性素子要素ＣＯ，Ｃ１，Ｃ２，Ｃ３およびＣ４は、一対のコンデンサは、２°　２ °　２’　、２２．２３の比におけるそれぞれの容量性重みっけを有し、各々かＣ０ＭＭ０Ｎ　ＬＩＮＥに接続されるそれぞれの第１のプレートと、そＭｔ−ＬＯ）ＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥへの単極複投入電子スイッチＳＷＩ、ＳＷ２．ＳＷ２およびＳＷ４のひとつとそれぞれ接続されるそれぞれの第２のプレートを有する。単極複投入電子スイッチＳＷ１、ＳＷ２．ＳＷ２およびＳＷ４は、重みづけワードのぞれぞれのビットによって決定されるようにＰＯＳＩＴＩＶＥ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＬＩＮＥをぞれぞれ接続し、そのワードはワード記憶素子ＷＳＥ、、、に記憶されている。重みづけワードの重要な最小のビットはビットストアＢＳＩ、そして連続するさらに重要なビットはビットストアＢＳ２．ＢＳ３およびＢＳ４に記憶されている。図９は、ワード記憶素子ＷＳＥ、、、を表現する長方形の箱の中のぞれぞれの四角い箱としてビットストアＢＳ１．ＢＳ２．ＢＳ３およびＢＳ４を示す。

４ビツトの重みづけワードに応答させることかできる様々な接続の表か図１Ｏに示され、本発明に基づく一対のコンデンサの構成方法によって可能となる肯定および否定の量の双方の範囲を越える重みの増加の継続的なセットを充分に示す。

４ビツトの重みづけワードの最も重要なビットは、電子スイッチＳＷ４によって電子スイッチあるいはマルチプレクサＳＷＩ、ＳＷ２およびＳＷ３によって、ＰＯＳＴＴＩＶＥ　ＬＩＮＥへの容量性素子Ｃ１，Ｃ２およびＣ３あるいはＮＥＧＡＴＩＶＥ　ＬＩＮＥの接続を司どる重みづけワードの重要ではないビットの反対方向にＰＯＳＩＴＩＶＥ　ＬＩＮＥあるい１ｉＮＥＧＡＴＩＶＥ　ＬＴＮＥへの容量性素子Ｃ４の接続を司とる。なぜ、このことか行われるか（２の補数の使用を収容する）そして、なぜバイアス容量性素子ｃｏか設けられているかは、図１０の表の検討から得ることができる。

ＮＥＧＡＴｒＶＥ　ＬＩＮＥの、あルイハ、４．　２．　Ｉオヨヒ２分（７）１ノ重みを有するＰＯＳＩＴＩＶＥ　ＬＩＮＥ容量性素子のいずれかによって決定される（ＣＯＭＭＯＮ　ＬＩＮＥへの）ＰＯＳＩＴＩＶＥ　ＬＩＮＥ：７ンデンサオヨヒＮＥＧＡＴＩＶＥ　ＬＩＮＥＩ：おける第１．第２．第３および第４の要素（７）項ハスイッチされ、左から右へ読込むように最も重要なビット、第２に重要なビット、第３に重要なビットおよび４ビツトの重みづけワードの重要性の最も小なビットにそれぞれ応答する。

ＮＥＧＡＴＩＶＥ　ＬＩＮＥコンデンサにおける第５の項は、図９のバイアス容量性素子ＣＯに応じたバイアス容量性素子のコンデンサである。この第５の項は、その適用において一定であり、重みづけワードあるいはそのいずれかのビットに応答してスイッチされない。

図１１は、本発明に基ついて半ブリツノとして動作させられるようにデザインされた、デンタル的に静電容■をプログラム可能な他の一対のコンデンサであり、容量性素子要素Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４より構成されている。容量性素子Ｃ２０，Ｃ２］、Ｃ２２，Ｃ２３およびＣ２４は、２°　２゜２１　２２　２１の比でそれぞれ容量性重みっけされ、Ｃ０ＭＭ０Ｎ　ＬＩＮＥへ各々接続されるそれぞれの第１のプレートを有し、そして、それぞれのＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥへのそれぞれ単極複投入電子スイッチ５Ｗ２０．ＳＷ２］、５Ｗ２２，５Ｗ２３および５Ｗ２４のひとつとそれぞれ接続されるそれぞれの第２のプレートを有し、単極複投入電子スイッチ５Ｗ２０．ＳＷ２＋、５Ｗ２２，５Ｗ２３および５Ｗ２４はそれぞれのワード記憶素子ＷＳＥ、、、において記憶されている重みっけワードのそれぞれのビットによって決められるＰＯＳＩＴＩＶＥ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥＬＩＮＥに対する接続を提供する。図１１は、ワード記憶素子ＷＳＥ、、、を表す長方形の箱の中に左から右へ並へられた正方形の箱としてビットストアＢ５１４、Ｂ５ｌ０．ＢＳ＋３．ＢＳ＋２およびＢＳＩＩを示す。左から右へのこの配置は、数字の符号かその数字の各ビットを、そのビットの補数によって置換することによって単純に反転させることかできるので、ｌの補数システムとして知られている２進の減少された根の数字システムのビットオーダーに基づいている。

■の補数システムは、算術のゼロを２つの方法において符号化する。図１に示されるビットの配置により、従来のデジタル加算器か便宜的な循環けた北げを介して１の補数計算において符号加算のたぬに使用され、複数ビットの和の一番左端のビット位置を発生する単一ビットの加算器からのけた上げか、複数ビットの和の一番右端のビット位置を発生する単一ビットの加算器へのけた上げとして戻される。この明細書の残りにおいて、ｌの補数計算のために使用されると考えられるのはこのビットの配置である。ビットストアＢ５１４．Ｂ５ｌ０．Ｂ５１３゜Ｂ５１２およびＢＳＩＩにおけるビットは電子スイッチ５Ｗ２４，５Ｗ２０，５Ｗ２３．５Ｗ２２およびＳＷ２１をそれぞれ制御する。５ビツトの重みづけワードの一番左端のビットは、右側の重みつけワードのビットか電子スイッチあるいはマルチプレクサ５Ｗ２０，５Ｗ２３，５Ｗ２２およびＳＷ２１によって、ＰＯＳＩＴＩＶＥ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＬＩＮＥＩ：対Ｔ／）容量性素子Ｃ２０，Ｃ２３，Ｃ２２およびＣ２１の接続を制御する逆感知において、電子スイッチ５Ｗ２４によってＰＯＳＩＴＩＶＥ　ＬＩＮＥあるいはＮＥＧＡＴｆＶＥ　ＬＩＮＥに対する容量性素子Ｃ２４の接続を制御する。

デンタル的にプログラムできるコンデンサの図」１の対における重みつけワードとして使用される各種の１の補数にとって、Ｃ０ＭＭ０Ｎ　ＬＩＮＥとＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥのそれぞれ間のコンデンサの接続を表にし、１の補数の使用をとの様にして調節するかの疑問を提供する図１２の表を検討する。ＮＥＧＡＴＩＶＥ　ＬＩＮＥおよびＰＯ３ＩＴＩＶＥＬｒＮＥの：＋ンデン”ｊ　（ＣＯＭＭＯＮ　ＬＩＮＥＩ：対スル）ニおＩｆ’＋第１．第２、　第３．第４および第５の要素である項は、左から右に読み出される５ビツトの重みつけワードのそれぞれのビットに応答して、４．　２．　ｌおよび０５の重みっけを有するＮＥＧＡＴＴＶＥ　ＬＩＮＥおよびＰＯＳＩＴＩＶＥ　ＬＩＮＥの容量性素子かスイッチされることによって決められる。

図１１のＣ０ＭＭ０Ｎ　ＬＩＮＥ対１こおいて使用される重みづけワードの組にとっての１の補数システムの計算は２つのｏｏｏｏｏの「正の」ゼロおよび１１１１１の「負の」ゼロを有する。格子状メモリーアレイｒＭＡか図７に示される乗算器ＭＵＬＴから２の補数形式において供給されるインクレメント（増加）η Ｘ１δ、によって修正される内容を存するとき、この二重ゼロの計算のニューラルネットのトレーニング上の効果は循環けた上げを使用する形の減算器ＳＵＢによって抑制される。その代わりに二重のゼロ計算の効果は減算器ＳＵＢによりて抑制されなくても良く、エキサイドリーとインヒビトリーの間の変化の傾斜を小さくする。

図１１のコンデンサの対は、エキサイドリーの重みづけの範囲は、トレーニングにおいて使用される少し複雑な計算と、特別のビットの記憶に関する欠点に設計上透型な負担を与えるインヒビトリーの重みづけの範囲と同じ広さである半ブリツジ動作の利点を有する。エキサイドリーとインヒビトリーの重みづけの範囲における対称性は、素子Ｃ２２，５Ｗ２２．Ｃ２３，５Ｗ２３．Ｃ２４，５Ｗ２４、Ｂ５Ｉ２．ＢＳ＋３およびＢＳ＋４か省略されても良い図１１のコンデンサ対の変形において−１，０および＋１のような利用できる重みづけも範囲か非常に制限される場合、特に重要な設計上の配慮である。図９のコンデンサ対に比較して、図１１のコンデンサ対の方か特別のビット記憶を有するけれとも、重みづけコンデンサ対の構成に大きな規則性があり、全ての要素であるＭＯＳコンデンサかスイッチされる。

モノリシック集積回路におけるＭＯＳコンデンサは、基盤に隣接する二つのプレートのひとつから、基板グランドに対する実質的な漂遊静電容量を育する。不平衡な形で他の素子よりもＰＯ３ＩＴＩＶＥ　ＬｒＮＥおＪ：びＮＥＧＡＴＥＶＥＬＩＮＥのひとつに表れるそのような漂遊静電容量を防ぐために第９図の要素である容量性素子ＣＯ，ＣＩ、Ｃ２，Ｃ３およびＣ４か極化され、その漂遊静電容量をＣ０ＭＭ０Ｎ　ＬＩＮＥの基板に置く。類似するように、図１において要素しある容量性素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４は、漂遊静電容量をＣ０ＭＭ０Ｎ　ＬＩＮＥ上の基板に置くように極化される。漂遊静電容量のこのバランス化は、図２４および２５のコンデンサのカッドにおいても行われる。

この明細書において説明されている回路の各種の部分で採用されているマルチプレクサは、第９図のＳＷＩ、ＳＷ２．ＳＷ３およびＳＷ４のスイッチ素子と、図１１のＳＷ２１，５Ｗ２２，５Ｗ２３および５Ｗ２４のスイッチ素子に類似する単極スイッチ素子より慣例的に構成される。これらの単極スイッチ素子のそれぞれは慣例的にＣＭＯ３設計においてひとつ以上の電界効果トランジスタのいわゆる「伝送ゲート」接続の対である。適当な伝送ゲートは並列チャンネルの選択導電性を制御するために、それぞれのゲート電極に加えられる反対方向に揺動する制ｔ、ｉｏｔ圧を有するＰチャンネルＦＥＴと、ＮチャンネルＦＥＴの並列チャンネルによって提供される。

図９は、ＳＷＩ、ＳＷ２およびＳＷ３のスイッチ素子からＰＯ８■ＴＩｖＥＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥｉ：反対方向に接続されたＳＷ４のスイッチ素子を示し、図１１は、ＳＷＩ、ＳＷ２およびＳＷ３のスイッチ素子からＰＯ３ｒＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥＩ：反対方向に接続された５Ｗ２４のスイッチ素子を示す。各種のワード記憶素子に対して行われるよりも図９のコンデンサ対の現実の集積回路のレイアウトにおいて、ビットラインはビットラインかビットストアＢＳＩ、ＢＳ２およびＢＳ３を提供するフリップフロップに書き込むビットストアＢＳ４を提供するフリップフロップの反対側の半分に書き込む。各種のワード記憶素子にとって行われるよりも図１１のコンデンサ対の現実の集積回路のレイアウトにおいてビットラインはビットラインかビットストアＢ５２１．Ｂ５２２およびＢ５２３を提供するフリップフロップに書き込むビットストアＢ５２４を提供するフリップフロップの反対方向の半分に書き込む。

図１３は、図９のスイッチされる容量性素子ＣＩ、Ｃ２，Ｃ３およびＣ４のひとつである容量性素子ＣＸの対応するメモリー素子ＭＥＸに対する電気的接続を詳細に示す。メモリー素子ＭＥＸは、エンハンスメント−モード電界効果トランジスタ（ＦＥＴ）Ｑｌ、Ｑ２．Ｑ３およびＱ４のフリップフロップ接続であり、比較的正の動作電源電圧Ｖ０゜と比較的負の動作電源電圧ｖ０を供給される。容量性素子ＣＸのひとつのプレートは、Ｃ０ＭＭ０Ｎ　ＬＩＮＥに固定接続されるように示されている。容量性素子ＣＸの他のプレートを選択的にＰＯＳ　ＩＴＩＶＥＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＬＩＮＥに接続するために使用されるスイッチ素子ＳＷＸはエンハンスメント−モードＦＥＴＱ５．Ｑ６．Ｑ７およびＱ８を含む。エンハンスメント−モードＮチャンネルＦＥＴＱＩ　Ｏ，ＱＩ　Ｉは、スイッチ素子ＳＷＸにメモリー素子ＭＥＸの相補出力ＱおよびＱＢＡＲ上のビット状態りおよびＤＢＡＲを課するため、ゲート電極に加えられるＷＲＩＴＥ（書き込み）コマンドによって選択的に導電性にさせられる。

もし、Ｄかハイで（例えば、Ｖ、Ｉ、）ＤＢＡＲがロー（例えば、■３．）であればＷＲＩＴＥコマンドはＱＩＯおよびＱＩ２のゲート電極に対してもはや加えられないとき、ＤＢＡＲはロー状態になって、Ｑｌは導電性になるとともに０２は非導電性になることによりＱをＶＤＤの電位においてハイに維持し、Ｄかハイ状態になるとＱ３か非導電性になってＱ４が導電性になることにより、ＱＢＡＲをＶｓｓにおいてローに維持する。スイッチ素子ＳＷＸにおいて、Ｑがハイ状態になるとＰチャンネルＦＥＴＱ５は非導電性であり、ＮチャンネルＦＥＴＱ６は導電性であり、ＱＢＡＲかロー状態になるとＰチャンネルＦＥＴＱ７は導電性てあり、ＮチャンネルＦＥＴＱ８は非導電性である。ＮＥＧＡＴＩＶＥ　ＬＩＮＥは導電性に条件付けられたＦＥＴＱ６およびＱＩによって容量性素子ＣＸに接続され、Ｐ○５ＩＴＩＶＥ　ＬＩＮＥは非導電性に条件付けられたＦＥＴＱ５およびＱ８によって容量性素子ＣＸから接続を絶たれる。

Ｄかロー（例えば、■８．）であり、ＤＢＡＲかハイ（例えば、Ｖｏｏ）であれば、ＱＩＯおよびＱＩ２のゲート電極に対してＷＲＩＴＥコマンドがもはや加えられなくなるとき、ＤＢＡＲかハイ状態になるとＱｌか非導電性になって、Ｑ２か導電性になることにより、ＱをＶ３ｇ電位においてローに維持し、Ｄかロー状態になると０３か導電性になって０４か非導電性になることにより、ＱＢＡＲをＶ。、を位においてハイに維持する。スイッチ素子ＳＷＸにおいて、Ｑかロー状態になるとＰチャンネルＦＥＴＱ５か導電性になり、ＮチャンネルＦＥＴＱ６か非導電性になり、ＱＢＡＲかハイ状態になるとＰチャンネルＦＥＴＱ７か非導電性になり、ＮチャンネルＦＥＴＱ８か導電性ｉ：ｒ、ｉ、ル。ＰＯ３ＩＴＩＶＥ　ＬＩＮＥは、導電性に条件付けられるＦＥＴＱ５およびＱ８によって、容量性素子ＣＸに接続され、ＮＥＧＡＴＩＶＥ　ＬＩＮＥは、非導電性に条件付けられたＦＥＴＱ６δよびＱＩによって容量性素子ＣＸから接続を絶たれる。

図１４から２３は、ふたつの基本的なモノリシック構造のセルを示しており、これらの図の左側のものとこれらの図の右側のものは相互に鏡による複写物として配置されている。基本的なモノリシック構造のセルは、スイッチされる容量性素子から構成される一対の重みづけコンデンサを形成するために少ない回数にわたってレプリカとなり得る。お互いに鏡像化する隣接した列構造を育する基本的なモノリシック構造のセルの行および列のアレイによって形成される重みづけコンデンサの対より成るネットワークは、本発明に基づいて重みづけ加算回路を構成するときに使用される。もっとも小さいスイッチされる容量性素子は、ひとつの基本的なモノリシック構造のセルより構成され、それより大きなスイッチされる容量性素子は、電気的な並列接続を有する複数の基本的なモノリシック構造のセルの組み合わせである。ビット記憶素子は単一のビット記憶素子か、その組み合わせの電子スイッチの両方のセットを制御するために使用されれば複製される必要はないか、その冗長ビット記憶素子を不要にするモノリシック回路のレイアウトの修正か可能である。スイッチされる容量性素子より構成される重みづけコンデンサのカットか単純に二対の重みづけコンデンサを含み、各対は今説明されたスイッチされる容量性素子より構成されるか、再び冗長ピントの記憶素子か存在する。レイアウトの修正は可能であり、それはこれらの冗長なビット記憶素子を除去することかでき、モノリシックダイを節約するためのレイアウトの再構成か可能である。同しビット記憶素子によって制御される第１および第２のスイッチされる容量性素子か相互に隣接する場合、再構成はＴ状あるいはＬ状の基本的なモノリンツク構造のセルに発生する。−行のＴ状あるいはＬ状の基本的なモノリンツク構造のセルか、その行のひとつのエツジに沿って歯を表すＴ状あるいはＬ状の数行の基本的なモノリシック構造のセルか存在する場合、モノリシックダイの面積を節約する技術か行の軸の周りに交互の行のセルをフリップし、それらの歯は噛み合わせられる。図１４から２３に示されるモノリシック構造のセルは、２ビツトのデジタルワードが１の補数計算において重みづけ係数を符号化する場合、複数対の重みづけコンデンサのネットワークを実施するときに使用される。

その対における各重みづけコンデンサは、０．５の実効重みづけを有する。

入力ラインと差動的に感知される出力ラインの対を接続する容量性構造を使用する形のニューラルネット層において、０あるいはｌである基本的なモノリシック構造のふたつのビット記憶素子に記憶されるデジタルワードのビットにより重みつけコンデンサの対か差動的に感知される出力ラインの対の反対側のそれぞれに接続され、それによって０の実効重みづけかコンデンサ対によって提供される。

０１であるふたつのビット記憶素子に記憶されたデジタルワードにより、両重みづけコンデンサか正の出力ラインに接続され、それによってコンデンサ対は＋１の実効重みづけを提供する。１０であるデジタルワードにより、両重みづけコンデンサか負の出力ラインに接続され、それによってコンデンサ対か−１の実効重みづけを提供する。

出力ラインと差動的に駆動される入力ラインの対を接続する容量性構造を使用する形のニューラルネット層において、００および１１であるふたつのビット記憶素子に記憶されたデジタルワードによりふたつの重みづけコンデンサが一対の差動的に駆動される入力ラインの反対側のそれぞれに接続され、それによって、０の実効重みづけかコンデンサ対によって提供される。ふたつのビット記憶素子に記憶された０１のデジタルワードにより両重みづけコンデンサか正の入力ラインに接続され、それによってコンデンサ対は＋１の実効重みづけを提供する。１０であるふたつのビット記憶素子に記憶されたデジタルワードにより両重みづけコンデンサが負の入力ラインに接続され、それによってコンデンサ対は−１の実効重みづけを提供する。

図２４は、２の補数の重みづけ係数ワードによってデジタル的に制御される静電容量を育する４つのコンデンサのカッド接続がどのようにして本発明により構成されるかを示す概念図である。図２４のラインＬＩＮＥＩ、ＬＩＮＥ２．ＬＩＮＥ３およびＬＩＮＥ４は、図９（７）ＰＯＳ［ＴＩＶＥ　ＬＩＮＥ、ＮＥＧＡＴＩＶＥ　ＬＩＮＥ、Ｃ０ＭＭ０Ｎ　ＬＩＮＥおよびａｃグランドに対応すると考えられる。カッドにおける一対の４つのコンデンサは、要素である容量性素子ＣＯ２Ｃ１，Ｃ２，Ｃ３およびＣ４をラインＬＩＮＥ１およびＬＩＮＥ２に選択的に接続することによって提供される。容量性素子ＣＯ，ＣＩ、Ｃ２，Ｃ３およびＣ４は、２°　２°　２１　．２１　：２２の比において重みづけられるそれぞれの静電容量を存し、ＬＩＮＥ３にそれぞれか接続されるそれぞれの第１のプレートを有し、単極複枚入電子スイッチＳＷＩ、ＳＷ２．ＳＷ３およびＳＷ４のそれぞれによってＬＩＮＥｌあるいはＬＩＮＥ２に接続される第２のプレートを有する。単極複枚入電子スイッチＳＷＩ、ＳＷ２．ＳＷ３およびＳＷ４は、それぞれのワード記憶素子ＷＳＥ、、、に記憶される重みづけワードのそれぞれのビットによって決められるＬＩＮＥＩあるいはＬＩＮＥ２に対する接続を提供する。

カッドにおける他の対の４つのコンデンサは、要素である容量性素子ＣＩＯ，Ｃ１１，Ｃ１２、Ｃ１３およびＣ１４の選択的接続によって提供される。容量性素子ＣＩＯ。

Ｃ１１，ＣＩ２．Ｃ１３およびＣＩ４は、２°　：２°　・２１　２２　２３の比において重みづけられるそれぞれの静電容量を有し、ＬＩＮＥ４に接続される第１のプレートを有し、Ｌ　ＩＮＥｌあるいはＬＩＮＥ２に単極複枚入電子スイッチＳＷＩ　１．ＳＷＩ　２．ＳＷｌ、３および５Ｗ１４のそれぞれよって接続される第２のプレートを有する。要素である容量性素子ＣＩＯ，Ｃ１ｌ、Ｃ１２，Ｃ１，３およびＣＩ４は、それぞれ要素である容量性素子ＣＯ，ＣＩ、Ｃ２，Ｃ３およびＣ４のそれぞれの静電容量にそれぞれ対応するそれぞれの静電容量を有する。単極復投入電子スイッチＳＷＩ　１．ＳＷＩ　２．ＳＷＩ　３およびＳＷｌ４は、それぞれのワード記憶素子ＷＳＥ、、、において記憶される重みづけワードのそれぞれのビットによって決められるように電子スイッチＳＷＩ、ＳＷ２．ＳＷ３およびＳＷ４か行う方法と相補の方法においてＬＩＮＥｌあるいはＬＩＮＥ２に対する接続を提供する。

図２４のラインＩｊＮＥ１．ＬＩＮＥ２．ＬＩＮＥ３およびＬＩＮＥ４は、今まテノよう（ニーＰＯ３ＩＴＩＶＥ　ＬＩＮＥ、ＮＥＧＡＴＩＶＥ　ＬＩＮＥ、Ｃ０ＭＭ０Ｎ　ＬＩＮＥおよびａＣグランドに対応すると考えられる。そのような場合、他の素子よりもＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥすなわちラインＬＩＮＥ１およびＬＩＮＥ２のひとつに不平衡な形で表れる基板グランドに対する漂遊静電容量を防ぐため、要素である容量性素子ＣＯ，Ｃ１、Ｃ２，Ｃ３およびＣ４はＬＩＮＥ３．Ｃ０ＭＭ０Ｎ　ＩｊＮＥ上に基板に対する漂遊静電容量を置くように極化される。要素である容量性素子Ｃ１０，Ｃ１１、ＣＩ２．Ｃ１３およびＣ１４は、ＬＩＮＥ４に対しそれから基板グランドに接続するように極化され、基板に対する漂遊性静電容量は充電および放電されるのを防ぐ。

その代わりに図２４のラインＬＩＮＥＩ、ＬＩＮＥ２．ＬＩＮＥ３およびＬＩＮＥ４は、Ｃ０ＭＭ０Ｎ　ＬＩＮＥ、ａｃグランド、ＰＯＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥにそれぞれ対応するものと考えることかできる。そのような場合能の素子よりもＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥのひとつに不平衡な形で表れる基板グランドに対する漂遊静電容量を防ぐため、要素である容量性素子ＣＯ，Ｃ１，Ｃ２，Ｃ３およびＣ４はＰＯＳＴＴＩＶＥ　ＬＩＮＥ、ＬＩＮＥ３上に基板に対する漂遊静電容量を置くように極化され、要素である容量性素子ＣＩＯ，Ｃ１１，ＣＩ２．Ｃ１３およびＣ１４は、ＮＥＧＡＴＩＶＥ　ＬＩＮＥ、ＬＩＮＥＩ上に基板に対する漂遊静電容量を置くように極化される。しかし、ＰＯＳＩＴＩＶＥ　ＩｊＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥの上に表れる基板に対する不平衡の漂遊静電容量を防ぐ方法はＰＯＳＩＴＩＶＥ　ＬＩＮＥとＮＥＧＡＴＩＶＥ　ＬＴＮＥの基板に対する漂遊静電容量か差動増幅器ｉＤ＋からの比較的低いノースインピーダンスのバランスしたドライブによって分流されなければ、要素である容量性素子Ｃ０９ＣＩ、Ｃ２，Ｃ３およびＣ４の漂遊静電容量と要素である容量性素子Ｃ１０，Ｃ１１、ＣＩ２．ＣＩ３およびＣＩ４の漂遊静電容量の間のマツチングに依存する。

そのため、少なくともこれらのラインか出力ドライバー増幅器○ＤＪによって差動的に感知サレル場合、ＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥＬＩＮＥの１に表れる基板に対する不平衡な漂遊静電容量を防ぐ、前者の方法は後者の方法に比へて好ましい。

図６の形のニューラルネットは、カットの形状において接続され、全ブリッジとして動作する重みつけコンデンサによって差動的に感知される出力ラインの対に接続するためのバランスした入力信号によって駆動される入力ラインの対を使用する。図６の形のニューラルネットにおいて、図２４のラインＩｊＮＥ３およびＬＩＮＥ４かバランスした入力信号によって駆動される入力ＬＩＮＥの対のひとつに対応するように選択され、また、ＬＩＮＥＩおよびＬＩＮＥ２には差動的に感知される出力ラインの対のひとつに対応すると考えることができる。この選択は、差動増幅器ｉＤ１からの比較的低いソースインピーダンスをｌ（ランスした駆動によってＬＩＮＥ３およびＬＩＮＥ４の上に表れる基板に対する不平衡の漂遊静電容量か分流される構成にする。

図２５は、１の補数の重みづけ係数ワードによってデジタル的に制御される静電容量を有する４つのコンデンサのカッド接続かとのようにして本発明により構成されるかを示す概念図である。一対の４つのコンデンサは、要素である容量性素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４を選択的に接続することによって提供される。容量性素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４は、２ °　２°　２＋　・２”＋２’の比において重みづけられるそれぞれの静電容量を有し、ＬＩＮＥ３にそれぞれか接続されるそれぞれの第１のプレートを有し、単極複枚入電子スイッチ５Ｗ２０，５Ｗ２１，５Ｗ２２，５Ｗ２３および５Ｗ２４のそれぞれによってＬＩＮＥＩあるいはＬＩＮＥ２に接続される第２のプレートを有する。単極複枚入電子スイッチ５Ｗ２０、ＳＷ２１．　ＳＷ２２．　ＳＷ２３および５Ｗ２４は、それぞれのワード記憶素子ＷＳＥ、、、のビットストアＢ５１４、Ｂ５ｌ０．Ｂ５１３．Ｂ５１２およびＢＳｌ、１に記憶される連続する重みつけワードのビ、・トによって決められるＬＩＮＥｌあるいはＬＩＮＥ２に対する接続を提供する。他の対の４つのコ〉デンサは、要素である容量性素子Ｃ３０゜Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４の選択的接続によって提供される。容量性素子Ｃ３０，Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４は、２°　−２°　＝２１　２２２３の比において重みづけられるそれぞれの静電容量を有し、ＬＩＮＥ４にそれぞれか接続されるそれぞれの第１のプレートを育し、単極複枚入電子スイッチ５Ｗ３０．５Ｗ３１，５Ｗ３２，５Ｗ３３および５Ｗ３４のそれぞれによってＬＩＮＥＩあるいはＬＩＮＥ２に接続される第２のプレートを有する。

容量性素子Ｃ３０，Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４は、それぞれ要素である容量性素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４のそれぞれの静電容量にそれぞれ対応するそれぞれの静電容量を育する。単極複枚入電子スイッチ５Ｗ３４．５Ｗ３０，５Ｗ３３，５Ｗ３２およびＳＷ３１は、それぞれのワード記憶素子ＷＳＥ、、、のビットストアＢＳ１．４．Ｂ５ｌ０．Ｂ５１３．Ｂ５１２およびＢ５１１に記憶される重みづけワードの連続するビットによって決められるように電子スイッチ５Ｗ２４，５Ｗ２０，５Ｗ２３．５Ｗ２２およびＳＷ２１か行う方法と相補の方法においてＬＩＮＥＩあるいはＬＩＮＥ２に対する接続を提供する。

図２５におけるコンデンサのカッド接続において、図２４におけるコンデンサのカッド接続のように、ラインＬＩＮＥＩ、ＩｊＮＥ２．ＬＩＮＥ３およびＬＩＮＥ４はＰＯＳＩＴＩＶＥ　ＬＩＮＥ、ＮＥＧＡＴＩＶＥ　ＬＩＮＥ、Ｃ０ＭＭ０Ｎ　ＬＩＮＥおよびａＣグランドにそれぞれ対応できる考えられ、代案的にＣ０ＭＭ０Ｎ　ＬＴＮＥ、ａｃグランド、ＰＯＳＩＴＩＶＥ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＩＮＥにそれぞれ対応できると考えられる。図６のニューラルネットのタイプにおいて、図２５のラインＬ　ＩＮＥｌおよびＬＩＮＥ２は、平衡した入力信号によって駆動される一対の入力ラインのひとつに対応できると考えられ、そしてラインＬＩＮＥ３およびＬＩＮＥ４は、一対の反対方向の出力ラインのひとつに対応できると考えられる。ある場合において、要素である容量性素子Ｃ２０，Ｃ２＋、Ｃ２２，Ｃ２３およびＣ２４は、ＬＩＮＥ３に基板に対する漂遊静電容量を置くように極化され、要素である容量性素子Ｃ３０，Ｃ３１，Ｃ３２、Ｃ３３およびＣ３４は、ＬＩＮＥ４に基板に対する漂遊静電容量を置くように極北される。この理由はコンデンサの図２４のカッド接続に関して提案されたものと同しである。

図２６は、重みづけにおいてより大きな分解能を提供するためにデジタルコンデンサＤＣ：、　＋　＋　ＤＣ＋１４ｍ１．　Ｉ　＋　ＤＣ＋、　ｆｌ＋ｓｌおよびＤＣ［ｉ＊ｍ１．　＋Ｉ＊ｓｌを含ム単−重みづけコンデンサに変えてニューラルネット層の全ての１．」の交点において複数の類似した重みづけコンデンサのカッドがどのようにして採用されるかを示している。図２６においてひとつの重みづけコンデンサのカットＭＳＷＣｉ、ｊが格子状メモリーアレイのワード記憶素子ＷＳＥ、、、に記憶された８ビットの重みづけワードの一番左側の（一般により上位の）ビットに応答して重みづけを提供するために使用され、他の重みづけコンデンサのカットＬＳＷＣｉ、ｊは格子状メモリーアレイのワード記憶素子ＷＳＥ、、Ｉに記憶された重みづけワードの一番右側の（一般に下位の）ビットに応答して重みっけを提供するために使用される。重みづけコンデンサのカッドＭＳＷＣｉ、ｊによっておよび他の重みづけコンデンサのカッドＬＳＷＣｉ、ｊによって提供される重みづけの相対的な意味は規定された比に基づく。

前述したように、重みづけコンデンサのカッドＭＳＷＣｉ、ｊかＸｌの入力信号に対する応答を電荷感知増幅器ＦＤＱＳ、に供給する。電荷感知増幅器ＦＤＱＳＪ以外の他の電荷感知増幅器ＦＤＱＳ、、や、は、ニューラルネット層のｌ、Ｊの交点において信号の前方伝搬のために使用され、かっ、重みづけコンデンサのカッドＬＳＷＣｉ、ｊを経てＸｌの入力信号に対する他の重みづけされた応答を供給される。アナログ乗算器ＡＭ、の出力ボートはアナログスケーリング増幅器ＡＳＡ、の入力ボートにアナログ信号を供給し、アナログスケーリング増幅器ＡＳＡ。

は、重みづけコンデンサのカッドＭＳＷＣｉ、ｊおよび他の重みづけコンデンサのカットＬＳＷＣｉｊによって提供される重みづけの相対的な意味の比に等しい係数によって入力ボートにおけるアナログ信号から小さめに目盛られる出力ボートにおけるアナログ信号に応答する。電荷感知増幅器ＦＤＱＳ、、、、、の入力ボートとアナログスケーリング増幅器ＡＳＡ、の出力ボートは、マルチプレクサＯＬＭ、、。２．および○ＬＭ、、や３１、によって出力ラインＯＬ　ｉｌ＋１ □および０ＬｆｉｆｆＮ＋を経て重みうけコンデンサのカッドＬＳＷＣｉ、ｊに多重化される。差動入力電荷感知増幅器ＦＤＱＳ、およびＦＤＱＳ、、□、は線型電荷感知増幅器であり、重みづけおよび加算回路ＦＷ＆Ｓ、においてそれらの出力応答か重みうけコンデンサのカットＭＳＷＣｉ、ｊ重みづけ他の重みつけコンデンサのカッドＬＳＷＣ４，ｊによって提供される重みっけの相対的な意味の比に基ついて目盛られた後加えられる。

重みうけ加算回路ＦＷ＆Ｓ、は、それによって非線型増幅器ＮＬｉ、ｊの入力信号を発生する。例えば、４ビツトか重みづけコンデンサのカットＭＳＷＣｉ、ｊによって提供される重みづけを制御し、残りの４ビツトか重みつけコンデンサのカッドＬＳＷＣｉ、ｊによって提供される重みづけを制御する２の補数計算における重みづけを説明する８ビツトかワード記憶素子ＷＳＥ、、、に記憶されると仮定する。それて、電荷感知増幅器ＦＤＱＳ、およびＦＤＱＳ、、、Ｎ、からの出力信号か非線型増幅器ＮＬｉ、ｊの入力信号を発生するために重みつけ加算回路ＦＷ＆Ｓ。

において加算される前に１６：１の比で重みつけられる。

図２７は、図２Ａおよび２Ｂに関してシングルエンド入力ラインからの平衡した出力ラインの対の駆動を提供するためにニューラルネット層の図２６の一部の修正を示している。

図２８は、図４Ａおよび４Ｂに関して平衡した入力ラインの対からシングルエンドの出力ラインの駆動を提供するためにニューラルネット層の図２６の一部の修正を示している。図２６は、ニューラルネット層の一部を示し、重みづけ静電容量のネットワークからの入力ラインあるいは出力ラインはシングルエンドにはされていない。図２７および２８に関する修正は、重みづけの異なった大きさかスイッチされるコンデンサ素子の類似したグループにより実現される方法には影響を与えない。

図２６．２７および２８は、それぞれスイッチされるコンデンサ素子のふたつのランク、そのひとつは格子状メモリーアレイに記憶された重みづけワードのより上位のビットに応答し、他のひとつは格子状メモリーアレイに記憶された重みつけワードのより下位のビットに応答する方法を示しているか、その代わりに、本発明に基づいてスイッチされるコンデンサ素子の３つ以上のランクかあっても良い。その代わりに、重みづけ係数のビットスライス（ｂｉ　ｔ−ｓ　Ｉ　ｉｃ　ｉｎｇ）は、重みつけ係数の単一のビットスライスに関連するニューラルネット層のそれぞれの部分か重みつけ係数の池のヒツトスライスと関連するニューラルネット層の池の部分と類似し、かつ、その単−設計かもっとも小さいサイズのデジタル的に制御されるコンデンサを全体に使うことかできるという事実によって、ニューラルネット層の構造を好ましいものにする。

図２９は、２の補数計算によってワード記憶素子ＷＳＥ、、、か８ビツトの重みっけを記憶するとき重みづけコンデンサのカッドＭＳＷＣｉ、ｊおよびＬＳＷＣｌ、」においてコンデンサのふたつの対応する性質をより詳細に示している。カットにおけるコンデンサのひとつの対は、重みつけコンデンサのカッドＬＳＷＣｉ。

ＪにおけるＰＯＳＩＴＩＶＥ　ＬＳ　ＬＴＮＥおよびＮＥＧＡＴＴＶＥ　ＬＳＬＩＮＥからＣ０ＭＭ０Ｎ　ＬＩＮＥに対する差動静電容量を決定する容量性素子Ｃｏ、ＣＩ、Ｃ２，Ｃ３およびＣ４から形成され、重みつけコンデンサのカッドＭＳＷＣｉ、　ｊ　ｆ：おけるＰＯＳＴＴＩＶＥ　ＭＳ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥからＣ０ＭＭ０Ｎ　ＬＩＮＥに対する差動静電容量を決定する容量性素子Ｃ５，Ｃ６，Ｃ７およびＣ８から形成される。重みづけコンデンサのカットＭＳＷＣｉ、ｊにおける容量性素子Ｃ５，Ｃ６，Ｃ７およびＣ８は、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおける容量性素子ＣＩ、Ｃ２，Ｃ３およびＣ４の静電容量にそれぞれ類似する静電容量を有する。カッドにおける他の対は、重みつけコンデンサのカッドＬＳＷＣｉ、ｊにおけるＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥからの信号グランドに対する差動静電容Ｉを決める容量性素子ＣＩＯ，Ｃ１１，ＣＩ２．Ｃ１３およびＣ１４から形成され、重みつけコンデンサのカッドＭＳＷＣｉ、ｊにおけるＰＯ３ＩＴＩＶＥ　ＭＳ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥから信号グランドに対する差動静電容量を決める容量性素子Ｃ１５，Ｃ１６，Ｃ１７およびＣ１８から形成される。重みつけコンデンサのカッドＭＳＷＣｉ、ｊにおける容量性素子Ｃ１５，Ｃ１６，Ｃ１７およびＣ１８は、重みつけコンデンサのカッドＬＳＷＣｉ、ｊにおける容量性素子ＣＩｌ、ＣＩ２．Ｃ］３およびＣ１４の静電容量にそれぞれ類似する静電容量を有する。それらの呼び出しにおいて、同じ最後の数字を有するコンデンサカッドの容量性素子はお互いに類似する静電容量を有する。

図２９は、ワード記憶素子ＷＳＥ、、、を表す長方形の箱の中で左から右に並へられたそれぞれの長方形の箱として重みつけワードの下位のビットを記憶するヒツトストアＢＳ８．ＢＳ７．ＢＳ６．ＢＳ５．ＢＳ４．ＢＳ３．ＢＳ２．Ｂ５２１を示している。８ビツトの重みづけワードの最上位ピントは、８ビットの重みづけワードの３つの次の最上位ビットか電子スイッチＳＷ７．ＳＷ６およびＳＷ５によってＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥに対する容量性素子Ｃ７，Ｃ６およびＣ５の接続を制御し、重みつけワードの４つの最下位ビットは電子スイッチＳＷＩ、ＳＷ２、ＳＷ３および５Ｗ４ｉ：Ｊ：ってＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　Ｌ。

Ｓ　ＬＩＮＦに対する容量性素子ＣＩ、Ｃ２，Ｃ３およびＣ４の接続を制御するという反転感知において電子スイッチＳＷ８によってＰＯＳＩＴＩＶＥ　ＭＳＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　Ｌ　ｒＮＥＩ：対する容量性素子Ｃ３（７）接続を制御する。８ビツトの重みづけワードの４つの最上位ビットは、それか電子スイッチＳＷ８．ＳＷ７．ＳＷ６およびＳＷ５によってＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥに対する容ｌ性素子Ｃ８、Ｃ７，Ｃ６およびＣ５の接続を制御するという反転感知において電子スイッチｓＷＩ　８．ＳＷＩ　７．ＳＷＩ　６および５Ｗ１５によってＰｏ５ＩＴＩｖＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥに対する容量性素子０１８、Ｃ１７，Ｃ１，６およびＣＩ５の接続を制御する。８ビツトの重みづけワードの４つの最下位ビットは、それか電子スイッチＳＷ４．ＳＷ３．ＳＷ２および５ＷＩ（：Ｊ：ってＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥあるＬ” はＮＥＧＡＴＩＶＥＬＳに対する容量性素子Ｃ４，Ｃ３，Ｃ２およびＣ１の接続を制御する反転感知において電子スイッチＳＷＩ　４．ＳＷＩ　３．ＳＷｉ　２および５ＷＩＩによってＰＯＳＩＴＩＶＥ　Ｔ、Ｓ　ＬＩＮＥあ６いはＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥＩ：対する容量性素子Ｃ１４，Ｃ１３，ＣＩ２およびＣ１ｌの接続を制御する。

図２９に関するコンデンサカットを使用する図２６のニューラルネット層において、それぞれのコンデンサ素子Ｃ８およびＣ１８か重みづけコンデンサのカッドＭＳＷＣｉ、ｊにおいてコンデンサの各カッドに含まれるとき、これらのそれぞれの容量性素子Ｃ８およびＣ１８は重みづけ値に関して２の補数計算を行うためコンデンサのそのカッドにおいて池の全ての容量性素子からの反転感知においてスイッチされる。それぞれのスイッチされないＣＯおよびＣＩＯの最小重みづけの容量性素子は、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおけるそれぞれのコンデンサのカッドに含まれており、格子状メモリーアレイのワード記憶素子ＷＳＥ、、、に記憶され得る２の補数の全てのゼロ状態に対応するようにゼロ− 静電容量状態をバイアスする。しかし、重みづけコンデンサのカッドＭＳＷＣｉｊはスイッチされない最小の重みうけ容量性素子を含んでいない。

図３０は、ワード記憶素子ＷＳＥ、、、がビットストアＢＳＩ　Ｏ，ＢＳＩ　ｌ。

Ｂ５１２．Ｂ５１３．Ｂ５１４．Ｂ５１５．Ｂ５１６．Ｂ５１７およびＢ５１８において１の補数の形て９ビヅトの重みづけを記憶するとき、重みつげ静電容量のネットワークＭＳＷＣｉ、ｊおよびＬＳＷＣｉ、ｊにおいてカットのコンデンサの性質をそれぞれ詳細に示している。カッドにおけるコンデンサのひとつの対は重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおけるＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥからＣ０ＭＭ０Ｎ　ＬＩＮＥに対する差動静電容量を決定する容量性素子Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４から形成され、重みづけコンデンサのカッドＭＳＷＣｉ、ｊにおけるＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥおよびＮＥＧＡＴＩＶＥ　ＭＳ　Ｌ　ＩＮＥからＣ０ＭＭ０Ｎ　ＬＩＮＥに対する差動静電容量を決定する容量性素子Ｃ２５，Ｃ２６゜Ｃ２７およびＣ２８から形成される。重みづけコンデンサのカッドＭＳＷＣｉｊにおける容量性素子Ｃ２５，Ｃ２６，Ｃ２７およびＣ２８は、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおける容量性素子Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４の静電容量にそれぞれ類似する静電容Ｉを有する。カッドにおける静電容量の他の対は、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおけるＰＯ３ＩＴＩＶＥＬＳ　ＬＩＮＥおよびＮＥＧＡＴＴＶＥ　ＬＳ　ＬＩＮＥから信号グランドに対する差動静電容量を決定する容量性素子Ｃ３０，Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４から形成され、重みづけコンデンサのカットＭＳＷＣｉ、ｊにおけるＰＯＳＩＴＩＶＥ　ＭＳ　ＬＴＮＥおよびＮＥＧＡ、ＴＩＶＥ　ＭＳ　ＬＴＮＥかう信号グランドに対する差動静電容Ｉを決定する容量性素子Ｃ３５，Ｃ３６，Ｃ３７およびＣ３８から形成される。重みづけコンデンサのカッドＭＳＷＣｉｊにおける容量性素子Ｃ３５，Ｃ３６，Ｃ３７およびＣ３８は、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおける容量性素子Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４の静電容量にそれぞれ類似する静電容量を有する。それらの呼び出しにおいて最後の同し数字を有するコンデンサカットにおける容量性素子は、お互いに類似する静電容量を存する。重みづけコンデンサのカットＭＳＷＣ４ｊは、重みづけコンデンサのカッドＬＳＷＣｉ、ｊにおける容量性素子Ｃ２０あるいはＣ３０に対応する容量性素子を育していない。

図３０は、ワード記憶素子ＷＳＥ、、ｌを表す長方形の箱の中に左から右−１並へられた正方形の箱としてｌの補数計算において９ビツトの重みづけの連続するビットをそれぞれ記憶するビットストアＢ５１８．Ｂ５１７．Ｂ５１６．Ｂ５ｌ５、Ｂ５１４．Ｂ５１３．ＢＳＩ２およびＢ５１１を示している。ピントストアＢＳ＋８に記憶される９ビツトの重みつけワードの一番左側のビットはそのビットか１あるいはＯであるかに依存して、電子スイッチ５Ｗ２８によってｐｏｓ　ｒＴＩＶＥ　ＭＳ　ＬＩＮＥあるいｌ；！ＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥ＋：対する容量性素子Ｃ２８の接続を制御し、その一番左側のビットはさらにそのビットが０あるいはｌであるかに依存して電子スイッチ５Ｗ３８によってＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　ＬＩＮＥに対する容量性素子Ｃ３８の接続を制御する。ビットストアＢ５ｌ０に記憶された９ビツトの重みつけワードの一番左側の対のビットは、そのビットが１あるいは０であるかに依存して電子スイッチ５Ｗ２０によ一、ｔ”ＰＯｓＩＴＩＶＥ　ＬＳ　ＬＩＮＥあ６いはＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥに対する容量性素子Ｃ２０の接続を制置し、一番左側のその次のそのビットはさらにそのビットか０あるいは１であるかに依存して電子スイッチ５Ｗ３０によってＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥに対する容量性素子Ｃ３０の接続を制御する。ビットストアＢ５１７．Ｂ５１６およびＢ５１５に記憶された９ビツトストアの重みづけワードの３つの次の最上位ビットはそれらのビットかそれぞれ１あるいはＯであるかに依存して電子スイッチＳＷ２７．５Ｗ２６および５Ｗ２５によってＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳＬＩＮＥに対する容量性素子Ｃ２７、Ｃ２６およびＣ２５の接続を制御しする。

ビットストアＢ５１７．Ｂ５ｌ６およびＢＳＩ５に記憶されたビットは、さらにそれらのビットかそれぞれ１あるいは０であるかに依存して電子スイッチ５Ｗ３７．５Ｗ３６および５Ｗ３５によってＰＯＳＩＴＩＶＥ　ＭＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥ　ＭＳ　ＬＴＮＥに対する容量性素子Ｃ３７，Ｃ３６およびＣ３５の接続を制御する。ビットストアＢ５ｌ１．Ｂ５１２．ＢＳＩ３およびＢ５１４に記憶された４つの一番左のビットは、それらのビットかそれぞれｌあるいは０であるかに依存して電子スイッチＳＷ２＋、５Ｗ２２，５Ｗ２３および５Ｗ２４によってＰＯＳＩＴＩＶＥ　ＬＳ　ＬＩＮＥあるいはＮＥＧＡＴＩＶＥＬＳ　ＬＩＮＥに対する容量性素子Ｃ２１，Ｃ２２，Ｃ２３およびＣ２４の接続を制御する。ビットストアＢ５ｌ１．Ｂ５１２．Ｂ５１３およびＢ５１４に記憶されたその４つのビットはそれらのビットかそれぞれ０あるいはｌであるかに依存して電子スイッチ５Ｗ３ｆ、５Ｗ３２．５Ｗ３３および５Ｗ３４ｉこよってＰＯＳＩＴＩＶＥ　ＬＳ　ＩｊＮＥあるいｉ；！ＮＥＧＡＴＩＶＥ　ＬＳ　ＬＩＮＥｉ：対する容量性素子Ｃ３１，Ｃ３２，Ｃ３３およびＣ３４の接続を制御する。

特表平５−５０７１６８　（１７）図９のコンデンサカッドの静電容量０１１１　０＋Ｏ＋０＋Ｏ，Ｏ＋０．５　４＋２＋１　＋０．５０１１０　０＋Ｏ＋０÷０．５＋０．５　４＋２＋１　＋０．００１０１　０＋０＋１＋Ｏ，Ｏ＋０．５　４÷２＋Ｏ＋０．５０１００　０＋Ｏ＋１＋０．５÷０．５　４＋２＋０＋０．０００１１　０＋２十〇＋Ｏ，Ｏ＋０．５　４＋０＋１÷０．５００１０　０＋２＋０＋０．５＋０．５　４＋０＋１＋０．００００１　０＋２＋１　＋Ｏ，Ｏ＋０．５　４＋０÷Ｏ＋０．５００００　０＋２＋１　＋０．５＋０．５　４＋０＋０＋０．０１１１１　４＋０＋０＋０．０＋０．５　０÷２＋１＋０．５１１１０　４＋Ｏ＋Ｏ＋０．５＋０．５　０＋２＋１＋０．０１ｔ０１　４＋Ｏ＋１＋０．０÷０．５　０＋２＋０＋０．５１１００　４＋０＋１＋０．５＋０．５　０＋２＋Ｏ＋０．０１０１１　４＋２＋Ｏ＋Ｏ，Ｏ＋０．５　０＋Ｏ＋１＋０．５１０１０　４＋２＋０＋０．５＋０．５　０＋Ｏ＋１＋０．０１００１　４＋２＋１＋０．０＋０．５　０＋Ｏ＋０＋０．５１０００　４＋２ ÷ｔ　＋０．５＋０．５　０＋０＋Ｏ÷００ＦＩＧ、１０図１１のコンデンサカッドの静電容量重み付け　負ライン　正うインワ　−　ド　静電容量　静電容量０１０００　０＋Ｏ，Ｏ＋Ｏ＋Ｏ＋０．０　４＋０．５＋２＋１＋０．５００１１１　０＋０．５＋Ｏ＋Ｏ＋０．０　４＋Ｏ，Ｏ＋２＋１＋０．５００？　１０　（：ｈｏ、５＋Ｏ＋０＋０．５　４＋０．０＋２÷１＋０．０００１０１　０＋０．５＋Ｏ＋４＋０．０　４＋Ｏ，Ｏ＋２＋Ｏ◆０５００１００　０＋０．５＋Ｏ＋１＋０．５　４＋Ｏ，Ｏ＋２＋Ｏ÷０．００００１１　０＋０．５＋２＋Ｏ＋０．０　４＋Ｏ，Ｏ＋Ｏ＋１　＋０．５０００１０　０＋０．５＋２＋Ｏ＋０．５　４＋Ｏ，Ｏ＋Ｏ＋１＋０．０００００１　０＋０．５＋２＋１＋０．０　４＋０．０＋Ｏ＋０＋０．５０００００　０＋０．５＋２＋１＋０．５　４＋Ｏ，Ｏ＋Ｏ＋Ｏ＋０．０１１１１１　４＋Ｏ，Ｏ＋Ｏ＋Ｏ＋Ｏ，ＯＯ＋０．５＋２÷１　＋０．５１　ｔ　１１０　４＋Ｏ，Ｏ＋Ｏ＋Ｏ＋０．５　０＋０．５＋２＋　＋　＋０．０１１１０１　４＋Ｏ，Ｏ＋Ｏ＋　１　＋Ｏ，ＯＯ＋０．５＋２＋Ｏ＋０．５１１１００　４＋Ｏ，Ｏ＋０＋４　＋０．５　０÷０．５＋２＋Ｏ＋０．０１１０１１　４＋Ｏ，Ｏ＋２＋Ｏ＋０．ＯＯ＋０．５＋Ｏ＋　１＋０．５１１０１０　４＋Ｏ，Ｏ＋２十〇＋０．５　０＋０．５＋Ｏ＋Ｉ＋０．０１１００１　４＋Ｏ，Ｏ＋２＋ｔ＋Ｏ，ＯＯ＋０．５＋Ｏ＋Ｏ＋０．５１　＋０００　４＋Ｏ，Ｏ＋２＋＋　＋０．５　０＋０．５＋Ｏ＋（ｂｏ、０１（Ｈ１１４＋０．５＋２＋　ｌ＋０．５　０＋Ｏ，Ｏ＋Ｏ＋Ｏ＋０．０ＦＩＧ、１２ＦＩＧ、１３書き込みＦＩＧ、−７４ＦＩＧ、１５ＦＩＧ、１６ＦＩＧ、１７ＦＩＧ、７８ＦＩＧ、１９ＦＩＧ、　２０ＦＩＧ、　２１ＦＩＧ、２２ＦＩＧ、２３ＦＩＧ、　２４（ｊ４．、、Ｃ４，Ｃ１３＝Ｃ３，Ｃ１２，Ｃ２，Ｃ１１−ｃｌ、ｃｌｏｍｃ。

ＦＩＧ、２５Ｃ２４：Ｃ２３：　Ｃ２２：Ｃ２１：Ｃ２０，：　：　２３：　２２：２’：１　：　＋Ｃ３４＝　Ｃ２４，Ｃ３３１ｍ　Ｃ２３，Ｃ３２輸Ｃ２２，Ｃ３１＝　Ｃ２１、Ｃ３０ｗ　Ｃ２０要約書差動静電容量は変化する場合でもニューラルネットに関連する場合でも、一対のコンデンサの静電容量は値において相補的になるように配置され、それによって静電容量の和は一定値Ｃｋに等しくなるように止められる。２の指数に基づいて関係付けられる静電容量を有する要素であるコンデンサの各組み合わせはコンデンサのその対の１つあるいは他のものの要素になるように選択さね、その選択は伝送ゲートとして動作する電界効果トランジスタ（ＦＥＴ）によって行われる。

ＦＥＴのゲート信号は、半導体メモリのワード記憶素子に記憶される２進数のビットのそれぞれである。

国際調査報告１１１．、、−、Ａ１．１．ＰＣＴ／ＵＳ９１１０２８５５、、、、−１ｃ、、、、、Ｎ、ＰＣＴ／ＵＳ　９１７０２８５５国際調査報告

Claims

【特許請求の範囲】

１．各重みづけは第１および第２の重みづけコンデンサのそれぞれの対のそれぞれの静電容量における差によって決められ、第１および第２の重みづけコンデンサの各対は：連続する１番からＰ番までの序数によって表される複数の容量性素子（Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４）であって、それぞれの前記容量性素子第１および第２のプレートの間にそれぞれの静電容量を有し、各容量性素子の静電容量は、ｋが前記容量性素子の序数に対応する場合、前記第１の容量性素子の静電容量に対して２（ｋ−１）の比を有する複数の容量性素子；デジタルの形で選択信号を記憶するための電子メモリーにおけるそれぞれの記憶位置（ＷＳＥ１，■）；および同じ重みづけコンデンサの要素として選択される前記１番からＰ番までの容量性素子の他のものと並列に接続され、前記それぞれの対の重みづけコンデンサの第１あるいは第２の素子として前記１番からＰ番までの容量性素子のそれぞれを選択するため、前記電子メモリーにおいてそれぞれの記憶位置にデジタルの形で記憶される前記選択信号に応答する伝送ゲート（ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４）より構成されるそれぞれの電子選択スイッチ回路；を含むことを特徴とする複数の入力信号に応答する複数の重みづけ加算信号を発生する装置。
２．第１および第２の重みづけコンデンサのそれぞれの前記対は、類似する構造の第３重みづけ第４の重みづけコンデンサのそれぞれの他の対とブリッジで接続され、前記電子メモリーにおいてそれぞれの記憶位置（ＷＳＥ１，■）を有し；それぞれ複数の他の容量性素子（Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４）を含み；それぞれの前記ブリッジ接続内において、第１および第３の重みづけコンデンサの静電容量の和は標準値に等しく、第２および第４の重みづけコンデンサの静電容量の和は、前記標準値に等しくなるように同じ重みづけコンデンサの要素として選択される前記他の容量性素子の他のものと並列に接続されるように重みづけコンデンサの前記他の対の第３あるいは第４の重みづけコンデンサの素子として前記他の容量性素子のそれぞれを選択するため、前記電子メモリーの前記それぞれの記憶位置にデジタルの形で記憶される前記選択信号に応答する他の伝送ゲート（ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ１４，ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４）より構成されるそれぞれの電子選択スイッチ回路を含むことを特徴とする請求項１に記載された複数の重みづけ加算信号を発生する装置。
３．前記ブリッジ接続のひとつにおいて、第１および第２の重みづけコンデンサの各対の中においてそれぞれ０番の容量性素子（Ｃ０）は、前記第１の容量性素子のそれぞれ１番と２番のプレートの間の静電容量に等しいそれぞれの静電容量をそれぞれ第１と第２のプレートの間に有し、前記０番の容量性素子は同じ重みづけコンデンサの要素として選択される前記１番からＰ番までの容量性素子の他のものと並列に接続される重みづけコンデンサの対の１番のものに含まれ、重みづけコンデンサのその対の第２のものは、重みづけコンデンサのその対のそれぞれの電子選択スイッチ回路が重みづけコンデンサのその対の第１の素子として前記１番からＰ番までの容量性素子の全ての素子を選択するとき、本質的に０値であり；前記ブリッジ接続のひとつにおいて、第３および第４の重みづけコンデンサの各対内において、さらに他の容量性素子（Ｃ１０）はそれぞれ第１および第２のプレートの間に有する前記０番の容量性素子の静電容量に等しいそれぞれの静電容量をそれぞれの第１および第２のプレートの間に有し、前記さらに他の容量性素子は同じ重みづけコンデンサの要素として選択される前記他の素子の他のものと並列に接続される重みづけコンデンサのその対の４番目のものに含まれ、その対の重みづけコンデンサの第３のものは、重みづけコンデンサのその対のそれぞれの電子選択スイッチ回路がその対の重みづけコンデンサの４番目の要素として前記他の容量性素子の全てを選択するとき、本質的に０値であることを特徴とする請求項２に記載された複数の重みづけ加算信号を発生する装置。
４．第１および第２の重みづけコンデンサの各対は、それぞれ第１重みづけ第２のプレートの間に、前記第１の容量性素子のそれぞれの第１および第２のプレートの間の静電容量に等しいそれぞれの静電容量をそれぞれ第１および第２のプレートの間に有するそれぞれ０番の容量性素子（Ｃ２０）を更に含み、前記それぞれの電子選択スイッチ回路はその前記対の第１あるいは第２の容量性素子の要素として前記０番の容量性素子を選択するため、前記電子メモリーの前記それぞれの記憶位置に記憶される前記選択信号のそれぞれの他のビットに応答する伝送ゲート（ＳＷ２０）を含む前記それぞれの０番の容量性素子とともに前記容量性素子のそれぞれの前記対内に含まれることを特徴とする請求項１に記載された複数の重みづけ加算信号を発生する装置。
５．第１および第２の重みづけコンデンサのそれぞれの前記対は、ブリッジ接続において類似する構造の第３および第４の重みづけコンデンサのそれぞれの他の対と接続され：前記電子メモリーにおいて、それぞれの記憶位置（ＷＳＥ１，■）を有し；それぞれ複数の他の容量性素子（Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４，Ｃ３０）を含み；それぞれの前記ブリッジ接続内において、第１および第３の重みづけコンデンサを静電容量の和は標準値と等しくなり、第３および第４の重みづけコンデンサの静電容量の和は前記標準値と等しくなるように同じ重みづけコンデンサの要素として選択される前記他の容量性素子の他のものと並列に接続される重みづけコンデンサの前記他の対の第３あるいは第４の重みづけコンデンサの要素として前記他の容量性素子のそれぞれを選択するため、前記電子メモリーの前記それぞれの記憶位置にデジタルの形で記憶される前記選択信号に応答する他の伝送ゲート（ＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４，ＳＷ３０）より構成されるそれぞれの電子選択スイッチ回路を含むことを特徴とする請求項４に記載された複数の重みづけの加算信号を発生する装置。
６．第１および第２の重みづけコンデンサの各対は、さらに前記第１の容量性素子のそれぞれの第１および第２のプレートの間の静電容量に等しいそれぞれの静電容量のそれぞれの第１および第２のプレートの間に有する０番の容量性素子（Ｃ０）を含み、前記０番の容量性素子は同じ重みづけコンデンサの要素として選択される１番からＰ番までの容量性素子の他のものと並列に接続される重みづけコンデンサのその対の１番のものに含まれ、重みづけコンデンサのその対の２番目のものは、重みづけコンデンサのその対のそれぞれの電子選択スイッチ回路が重みづけコンデンサのその対の１番目のものの要素として前記１番からＰ番までの容量性素子の全てを選択するとき、本質的に０値になることを特徴とする請求項１に記載された複数の重みづけ加算信号を発生する装置。
７．前記重みづけ加算信号のそれぞれに対するそれぞれＣ字状あるいはＳ字状の応答を発生するため、非線型増幅器回路（ＯＤ；ＮＬ）と一緒にニューラルネットワークの層に含まれることを特徴とする請求項１から６のいずれかに記載された複数の重みづけ加算信号を発生する装置。
８．希望するニューラルネットワークの応答が既知である入力信号のパターンを加えることにより、前記ニューラルネットワークが訓練されている時間間隔の間、バッター伝搬トレーニング回路の動作において必要とされる重みづけ加算を発生するときに重みづけコンデンサの前記対のそれぞれの静電容量の差を使用する前記バッター伝搬トレーニング回路内で選択的に接続されている重みづけコンデンサの前記対による、さらにそれぞれの前記電子メモリーにおける記憶位置にデジタルの形で記憶される選択信号を修正するために接続される前記バックー伝搬トレーニング回路により前記ニューラルネットワークが訓練されているときの前記時間間隔において使用されるバッター伝搬トレーニング回路を前記ニューラルネットワークが含むことを特徴とする請求項７に記載された非線型増幅器回路とともにニューラルネットワークの層に含まれる複数の重みづけ加算信号を発生する装置。
９．その装置のそれぞれが部分的加算信号として識別できる重みづけ加算信号のそれぞれのセットを発生するように応答する同じ複数の入力信号を供給される複数の重みづけ加算信号を発生するための請求項１に記載された装置；および部分的加算信号として識別できる重みづけ加算信号の前記それぞれのセットの適当な重みづけ対応信号と組み合わせることにより、それぞれの最後の重みづけ加算信号を発生するための複数のさらに他の装置；との組み合わせにおいて含まれることを特徴とする請求項１，４および６のいずれかに記載された複数の重みづけ加算信号を発生する装置。
１０．その装置のそれぞれが部分的加算信号として識別できる重みづけ加算信号のそれぞれのセットを発生するように応答する同じ複数の入力信号を供給される複数の重みづけ加算信号を発生するための請求項２に記載された装置；および部分的加算信号として識別できる重みづけ加算信号の前記それぞれのセットの適当な重みづけ対応信号と組み合わせることにより、それぞれの最後の重みづけ加算信号を発生するための複数のさらに他の装置；との組み合わせにおいて含まれることを特徴とする請求項２，３および５のいずれかに記載された複数の重みづけ加算信号を発生する装置。
１１．前記重みづけ加算信号のそれぞれに対するそれぞれのＣ字状あるいはＳ字状の応答を発生するための非線型増幅器回路（ＯＤ；ＮＬ）と一緒にニューラルネットの層に含まれることを特徴とする請求項８あるいは９に記載される複数の重みづけ加算信号を発生する装置。
１２．希望するニューラルネットワークの応答が既知である入力信号のパターンを加えることにより、前記ニューラルネットワークが訓練されている時間間隔の間、バッター伝搬トレーニング回路の動作において必要とされる重みづけ加算を発生するときに重みづけコンデンサの前記対のそれぞれの静電容量の差を使用する前記バックー伝搬トレーニング回路内で選択的に接続されている重みづけコンデンサの前記対による、さらにそれぞれの前記電子メモリーにおける記憶位置にデジタルの形で記憶される選択信号を修正するために接続される前記バッター伝搬トレーニング回路により前記ニューラルネットワークが訓練されているときの前記時間間隔において使用されるバッター伝搬トレーニング回路を前記ニューラルネットワークが含むことを特徴とする請求項１１に記載された非線型増幅器回路とともにニューラルネットワークの層に含まれる複数の重みづけ加算信号を発生する装置。