KR20210023933A - 반도체 장치 - Google Patents

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마사히코 하야카와
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Abstract

본 발명은, 전기 특성의 우수한 트랜지스터를 갖는 반도체 장치를 제공한다. 또는, 개구율이 높고, 또한 전하 용량을 증대시키는 것이 가능한 용량 소자를 갖는 반도체 장치를 제공한다. 게이트 전극과, 게이트 전극과 중첩되는 산화물 반도체막과, 산화물 반도체막에 접하는 산화물 절연막과, 게이트 전극과 산화물 반도체막 사이에 설치되는 산소에 대한 제1 배리어막과, 산소에 대한 제1 배리어막에 접하는 산소에 대한 제2 배리어막을 갖고, 산소에 대한 제1 배리어막과 산소에 대한 제2 배리어막의 내측에, 산화물 반도체막 및 산화물 절연막이 설치되어 있는 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
산화물 반도체막을 갖는 트랜지스터를 구비한 반도체 장치 및 그 제작 방법에 관한 것이다.
기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목받고 있다. 해당 트랜지스터는, 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 밖의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 산화물 반도체를 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
또한, 산화물 반도체층을 적층 구조로 함으로써, 캐리어의 이동도를 향상시키는 기술이 개시되어 있다(특허문헌 2, 특허문헌 3 참조).
일본 특허 공개 제2006-165528호 공보 일본 특허 공개 제2011-138934호 공보 일본 특허 공개 제2011-124360호 공보
산화물 반도체막에 포함되는 결함으로서 산소 결손이 있다. 예를 들어, 산화물 반도체막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스 방향으로 변동하기 쉬워, 노멀리 온(normally-on) 특성이 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인해서 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나 또는 비동작 시의 소비 전력이 높아지는 등의 다양한 문제가 발생한다. 또한, 경시 변화나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대한다는 문제가 있다.
그래서 본 발명의 일 형태는, 전기 특성이 우수한 트랜지스터를 갖는 반도체 장치를 제공한다. 또는, 개구율이 높고, 또한 전하 용량을 증대시키는 것이 가능한 용량 소자를 갖는 반도체 장치를 제공한다.
본 발명의 일 형태는, 게이트 전극과, 게이트 전극과 중첩되는 산화물 반도체막과, 산화물 반도체막에 접하는 산화물 절연막과, 게이트 전극과 산화물 반도체막 사이에 설치되는 산소에 대한 제1 배리어막과, 산소에 대한 제1 배리어막에 접하는 산소에 대한 제2 배리어막을 갖고, 산소에 대한 제1 배리어막과 산소에 대한 제2 배리어막의 내측에, 산화물 반도체막 및 산화물 절연막이 설치되어 있는 반도체 장치이다.
또한, 본 발명의 일 형태는, 제1 게이트 전극과, 제1 게이트 전극과 중첩되는 산화물 반도체막과, 제1 게이트 전극과 산화물 반도체막 사이에 설치되는 산소에 대한 제1 배리어막과, 산화물 반도체막에 접하는 산화물 절연막과, 산화물 절연막에 접하는 산소에 대한 제2 배리어막과, 산화물 절연막 및 산소에 대한 제2 배리어막을 개재하여 산화물 반도체막과 중첩되는 제2 게이트 전극을 갖고, 산소에 대한 제1 배리어막 및 산소에 대한 제2 배리어막은 접하고 있어, 산소에 대한 제1 배리어막과 산소에 대한 제2 배리어막의 내측에, 산화물 반도체막 및 산화물 절연막이 설치되어 있고, 또한, 산화물 반도체막의 측면과 제2 게이트 전극이 대향하는 반도체 장치이다.
또한, 제1 게이트 전극 및 제2 게이트 전극은, 산소에 대한 제1 배리어막 및 산소에 대한 제2 배리어막의 개구부에서 접속해도 된다.
또한, 산화물 반도체막에 접하는 산화물 절연막은, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 가져도 된다. 또한, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, TDS(Thermal Desorption Spectroscopy) 분석에 있어서, 표면 온도가 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자의 탈리량이 1.0×1018 atoms/cm3 이상 또는 3.0×1020 atoms/cm3 이상이다.
또한, 상기 반도체 장치에 있어서, 산화물 반도체막에 접하는 제1 도전막을 가져도 된다. 해당 제1 도전막은, 한 쌍의 전극으로서 기능한다. 또한, 산소에 대한 제2 배리어막 및 제1 도전막에 접하는 제2 도전막을 가져도 된다. 해당 제2 도전막은, 화소 전극으로서 기능한다.
또한, 상기 반도체 장치에 있어서, 산소에 대한 제1 배리어막 위의 도전성을 갖는 막과, 도전성을 갖는 막에 접하는 산소에 대한 제2 배리어막과, 제2 도전막으로 용량 소자를 구성해도 된다.
또한, 도전성을 갖는 막은, 산화물 반도체막에 포함되는 금속 원소를 갖는 금속 산화물막이며, 또한, 불순물을 갖는다. 해당 불순물로서, 수소, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 있다.
산소에 대한 제1 배리어막과, 산소에 대한 제2 배리어막이, 산화물 반도체막 및 산화물 절연막을 내측에 가지면서 접하고 있다. 이로 인해, 산화물 절연막에 포함되는 산소가, 산소에 대한 제1 배리어막 및 산소에 대한 제2 배리어막보다 외측으로 이동하는 것을 억제할 수 있다. 그 결과, 산화물 절연막에 포함되는 산소를 효율적으로 산화물 반도체막으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
또한, 제1 게이트 전극 및 제2 게이트 전극을 갖는 트랜지스터에 있어서, 분리된 산화물 절연막이 산화물 반도체막과 중첩한다. 또한, 채널 폭 방향의 단면도에 있어서, 산화물 반도체막의 외측에 산화물 절연막의 단부가 위치하여, 산화물 반도체막의 측면과 제1 게이트 전극 또는 제2 게이트 전극이 대향한다. 그 결과, 제1 게이트 전극 또는 제2 게이트 전극의 전계 영향에 의해, 산화물 반도체막의 단부에서의 기생 채널의 발생이 억제된다.
또한, 본 발명의 일 형태 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
본 발명의 일 형태에 의해, 전기 특성이 우수한 트랜지스터를 갖는 반도체 장치를 제공할 수 있다. 또는, 개구율이 높고, 또한 전하 용량을 증대시키는 것이 가능한 용량 소자를 갖는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 일 형태를 설명하는 블록도 및 회로도이다.
도 2는 반도체 장치의 일 형태를 설명하는 상면도이다.
도 3은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 4는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 5는 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 6은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 7은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 8은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 9는 반도체 장치의 일 형태를 설명하는 단면도이다.
도 10은 반도체 장치의 제작 방법의 일 형태를 설명하는 단면도이다.
도 11은 트랜지스터의 구조를 설명하는 단면도이다.
도 12는 전류 전압 곡선을 계산한 결과를 설명하는 도면이다.
도 13은 트랜지스터의 포텐셜을 계산한 결과를 설명하는 도면이다.
도 14는 모델을 설명하는 도면이다.
도 15는 모델을 설명하는 도면이다.
도 16은 전류 전압 곡선을 계산한 결과를 설명하는 도면이다.
도 17은 트랜지스터의 일 형태를 설명하는 단면도이다.
도 18은 반도체 장치의 일 형태를 설명하는 단면도이다.
도 19는 트랜지스터의 밴드 구조를 설명하는 도면이다.
도 20은 산화물 반도체의 나노 빔 전자선 회절 패턴을 도시하는 도면이다.
도 21은 반도체 장치의 일 형태를 설명하는 상면도이다.
도 22는 반도체 장치의 일 형태를 설명하는 단면도이다.
이하에서는, 본 발명의 실시 형태에 대하여 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 실시 형태에 있어서, 동일 부분 또는 마찬가지의 기능을 갖는 부분에는, 동일한 부호 또는 동일한 해치 패턴을 서로 다른 도면들간에 공통적으로 사용하고, 그 반복 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다.
또한, 본 명세서에서 사용하는 제1, 제2, 제3 등의 용어는, 구성 요소의 혼동을 피하기 위해 첨부한 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들어 「제1」을 「제2」 또는 「제3」 등과 적절히 바꿔서 설명할 수 있다.
또한, 「소스」나 「드레인」의 기능은, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 바꿔서 사용할 수 있는 것으로 한다.
또한, 전압이란 2점간에 있어서의 전위차를 말하며, 전위란 어떤 한 점에서의 정전기장 중에 있는 단위 전하가 갖는 정전 에너지(전기적인 위상 에너지)를 말한다. 단, 일반적으로, 어떤 한 점에서의 전위와 기준이 되는 전위(예를 들어 접지 전위)의 전위차를, 간단히 전위 또는 전압이라 칭하고, 전위와 전압이 동의어로서 사용되는 경우가 많다. 이로 인해, 본 명세서에서는 특별히 지정하는 경우를 제외하고, 전위를 전압이라 바꿔 읽어도 되고, 전압을 전위라 바꿔 읽어도 되는 것으로 한다.
본 명세서에서, 포토리소그래피 공정을 행한 후에 에칭 공정을 행하는 경우에는, 포토리소그래피 공정에서 형성한 마스크는 제거하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치에 대해서, 도면을 사용하여 설명한다. 또한, 본 실시 형태에서는, 표시 장치를 예로 들어 본 발명의 일 형태인 반도체 장치를 설명한다. 또한, 본 실시 형태에서는, 반도체막으로서 산화물 반도체막을 사용하여 설명한다.
도 1의 (A)에, 반도체 장치의 일례를 나타낸다. 도 1의 (A)에 나타내는 반도체 장치는, 화소부(101)와, 주사선 구동 회로(104)와, 신호선 구동 회로(106)와, 각각이 평행 또는 대략 평행하게 배치되고, 또한 주사선 구동 회로(104)에 의해 전위가 제어되는 m개의 주사선(107)과, 각각이 평행 또는 대략 평행하게 배치되고, 또한 신호선 구동 회로(106)에 의해 전위가 제어되는 n개의 신호선(109)을 갖는다. 또한, 화소부(101)는, 매트릭스 형상으로 배치된 복수의 화소(103)를 갖는다. 또한, 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치된 용량선(115)을 갖는다. 또한, 용량선(115)은, 주사선(107)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있어도 된다. 또한, 주사선 구동 회로(104) 및 신호선 구동 회로(106)를 통합하여 구동 회로부라고 하는 경우가 있다.
각 주사선(107)은, 화소부(101)에 있어서 m행 n열로 배치된 화소(103) 중, 어느 한 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 각 신호선(109)은, m행 n열로 배치된 화소(103) 중, 어느 한 열에 배치된 m개의 화소(103)에 전기적으로 접속된다. m, n은 모두 1 이상의 정수이다. 또한, 각 용량선(115)은, m행 n열로 배치된 화소(103) 중, 어느 한 행에 배치된 n개의 화소(103)와 전기적으로 접속된다. 또한, 용량선(115)이, 신호선(109)을 따라, 각각이 평행 또는 대략 평행하게 배치되어 있는 경우에는, m행 n열로 배치된 화소(103) 중, 어느 한 열에 배치된 m개의 화소(103)에 전기적으로 접속된다.
도 1의 (B), (C)는, 도 1의 (A)에 나타내는 표시 장치의 화소(103)에 사용할 수 있는 회로 구성의 일례를 나타내고 있다.
도 1의 (B)에 나타내는 화소(103)는, 액정 소자(121)와, 트랜지스터(102)와, 용량 소자(105)를 갖는다.
액정 소자(121)의 한 쌍의 전극 중 한쪽의 전위는, 화소(103)의 사양에 따라서 적절히 설정된다. 액정 소자(121)는, 기입되는 데이터에 의해 배향 상태가 설정된다. 또한, 복수의 화소(103) 각각이 갖는 액정 소자(121)의 한 쌍의 전극 중 한쪽에 공통의 전위(코먼 전위)를 부여해도 된다. 또한, 각 행의 화소(103)마다의 액정 소자(121)의 한 쌍의 전극 중 한쪽에 상이한 전위를 부여해도 된다.
또한, 액정 소자(121)는, 액정의 광학적 변조 작용에 의해 광의 투과 또는 비투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은, 액정에 걸리는 전계(가로 방향의 전계, 세로 방향의 전계 또는 경사 방향의 전계를 포함함)에 의해 제어된다. 또한, 액정 소자(121)로서는, 네마틱 액정, 콜레스테릭 액정, 스멕틱 액정, 서모트로픽 액정, 리오트로픽 액정, 강유전 액정, 반강유전 액정 등을 들 수 있다.
액정 소자(121)를 갖는 표시 장치의 구동 방법으로서는, 예를 들어, TN 모드, VA 모드, ASM(Axially Symmetric Aligned Micro-cell) 모드, OCB(Optically Compensated Birefringence) 모드, MVA 모드, PVA(Patterned Vertical Alignment) 모드, IPS 모드, FFS 모드 또는 TBA(Transverse Bend Alignment) 모드 등을 사용해도 된다. 단, 이것에 한정되지 않고, 액정 소자 및 그 구동 방식으로서 다양한 것을 사용할 수 있다.
또한, 블루상(Blue Phase)을 나타내는 액정과 키랄제를 포함하는 액정 조성물에 의해 액정 소자를 구성해도 된다. 블루상을 나타내는 액정은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
도 1의 (B)에 나타내는 화소(103)의 구성에 있어서, 트랜지스터(102)의 소스 전극 및 드레인 전극 중 한쪽은, 신호선(109)에 전기적으로 접속되고, 다른 쪽은 액정 소자(121)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은, 주사선(107)에 전기적으로 접속된다. 트랜지스터(102)는, 온 상태 또는 오프 상태로 됨으로써, 데이터 신호의 데이터 기입을 제어하는 기능을 갖는다.
도 1의 (B)에 나타내는 화소(103)의 구성에 있어서, 용량 소자(105)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 용량선(115)에 전기적으로 접속되고, 다른 쪽은, 액정 소자(121)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 또한, 용량선(115)의 전위의 값은, 화소(103)의 사양에 따라서 적절히 설정된다. 용량 소자(105)는, 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
예를 들어, 도 1의 (B)의 화소(103)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차 선택하고, 트랜지스터(102)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(103)는, 트랜지스터(102)가 오프 상태가 됨으로써 유지 상태가 된다. 이것을 행마다 순차 행함으로써 화상을 표시할 수 있다.
또한, 도 1의 (C)에 나타내는 화소(103)는, 표시 소자의 스위칭을 행하는 트랜지스터(133)와, 화소의 구동을 제어하는 트랜지스터(102)와, 트랜지스터(135)와, 용량 소자(105)와, 발광 소자(131)를 갖는다.
트랜지스터(133)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 부여되는 신호선(109)에 전기적으로 접속된다. 또한, 트랜지스터(133)의 게이트 전극은, 게이트 신호가 부여되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(133)는, 온 상태 또는 오프 상태로 됨으로써, 데이터 신호의 데이터 기입을 제어하는 기능을 갖는다.
트랜지스터(102)의 소스 전극 및 드레인 전극 중 한쪽은, 애노드 선으로서 기능하는 배선(137)과 전기적으로 접속되고, 트랜지스터(102)의 소스 전극 및 드레인 전극 중 다른 쪽은, 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(102)의 게이트 전극은, 트랜지스터(133)의 소스 전극 및 드레인 전극 중 다른 쪽, 및 용량 소자(105)의 한쪽의 전극에 전기적으로 접속된다.
트랜지스터(102)는, 온 상태 또는 오프 상태로 됨으로써, 발광 소자(131)에 흐르는 전류를 제어하는 기능을 갖는다.
트랜지스터(135)의 소스 전극 및 드레인 전극 중 한쪽은 데이터의 기준 전위가 부여되는 배선(139)과 접속되고, 트랜지스터(135)의 소스 전극 및 드레인 전극 중 다른 쪽은, 발광 소자(131)의 한쪽의 전극 및 용량 소자(105)의 다른 쪽의 전극에 전기적으로 접속된다. 또한, 트랜지스터(135)의 게이트 전극은, 게이트 신호가 부여되는 주사선(107)에 전기적으로 접속된다.
트랜지스터(135)는, 발광 소자(131)에 흐르는 전류를 조정하는 기능을 갖는다. 예를 들어, 발광 소자(131)가 열화 등에 의해, 발광 소자(131)의 내부 저항이 상승한 경우, 트랜지스터(135)의 소스 전극 및 드레인 전극 중 한쪽이 접속된 배선(139)에 흐르는 전류를 모니터링함으로써, 발광 소자(131)에 흐르는 전류를 보정할 수 있다. 배선(139)에 부여되는 전위로서는, 예를 들어 0V로 할 수 있다.
용량 소자(105)의 한 쌍의 전극 중 한쪽은, 트랜지스터(102)의 게이트 전극 및 트랜지스터(133)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속되고, 용량 소자(105)의 한 쌍의 전극 중 다른 쪽은, 트랜지스터(135)의 소스 전극 및 드레인 전극 중 다른 쪽, 및 발광 소자(131)의 한쪽의 전극에 전기적으로 접속된다.
도 1의 (C)에 나타내는 화소(103)의 구성에 있어서, 용량 소자(105)는, 기입된 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
발광 소자(131)의 한 쌍의 전극 중 한쪽은, 트랜지스터(135)의 소스 전극 및 드레인 전극 중 다른 쪽, 용량 소자(105)의 다른 쪽, 및 트랜지스터(102)의 소스 전극 및 드레인 전극 중 다른 쪽과 전기적으로 접속된다. 또한, 발광 소자(131)의 한 쌍의 전극 중 다른 쪽은, 캐소드로서 기능하는 배선(141)에 전기적으로 접속된다.
발광 소자(131)로서는, 예를 들어 유기 일렉트로루미네센스 소자(유기 EL 소자라고도 함) 등을 사용할 수 있다. 단, 발광 소자(131)로서는, 이것에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용해도 된다.
또한, 배선(137) 및 배선(141) 중 한쪽에는, 고전원 전위(VDD)가 부여되고, 다른 쪽에는 저전원 전위(VSS)가 부여된다. 도 1의 (C)에 나타내는 구성에서는, 배선(137)에 고전원 전위(VDD)를, 배선(141)에 저전원 전위(VSS)를 각각 부여하는 구성으로 하고 있다.
도 1의 (C)의 화소(103)를 갖는 표시 장치에서는, 주사선 구동 회로(104)에 의해 각 행의 화소(103)를 순차 선택하고, 트랜지스터(133)를 온 상태로 하여 데이터 신호의 데이터를 기입한다.
데이터가 기입된 화소(103)는, 트랜지스터(133)가 오프 상태가 됨으로써 유지 상태가 된다. 또한, 트랜지스터(133)는, 용량 소자(105)와 접속하고 있기 때문에, 기입된 데이터를 장시간 유지하는 것이 가능하게 된다. 또한, 트랜지스터(133)에 의해, 트랜지스터(102)의 소스 전극과 드레인 전극 사이에 흐르는 전류량이 제어되고, 발광 소자(131)는, 흐르는 전류량에 따른 휘도로 발광한다. 이것을 행마다 순차 행함으로써 화상을 표시할 수 있다.
이어서, 표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기에서는, 화소(103)에 액정 소자를 사용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 1의 (B)에 나타내는 화소(103)의 상면도를 도 2에 도시한다.
도 2에서, 주사선으로서 기능하는 도전막(13)은, 신호선에 대략 직교하는 방향(도면 중 좌우 방향)으로 연신하여 설치되어 있다. 신호선으로서 기능하는 도전막(21a)은, 주사선에 대략 직교하는 방향(도면 중 상하 방향)으로 연신하여 설치되어 있다. 용량선으로서 기능하는 도전막(21c)은, 신호선과 평행 방향으로 연신하여 설치되어 있다. 또한, 주사선으로서 기능하는 도전막(13)은, 주사선 구동 회로(104)(도 1의 (A)를 참조)와 전기적으로 접속되어 있고, 신호선으로서 기능하는 도전막(21a) 및 용량선으로서 기능하는 도전막(21c)은, 신호선 구동 회로(106)(도 1의 (A)를 참조)에 전기적으로 접속되어 있다.
트랜지스터(102)는, 주사선 및 신호선이 교차하는 영역에 설치되어 있다. 트랜지스터(102)는, 게이트 전극으로서 기능하는 도전막(13), 게이트 절연막(도 2에 도시하지 않음), 게이트 절연막 위에 형성된 채널 영역이 형성되는 산화물 반도체막(19a), 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)에 의해 구성된다. 또한, 도전막(13)은 주사선으로서도 기능하고, 산화물 반도체막(19a)과 중첩하는 영역이 트랜지스터(102)의 게이트 전극으로서 기능한다. 또한, 도전막(21a)은 신호선으로서도 기능하고, 산화물 반도체막(19a)과 중첩하는 영역이 트랜지스터(102)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 2에서, 주사선은, 상면 형상에 있어서 단부가 산화물 반도체막(19a)의 단부보다 외측에 위치한다. 이로 인해, 주사선은 백라이트 등의 광원으로부터의 광을 차단하는 차광막으로서 기능한다. 그 결과, 트랜지스터에 포함되는 산화물 반도체막(19a)에 광이 조사되지 않아, 트랜지스터의 전기 특성 변동을 억제할 수 있다.
또한, 도전막(21b)은, 개구부(41)에 있어서, 화소 전극으로서 기능하는 투광성을 갖는 도전막(29)과 전기적으로 접속되어 있다.
용량 소자(105)는, 용량선으로서 기능하는 도전막(21c)과 접속되어 있다. 또한, 용량 소자(105)는, 게이트 절연막 위에 형성되는 도전성을 갖는 막(19b)과, 트랜지스터(102) 위에 설치되는 유전체막과, 화소 전극으로서 기능하는 투광성을 갖는 도전막(29)으로 구성되어 있다. 유전체막은, 산소에 대한 배리어막으로 형성된다. 게이트 절연막 위에 형성되는 도전성을 갖는 막(19b)은 투광성을 갖는다. 즉, 용량 소자(105)는 투광성을 갖는다.
이렇게 용량 소자(105)는 투광성을 갖기 때문에, 화소(103) 내에 용량 소자(105)를 크게(대면적으로) 형성할 수 있다. 따라서, 개구율을 높이면서, 대표적으로는 50% 이상, 55% 이상 또는 60% 이상으로 하는 것이 가능함과 함께, 전하 용량을 증대시킨 반도체 장치를 얻을 수 있다. 예를 들어, 해상도가 높은 반도체 장치, 예를 들어 액정 표시 장치에 있어서는, 화소의 면적이 작아져, 용량 소자의 면적도 작아진다. 이로 인해, 해상도가 높은 반도체 장치에 있어서, 용량 소자에 축적되는 전하 용량이 작아진다. 그러나, 본 실시 형태에 나타내는 용량 소자(105)는 투광성을 갖기 때문에, 당해 용량 소자를 화소에 설치함으로써, 각 화소에서 충분한 전하 용량을 얻으면서 개구율을 높일 수 있다. 대표적으로는, 화소 밀도가 200ppi 이상, 나아가 300ppi 이상, 나아가 500ppi 이상인 고해상도의 반도체 장치에 적절하게 사용할 수 있다.
또한, 본 발명의 일 형태는, 고해상도의 표시 장치에 있어서도, 개구율을 높일 수 있기 때문에, 백라이트 등의 광원의 광을 효율적으로 이용할 수 있어, 표시 장치의 소비 전력을 저감할 수 있다.
계속해서, 도 2의 일점 쇄선 A-B, C-D에서의 단면도를 도 3에 도시한다. 도 2에 도시하는 트랜지스터(102)는 채널 에치형 트랜지스터이다. 또한, 일점 파선 A-B는, 트랜지스터(102)의 채널 길이 방향, 트랜지스터(102)와 화소 전극으로서 기능하는 도전막(29)의 접속부 및 용량 소자(105)의 단면도이며, C-D에서의 단면도는, 트랜지스터(102)의 채널 폭 방향의 단면도이다.
도 3에 도시하는 트랜지스터(102)는, 싱글 게이트 구조의 트랜지스터이며, 기판(11) 위에 설치되는 게이트 전극으로서 기능하는 도전막(13)을 갖는다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성되는 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(15) 위에 형성되는 산화물 절연막(17)과, 산소에 대한 배리어막(15) 및 산화물 절연막(17)을 개재하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접하는, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 갖는다. 또한, 산화물 절연막(17), 산화물 반도체막(19a) 및 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는, 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성된다. 산소에 대한 배리어막(15), 산화물 절연막(17), 산화물 절연막(23), 산화물 절연막(25), 도전막(21a) 및 도전막(21b) 위에는 산소에 대한 배리어막(27)이 형성된다. 또한, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 중 한쪽, 여기서는 도전막(21b)에 접속하는 도전막(29)이, 산소에 대한 배리어막(27) 위에 형성된다. 또한, 도전막(29)은 화소 전극으로서 기능한다.
또한, 도 3에 도시하는 용량 소자(105)는, 산화물 절연막(17) 위에 형성되는 도전성을 갖는 막(19b)과, 산소에 대한 배리어막(27)과, 화소 전극으로서 기능하는 도전막(29)을 갖는다.
본 실시 형태에 나타내는 트랜지스터(102) 위에는 분리된 산화물 절연막(23, 25)이 형성된다. 분리된 산화물 절연막(23, 25)이 산화물 반도체막(19a)과 중첩한다. 또한, 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하고 있다.
산소에 대한 배리어막(15, 27)은, 산소의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 나아가, 산소, 수소 및 물의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등의 질화물 절연막이 있다. 또한, 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등의 산화물 절연막이 있다.
산화물 반도체막(19a)은 대표적으로는, In-Ga 산화물막, In-Zn 산화물막, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd) 등으로 형성된다.
또한, 산화물 반도체막(19a) 위에 설치되는 산화물 절연막(23) 또는 산화물 절연막(25)은, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, TDS 분석에 있어서, 표면 온도가 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자의 탈리량이 1.0×1018 atoms/cm3 이상 또는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
산화물 절연막(23) 또는 산화물 절연막(25)에 있어서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이 포함되면, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감하는 것이 가능하다.
또한, 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하고 있다.
산화물 반도체막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스 방향으로 변동하기 쉬워, 노멀리 온 특성이 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나 또는 비동작 시의 소비 전력이 높아지는 등의 여러 문제가 발생한다. 또한, 경시 변화나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대한다는 문제가 있다.
그러나, 본 실시 형태에 나타내는 트랜지스터(102)는, 산화물 반도체막(19a) 위에 설치되는 산화물 절연막(23) 또는 산화물 절연막(25)이, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 또한, 산화물 반도체막(19a), 산화물 절연막(23) 및 산화물 절연막(25)을 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)으로 감싼다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 효율적으로 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)의 산소 결손이 저감된다. 그 결과, 노멀리 오프 특성을 갖는 트랜지스터가 된다. 또한, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량을 저감할 수 있다.
또한, 용량 소자(105)에 있어서, 도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함으로써 도전성이 높아진 막이다. 또는, 도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함과 함께, 플라즈마 대미지 등에 의해 산소 결손이 형성되어, 도전성이 높아진 막이다.
본 실시 형태에 나타내는 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
이하에, 트랜지스터(102)의 구성의 상세에 대하여 설명한다.
기판(11)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 갖고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(11)으로서 사용해도 된다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이들의 기판 위에 반도체 소자가 설치된 것을 기판(11)으로서 사용해도 된다. 또한, 기판(11)으로서 유리 기판을 사용하는 경우, 제6 세대(1500mm×1850mm), 제7 세대(1870mm×2200mm), 제8 세대(2200mm×2400mm), 제9 세대(2400mm×2800mm), 제10 세대(2950mm×3400mm) 등의 대면적 기판을 사용함으로써 대형의 표시 장치를 제작할 수 있다.
또한, 기판(11)으로서, 가요성 기판을 사용하여, 가요성 기판 위에 직접 트랜지스터(102)를 형성해도 된다. 또는, 기판(11)과 트랜지스터(102) 사이에 박리층을 형성해도 된다. 박리층은, 그 위에 반도체 장치를 일부 또는 전부 완성시킨 후, 기판(11)으로부터 분리하여, 다른 기판에 옮겨 적재하는데 사용할 수 있다. 그때, 트랜지스터(102)는, 내열성이 떨어지는 기판이나 가요성의 기판에도 옮겨 적재할 수 있다.
게이트 전극으로서 기능하는 도전막(13)은, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수에서 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극으로서 기능하는 도전막(13)은, 단층 구조나 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막 또는 복수 조합한 합금막, 또는 질화막을 사용해도 된다.
또한, 게이트 전극으로서 기능하는 도전막(13)은, 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
산소에 대한 배리어막(15)은, 산소의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 나아가, 산소, 수소 및 물의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등의 질화물 절연막이 있다. 또한, 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등의 산화물 절연막이 있다.
산소에 대한 배리어막(15)의 두께는, 5nm 이상 100nm 이하 또는 20nm 이상 80nm 이하로 하면 된다.
산화물 절연막(17)은, 예를 들어 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn계 금속 산화물 등을 사용하면 되고, 적층 또는 단층으로 설치한다.
또한, 산화물 절연막(17)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가 된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 사용함으로써 트랜지스터의 게이트 누설을 저감할 수 있다.
산화물 절연막(17)의 두께는, 5nm 이상 400nm 이하, 10nm 이상 300nm 이하 또는 50nm 이상 250nm 이하로 하면 된다.
산화물 반도체막(19a)은 대표적으로는, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)을 사용하여 형성한다.
또한, 산화물 반도체막(19a)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%로 했을 경우, In과 M의 원자수 비율은 In이 25 atomic% 이상 및 M이 75 atomic% 미만 또는 In이 34 atomic% 이상 및 M이 66 atomic% 미만으로 한다.
산화물 반도체막(19a)은, 에너지 갭이 2eV 이상, 2.5eV 이상 또는 3eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터(102)의 오프 전류를 저감할 수 있다.
산화물 반도체막(19a)의 두께는, 3nm 이상 200nm 이하, 3nm 이상 100nm 이하 또는 3nm 이상 50nm 이하로 한다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, In-M-Zn 산화물막을 성막하기 위해 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는, In≥M, Zn≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2가 바람직하다. 또한, 성막되는 산화물 반도체막(19a)의 원자수비는 각각, 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(19a)으로서는, 캐리어 밀도가 낮은 산화물 반도체막을 사용한다. 예를 들어, 산화물 반도체막(19a)은, 캐리어 밀도가 1×1017개/cm3 이하, 1×1015개/cm3 이하, 1×1013개/cm3 이하 또는 1×1011개/cm3 이하의 산화물 반도체막을 사용한다.
또한, 이들에 한정되지 않고, 필요로 하는 트랜지스터의 반도체 특성 및 전기 특성(전계 효과 이동도, 임계값 전압 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 트랜지스터의 반도체 특성을 얻기 위해서, 산화물 반도체막(19a)의 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 산화물 반도체막(19a)으로서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 산화물 반도체막을 사용함으로써, 더욱 우수한 전기 특성을 갖는 트랜지스터를 제작할 수 있어 바람직하다. 여기에서는, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 오프 전류가 현저하게 작고, 채널 폭이 1×106㎛이고 채널 길이(L)가 10㎛인 소자라도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1V 내지 10V의 범위에서, 오프 전류가, 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 따라서, 당해 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한, 산화물 반도체막의 트랩 준위에 포획된 전하는, 소실될 때까지 필요한 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그로 인해, 트랩 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다. 불순물로서는, 수소, 질소, 알칼리 금속 또는 알칼리 토금속 등이 있다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 함께, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에 산소 결손이 형성된다. 당해 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다.
이로 인해, 산화물 반도체막(19a)은 산소 결손과 함께, 수소가 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체막(19a)에 있어서, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도를, 5×1019 atoms/cm3 이하, 1×1019 atoms/cm3 이하, 5×1018 atoms/cm3 이하, 1×1018 atoms/cm3 이하, 5×1017 atoms/cm3 이하 또는 1×1016 atoms/cm3 이하로 한다.
산화물 반도체막(19a)에 있어서, 제14족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체막(19a)에서 산소 결손이 증가하여, n형화된다. 이로 인해, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도(2차 이온 질량 분석법에 의해 얻어지는 농도)를 2×1018 atoms/cm3 이하 또는 2×1017 atoms/cm3 이하로 한다.
또한, 산화물 반도체막(19a)에 있어서, 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를, 1×1018 atoms/cm3 이하 또는 2×1016 atoms/cm3 이하로 한다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되어버리는 경우가 있다. 이로 인해, 산화물 반도체막(19a)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 산화물 반도체막(19a)에 질소가 포함되어 있으면, 캐리어인 전자가 발생하여, 캐리어 밀도가 증가하고, n형화되기 쉽다. 그 결과, 질소가 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 당해 산화물 반도체막에 있어서, 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어 2차 이온 질량 분석법에 의해 얻어지는 질소 농도는, 5×1018 atoms/cm3 이하로 하는 것이 바람직하다.
또한, 산화물 반도체막(19a)은, 예를 들어 비단결정 구조이어도 된다. 비단결정 구조는, 예를 들어 후술하는 CAAC-OS(C Axis Aligned-Crystalline Oxide Semiconductor), 다결정 구조, 후술하는 미결정 구조 또는 비정질 구조를 포함한다. 비단결정 구조에 있어서, 비정질 구조는 가장 결함 준위 밀도가 높고, CAAC-OS는 가장 결함 준위 밀도가 낮다.
산화물 반도체막(19a)은, 예를 들어 비정질 구조이어도 된다. 비정질 구조의 산화물 반도체막은, 예를 들어 원자 배열이 무질서하며, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은, 예를 들어 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(19a)이, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역의 2종 이상을 갖는 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역의 적층 구조를 갖는 경우가 있다.
도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 가공하여 형성된다. 이로 인해, 도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 마찬가지의 금속 원소를 갖는 막이다. 또한, 산화물 반도체막(19a)과 마찬가지의 결정 구조, 또는 상이한 결정 구조를 갖는 막이다. 그러나, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막에, 불순물 또는 산소 결손을 갖게 함으로써, 도전성을 갖는 막(19b)이 된다. 산화물 반도체막에 포함되는 불순물로서는 수소가 있다. 또한, 수소 대신에 불순물로서, 붕소, 인, 주석, 안티몬, 희가스 원소, 알칼리 금속, 알칼리 토금속 등이 포함되어 있어도 된다.
이로 인해, 산화물 반도체막(19a) 및 도전성을 갖는 막(19b)은 모두 산화물 절연막(17) 위에 형성되지만, 불순물 농도가 상이하다. 구체적으로는, 산화물 반도체막(19a)과 비교하여, 도전성을 갖는 막(19b)의 불순물 농도가 높다. 예를 들어, 산화물 반도체막(19a)에 포함되는 수소 농도는, 5×1019 atoms/cm3 이하, 5×1018 atoms/cm3 이하, 1×1018 atoms/cm3 이하, 5×1017 atoms/cm3 이하 또는 1×1016 atoms/cm3 이하이고, 도전성을 갖는 막(19b)이 포함되는 수소 농도는, 8×1019 atoms/cm3 이상, 1×1020 atoms/cm3 이상 또는 5×1020 atoms/cm3 이상이다. 또한, 산화물 반도체막(19a)과 비교하여, 도전성을 갖는 막(19b)에 포함되는 수소 농도는 2배 또는 10배 이상이다.
또한, 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막을 플라즈마에 노출시킴으로써, 산화물 반도체막에 대미지를 미쳐, 산소 결손을 형성할 수 있다. 예를 들어, 산화물 반도체막 위에, 플라즈마 CVD법 또는 스퍼터링법으로 막을 성막하면, 산화물 반도체막이 플라즈마에 노출되어, 산소 결손이 생성된다. 또는, 산화물 절연막(23) 및 산화물 절연막(25)을 형성하기 위한 에칭 처리에 있어서 산화물 반도체막이 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 또는, 산화물 반도체막이, 산소 및 수소의 혼합 가스, 수소, 희가스, 암모니아 등의 플라즈마에 노출됨으로써, 산소 결손이 생성된다. 그 결과, 산화물 반도체막은 도전성이 높아져서, 도전성을 갖는 막(19b)이 된다.
즉, 도전성을 갖는 막(19b)은, 도전성이 높은 산화물 반도체막이라고도 할 수 있다. 또한, 도전성을 갖는 막(19b)은, 도전성이 높은 금속 산화물막이라고도 할 수 있다.
또한, 산소에 대한 배리어막(27)으로서 질화 실리콘막을 사용하는 경우, 질화 실리콘막은 수소를 포함한다. 이로 인해, 산소에 대한 배리어막(27)의 수소가 산화물 반도체막(19a)과 동시에 형성된 산화물 반도체막에 확산되면, 해당 산화물 반도체막에 있어서 수소는 산소와 결합하여, 캐리어인 전자가 생성된다. 또한, 산소에 대한 배리어막(27)으로서, 질화 실리콘막을 플라즈마 CVD법 또는 스퍼터링 법으로 성막하면, 산화물 반도체막이 플라즈마에 노출되어, 산소 결손이 생성된다. 당해 산소 결손에, 질화 실리콘막에 포함되는 수소가 들어감으로써, 캐리어인 전자가 생성된다. 그 결과, 산화물 반도체막은 도전성이 높아져서, 도전성을 갖는 막(19b)이 된다.
도전성을 갖는 막(19b)은 산화물 반도체막(19a)보다 저항률이 낮다. 도전성을 갖는 막(19b)의 저항률이, 산화물 반도체막(19a)의 저항률에 1×10-8배 이상 1×10-1배 미만인 것이 바람직하고, 대표적으로는 1×10-3Ωcm 이상 1×104Ωcm 미만 또는 저항률이 1×10-3Ωcm 이상 1×10-1Ωcm 미만이면 된다.
한 쌍의 전극으로서 기능하는 도전막(21a, 21b)은, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈륨 또는 텅스텐을 포함하는 단체 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 티타늄막 위에 알루미늄막을 적층하는 2층 구조, 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조, 티타늄막 또는 질화 티타늄막과, 그 티타늄막 또는 질화 티타늄막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 티타늄막 또는 질화 티타늄막을 형성하는 3층 구조, 몰리브덴막 또는 질화 몰리브덴막과, 그 몰리브덴막 또는 질화 몰리브덴막 위에 중첩하여 알루미늄막 또는 구리막을 적층하고, 또한 그 위에 몰리브덴막 또는 질화 몰리브덴막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 된다.
산화물 절연막(23) 또는 산화물 절연막(25)으로서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하는 것이 바람직하다. 여기에서는, 산화물 절연막(23)으로서, 산소를 투과하는 산화물 절연막을 형성하고, 산화물 절연막(25)으로서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 형성한다.
산화물 절연막(23)은, 산소를 투과하는 산화물 절연막이다. 이로 인해, 산화물 절연막(23) 위에 설치되는 산화물 절연막(25)으로부터 탈리되는 산소를, 산화물 절연막(23)을 통해 산화물 반도체막(19a)으로 이동시킬 수 있다. 또한, 산화물 절연막(23)은, 후에 형성하는 산화물 절연막(25)을 형성할 때의, 산화물 반도체막(19a)에 대한 대미지 완화막으로서도 기능한다.
산화물 절연막(23)으로서는, 두께가 5nm 이상 150nm 이하 또는 5nm 이상 50nm 이하의 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 또한, 본 명세서 중에서, 산화질화 실리콘막이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 막을 가리키고, 질화산화 실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 막을 가리킨다.
또한, 산화물 절연막(23)은, 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001로 나타나는 신호의 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이것은, 산화물 절연막(23)에 포함되는 결함 밀도가 많으면, 당해 결함에 산소가 결합해버려, 산화물 절연막(23)에서의 산소의 투과량이 감소되어버리기 때문이다.
또한, 산화물 절연막(23)과 산화물 반도체막(19a)의 계면에서의 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 산화물 반도체막(19a)의 결함에서 유래되는 g=1.93에 나타나는 신호의 스핀 밀도가 1×1017spins/cm3 이하, 나아가 검출 하한 이하인 것이 바람직하다.
또한, 산화물 절연막(23)에서는, 외부로부터 산화물 절연막(23)에 들어간 산소가 모두 산화물 절연막(23)의 외부로 이동하는 경우가 있다. 또는, 외부로부터 산화물 절연막(23)에 들어간 산소의 일부가, 산화물 절연막(23)에 머무르는 경우도 있다. 또한, 외부로부터 산화물 절연막(23)에 산소가 들어감과 함께, 산화물 절연막(23)에 포함되는 산소가 산화물 절연막(23)의 외부로 이동함으로써, 산화물 절연막(23)에 있어서 산소의 이동이 발생하는 경우도 있다.
산화물 절연막(23)에 접하도록 산화물 절연막(25)이 형성되어 있다. 산화물 절연막(25)은 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성한다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, 가열에 의해 산소의 일부가 탈리된다. 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막은, TDS 분석에 있어서, 표면 온도가 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 가열 처리에서의 산소 원자의 탈리량이 1.0×1018 atoms/cm3 이상 또는 3.0×1020 atoms/cm3 이상인 산화물 절연막이다.
산화물 절연막(25)으로서는, 두께가 30nm 이상 500nm 이하 또는 50nm 이상 400nm 이하의, 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다.
또한, 산화물 절연막(25)은 결함량이 적은 것이 바람직하고, 대표적으로는, ESR 측정에 의해, 실리콘의 댕글링 본드에서 유래되는 g=2.001에 나타나는 신호의 스핀 밀도가 1.5×1018spins/cm3 미만, 나아가 1×1018spins/cm3 이하인 것이 바람직하다. 또한, 산화물 절연막(25)은 산화물 절연막(23)과 비교하여 산화물 반도체막(19a)으로부터 이격되어 있기 때문에, 산화물 절연막(23)보다 결함 밀도가 많아도 된다.
산소에 대한 배리어막(27)은, 산소의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 나아가, 산소, 수소 및 물의 투과성이 낮은 절연막을 사용하는 것이 가능하다. 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등의 질화물 절연막이 있다. 또한, 산소의 투과성이 낮은 절연막, 산소, 수소 및 물의 투과성이 낮은 절연막으로서는, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 산화질화 하프늄막 등의 산화물 절연막이 있다.
산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하여 설치되어 있다. 이로 인해, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)보다 외부로 이동하는 것을 억제할 수 있다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소를 효율적으로 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
산소에 대한 배리어막(27)의 두께는, 50nm 이상 300nm 이하 또는 100nm 이상 200nm 이하로 할 수 있다.
도전막(29)은 투광성을 갖는 도전막을 사용한다. 투광성을 갖는 도전막은, 산화텅스텐을 포함하는 인듐 산화물막, 산화텅스텐을 포함하는 인듐 아연 산화물막, 산화티타늄을 포함하는 인듐 산화물막, 산화티타늄을 포함하는 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라 나타냄)막, 인듐 아연 산화물막, 산화규소를 첨가한 인듐 주석 산화물막 등이 있다.
이어서, 도 3에 도시하는 트랜지스터(102) 및 용량 소자(105)의 제작 방법에 대해서, 도 4 내지 도 7을 사용하여 설명한다.
도 4의 (A)에 도시한 바와 같이, 기판(11) 위에 도전막(13)이 되는 도전막(12)을 형성한다. 도전막(12)은, 스퍼터링법, CVD법, 증착법 등에 의해 형성한다.
여기에서는, 기판(11)으로서 유리 기판을 사용한다. 또한, 도전막(12)으로서, 두께 100nm의 텅스텐막을 스퍼터링법에 의해 형성한다.
이어서, 도전막(12) 위에 제1 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 해당 마스크를 사용해서 도전막(12)의 일부를 에칭하여, 도 4의 (B)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13)을 형성한다. 이 후, 마스크를 제거한다.
또한, 게이트 전극으로서 기능하는 도전막(13)은, 상기 형성 방법 대신에 전해 도금법, 인쇄법, 잉크젯법 등으로 형성해도 된다.
여기에서는, 건식 에칭법에 의해 텅스텐막을 에칭하여, 게이트 전극으로서 기능하는 도전막(13)을 형성한다.
이어서, 도 4의 (C)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13) 위에, 산소에 대한 배리어막(15)과, 후에 산화물 절연막(17)이 되는 산화물 절연막(16)을 형성한다. 이어서, 산화물 절연막(16) 위에, 후에 산화물 반도체막(19a), 도전성을 갖는 막(19b)이 되는 산화물 반도체막(18)을 형성한다.
산소에 대한 배리어막(15) 및 산화물 절연막(16)은 스퍼터링법, CVD법, 증착법 등으로 형성한다.
여기에서는, 실란, 질소 및 암모니아를 원료 가스로 한 플라즈마 CVD법을 사용하여, 산소에 대한 배리어막(15)으로서, 두께 300nm의 질화 실리콘막을 형성한다.
산화물 절연막(16)으로서 산화 실리콘막, 산화질화 실리콘막 또는 질화산화 실리콘막을 형성하는 경우, 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
산화물 절연막(16)으로서 산화 갈륨막을 형성하는 경우, MOCVD(Metal Organic Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
여기에서는, 실란 및 일산화이질소를 원료 가스로 한 플라즈마 CVD법을 사용하여, 산화물 절연막(16)으로서, 두께 50nm의 산화질화 실리콘막을 형성한다.
산화물 반도체막(18)은, 스퍼터링법, 도포법, 펄스 레이저 증착법, 레이저 어블레이션법 등을 사용하여 형성할 수 있다.
스퍼터링법으로 산화물 반도체막을 형성하는 경우, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
스퍼터링 가스는, 희가스(대표적으로는 아르곤), 산소 가스, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스인 경우, 희가스에 대하여 산소의 가스 비율을 높이는 것이 바람직하다.
또한, 타깃은, 형성하는 산화물 반도체막의 조성에 맞추어 적절히 선택하면 된다.
고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 얻기 위해서는, 챔버 내를 고진공 배기할 뿐만 아니라 스퍼터 가스의 고순도화도 필요하다. 스퍼터 가스로서 사용하는 산소 가스나 아르곤 가스는, 노점이 -40℃ 이하, -80℃ 이하, -100℃ 이하 또는 -120℃ 이하로까지 고순도화한 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 방지할 수 있다.
여기에서는, In-Ga-Zn 산화물 타깃(In:Ga:Zn=3:1:2)을 사용한 스퍼터링법에 의해, 산화물 반도체막으로서 두께 35nm의 In-Ga-Zn 산화물막을 형성한다.
이어서, 산화물 반도체막(18) 위에 제2 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 해당 마스크를 사용하여 산화물 반도체막의 일부를 에칭함으로써, 도 4의 (D)에 도시한 바와 같은, 소자 분리된 산화물 반도체막(19a, 19c)을 형성한다. 이 후, 마스크를 제거한다.
이어서, 도 5의 (A)에 도시한 바와 같이, 후에 도전막(21a, 21b, 21c)이 되는 도전막(20)을 형성한다.
도전막(20)은, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한다.
여기에서는, 두께 50nm의 텅스텐막 및 두께 300nm의 구리막을 순서대로 스퍼터링법에 의해 적층한다.
이어서, 도전막(20) 위에 제3 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 해당 마스크를 사용해서 도전막(20)을 에칭하여, 도 5의 (B)에 도시한 바와 같이, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)과, 용량선으로서 기능하는 도전막(21c)을 형성한다. 이 후, 마스크를 제거한다.
여기에서는, 구리막 위에 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 당해 마스크를 사용해서 텅스텐막 및 구리막을 에칭하여, 도전막(21a, 21b, 21c)을 형성한다. 또한, 습식 에칭법을 사용하여 구리막을 에칭한다. 이어서, SF6을 사용한 건식 에칭법에 의해 텅스텐막을 에칭함으로써, 해당 에칭에 있어서 구리막의 표면에 불화물이 형성된다. 해당 불화물에 의해, 구리막으로부터의 구리 원소의 확산이 저감되어, 산화물 반도체막(19a)에서의 구리 농도를 저감할 수 있다.
이어서, 도 5의 (C)에 도시한 바와 같이, 산화물 반도체막(19a, 19c) 및 도전막(21a, 21b, 21c) 위에, 후에 산화물 절연막(23)이 되는 산화물 절연막(22) 및 후에 산화물 절연막(25)이 되는 산화물 절연막(24)을 형성한다.
또한, 산화물 절연막(22)을 형성한 후, 대기에 노출시키지 않고 연속적으로 산화물 절연막(24)을 형성하는 것이 바람직하다. 산화물 절연막(22)을 형성한 후, 대기 개방하지 않고, 원료 가스의 유량, 압력, 고주파 전력 및 기판 온도의 하나 이상을 조정하여, 산화물 절연막(24)을 연속적으로 형성함으로써, 산화물 절연막(22) 및 산화물 절연막(24)에서의 계면의 대기 성분 유래의 불순물 농도를 저감할 수 있음과 함께, 산화물 절연막(24)에 포함되는 산소를 산화물 반도체막(19a)으로 이동시키는 것이 가능하여, 산화물 반도체막(19a)의 산소 결손량을 저감할 수 있다.
산화물 절연막(22)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 20Pa 이상 250Pa 이하 또는 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
산화물 절연막(22)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
상기 조건을 사용함으로써 산화물 절연막(22)으로서 산소를 투과하는 산화물 절연막을 형성할 수 있다. 또한, 산화물 절연막(22)을 설치함으로써, 후에 형성하는 산화물 절연막(25)의 형성 공정에서, 산화물 반도체막(19a)에 대한 대미지 저감이 가능하다.
또한, 산화물 절연막(22)은, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 280℃ 이상 400℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하로 하고, 처리실 내에 설치되는 전극에 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
당해 성막 조건에 있어서, 기판 온도를 상기 온도로 함으로써, 실리콘 및 산소의 결합력이 강해진다. 그 결과, 산화물 절연막(22)으로서, 산소가 투과하고, 치밀하며, 또한 단단한 산화물 절연막, 대표적으로는, 25℃에서 0.5중량%의 불산에 대한 에칭 속도가 10nm/분 이하 또는 8nm/분 이하인 산화 실리콘막 또는 산화질화 실리콘막을 형성할 수 있다.
또한, 가열을 하면서 산화물 절연막(22)을 형성하기 때문에, 당해 공정에서 산화물 반도체막(19a)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 산화물 반도체막(19a)에 포함되는 수소는, 플라즈마 중에서 발생한 산소 라디칼과 결합하여 물이 된다. 산화물 절연막(22)의 성막 공정에서 기판이 가열되고 있기 때문에, 산소 및 수소의 결합에 의해 생성된 물은, 산화물 반도체막으로부터 탈리된다. 즉, 플라즈마 CVD법에 의해 산화물 절연막(22)을 형성함으로써, 산화물 반도체막(19a)에 포함되는 물 및 수소의 함유량을 저감할 수 있다.
또한, 산화물 절연막(22)을 형성하는 공정에서 가열하기 때문에, 산화물 반도체막(19a)이 노출된 상태에서의 가열 시간이 적어, 가열 처리에 의한 산화물 반도체막으로부터의 산소의 탈리량을 저감할 수 있다. 즉, 산화물 반도체막 중에 포함되는 산소 결손량을 저감할 수 있다.
나아가, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 산화물 절연막(22)에 포함되는 물의 함유량이 적어지기 때문에, 트랜지스터(102)의 전기 특성의 변동을 저감함과 함께, 임계값 전압의 변동을 억제할 수 있다.
또한, 처리실의 압력을 100Pa 이상 250Pa 이하로 함으로써, 산화물 절연막(22)을 성막할 때에, 산화물 반도체막(19a)에 대한 대미지를 저감하는 것이 가능하고, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다. 특히, 산화물 절연막(22) 또는 후에 형성되는 산화물 절연막(24)의 성막 온도를 높게 하는, 대표적으로는 220℃보다 높은 온도로 함으로써, 산화물 반도체막(19a)에 포함되는 산소의 일부가 탈리되어, 산소 결손이 형성되기 쉽다. 또한, 트랜지스터의 신뢰성을 높이기 위해서, 후에 형성하는 산화물 절연막(24)의 결함량을 저감하기 위한 성막 조건을 사용하면, 산소 탈리량이 저감되기 쉽다. 그 결과, 산화물 반도체막(19a)의 산소 결손을 저감하는 것이 곤란한 경우가 있다. 그러나, 처리실의 압력을 100Pa 이상 250Pa 이하로 하여, 산화물 절연막(22)의 성막 시에 있어서의 산화물 반도체막(19a)에 대한 대미지를 저감함으로써, 산화물 절연막(24)으로부터의 적은 산소 탈리량으로도 산화물 반도체막(19a) 중의 산소 결손을 저감하는 것이 가능하다.
또한, 실리콘을 포함하는 퇴적성 기체에 대한 산화성 기체량을 100배 이상으로 함으로써, 산화물 절연막(22)에 포함되는 수소 함유량을 저감하는 것이 가능하다. 그 결과, 산화물 반도체막(19a)에 혼입되는 수소량을 저감할 수 있기 때문에, 트랜지스터의 임계값 전압의 마이너스 시프트를 억제할 수 있다.
여기에서는, 산화물 절연막(22)으로서, 유량 30sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용해서 150W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 50nm의 산화질화 실리콘막을 형성한다. 당해 조건에 의해, 산소가 투과하는 산화질화 실리콘막을 형성할 수 있다.
산화물 절연막(24)으로서는, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 180℃ 이상 280℃ 이하 또는 200℃ 이상 240℃ 이하로 유지하고, 처리실에 원료 가스를 도입하여 처리실 내에서의 압력을 100Pa 이상 250Pa 이하 또는 100Pa 이상 200Pa 이하로 하고, 처리실 내에 설치되는 전극에 0.17W/cm2 이상 0.5W/cm2 이하 또는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급하는 조건에 의해, 산화 실리콘막 또는 산화질화 실리콘막을 형성한다.
산화물 절연막(24)의 원료 가스로서는, 실리콘을 포함하는 퇴적성 기체 및 산화성 기체를 사용하는 것이 바람직하다. 실리콘을 포함하는 퇴적성 기체의 대표예로서는, 실란, 디실란, 트리실란, 불화실란 등이 있다. 산화성 기체로서는, 산소, 오존, 일산화이질소, 이산화질소 등이 있다.
산화물 절연막(24)의 성막 조건으로서, 상기 압력의 처리실에서 상기 파워 밀도의 고주파 전력을 공급함으로써, 플라즈마 중에서 원료 가스의 분해 효율이 높아지고, 산소 라디칼이 증가하여, 원료 가스의 산화가 진행되기 때문에, 산화물 절연막(24) 중에서의 산소 함유량이 화학양론비보다 많아진다. 한편, 기판 온도가, 상기 온도에서 형성된 막에서는, 실리콘과 산소의 결합력이 약하기 때문에, 후속 공정의 가열 처리에 의해 막 내의 산소의 일부가 탈리된다. 그 결과, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하여, 가열에 의해 산소의 일부가 탈리되는 산화물 절연막을 형성할 수 있다. 또한, 산화물 반도체막(19a) 위에 산화물 절연막(22)이 설치되어 있다. 이로 인해, 산화물 절연막(24)의 형성 공정에서, 산화물 절연막(22)이 산화물 반도체막(19a)의 보호막이 된다. 그 결과, 산화물 반도체막(19a)에 대한 대미지를 저감하면서, 파워 밀도가 높은 고주파 전력을 사용하여 산화물 절연막(24)을 형성할 수 있다.
여기에서는, 산화물 절연막(24)으로서, 유량 200sccm의 실란 및 유량 4000sccm의 일산화이질소를 원료 가스로 하고, 처리실의 압력을 200Pa, 기판 온도를 220℃로 하고, 27.12MHz의 고주파 전원을 사용해서 1500W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 두께 400nm의 산화질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 0.25W/cm2이다.
또한, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성할 때, 도전막의 에칭에 의해 산화물 반도체막(19a)은 대미지를 받아, 산화물 반도체막(19a)의 백 채널(산화물 반도체막(19a)에 있어서, 게이트 전극으로서 기능하는 도전막(13)과 대향하는 면과 반대측의 면)측에 산소 결손이 발생한다. 그러나, 산화물 절연막(24)에 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 적용함으로써, 가열 처리에 의해 당해 백 채널측에 발생한 산소 결손을 수복할 수 있다. 이에 의해, 산화물 반도체막(19a)에 포함되는 결함을 저감할 수 있기 때문에, 트랜지스터(102)의 신뢰성을 향상시킬 수 있다.
이어서, 산화물 절연막(24) 위에 제4 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 해당 마스크를 사용해서 산화물 절연막(22) 및 산화물 절연막(24)의 일부를 에칭하여, 도 5의 (D)에 도시한 바와 같이, 산화물 절연막(23) 및 산화물 절연막(25)을 형성한다. 이 후, 마스크를 제거한다.
당해 공정에서, 건식 에칭법에 의해, 산화물 절연막(22) 및 산화물 절연막(24)을 에칭하는 것이 바람직하다. 그 결과, 산화물 반도체막(19c)은 에칭 처리에 있어서 플라즈마에 노출되기 때문에, 산화물 반도체막(19c)의 산소 결손을 증가시키는 것이 가능하다.
또한, A-B의 단면도에 도시한 바와 같이, 채널 길이 방향에 있어서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치하도록, 또한, C-D의 단면도에 도시한 바와 같이, 채널 폭 방향에 있어서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치하도록, 산화물 절연막(22) 및 산화물 절연막(24)을 각각 에칭한다. 그 결과, 분리된 산화물 절연막(23) 및 산화물 절연막(25)을 형성할 수 있다. 또한, 산화물 절연막(23)의 에칭과 함께, 산화물 절연막(16)의 일부도 에칭되어, 산화물 절연막(17)이 형성된다. 그 결과, 산소에 대한 배리어막(15)이 노출된다.
이어서, 가열 처리를 행한다. 해당 가열 처리의 온도는, 대표적으로는 150℃ 이상 400℃ 이하, 300℃ 이상 400℃ 이하 또는 320℃ 이상 370℃ 이하로 한다.
해당 가열 처리는, 전기로, RTA 장치 등을 사용할 수 있다. RTA 장치를 사용함으로써, 단시간에 한하여 기판의 왜곡점 이상의 온도에서 열처리를 행할 수 있다. 그 때문에 가열 처리 시간을 단축할 수 있다.
가열 처리는, 질소, 산소, 초 건조 공기(물의 함유량이 20ppm 이하, 1ppm 이하 또는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 된다. 또한, 상기 질소, 산소, 초 건조 공기 또는 희가스에 수소, 물 등이 포함되지 않는 것이 바람직하다.
당해 가열 처리에 의해, 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감하는 것이 가능하다.
또한, 산화물 절연막(23) 및 산화물 절연막(25)에 물, 수소 등이 포함되는 경우이며, 후에 형성되는 산소에 대한 배리어성을 갖는 막(26)이 또한 물, 수소 등에 대한 배리어성을 갖는 경우, 배리어성을 갖는 막(26)을 후에 형성하여 가열 처리를 행하면, 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등이 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)에 결함이 발생해버린다. 그러나, 당해 가열에 의해, 산화물 절연막(23) 및 산화물 절연막(25)에 포함되는 물, 수소 등을 탈리시키는 것이 가능하여, 트랜지스터(102)의 전기 특성 변동을 저감함과 함께, 임계값 전압의 변동을 억제할 수 있다.
또한, 가열하면서 산화물 절연막(24)을 산화물 절연막(22) 위에 형성함으로써, 산화물 반도체막(19a)으로 산소를 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감하는 것이 가능하기 때문에, 당해 가열 처리를 행하지 않아도 된다.
또한, 당해 가열 처리는, 산화물 절연막(22) 및 산화물 절연막(24)을 형성한 후에 행해도 되지만, 산화물 절연막(23) 및 산화물 절연막(25)을 형성한 후의 가열 처리가, 산화물 반도체막(19c)으로의 산소의 이동이 더 발생하지 않음과 함께, 산화물 반도체막(19c)이 노출되어 있기 때문에 산화물 반도체막(19c)으로부터 산소가 탈리되어, 산소 결손이 형성되므로, 도전성을 갖는 막을 형성할 수 있어 바람직하다.
여기에서는, 질소 및 산소 분위기에서, 350℃에서 1시간의 가열 처리를 행한다.
이어서, 도 6의 (A)에 도시한 바와 같이, 후에 산소에 대한 배리어막(27)이 되는 막(26)을 형성한다.
후에 산소에 대한 배리어막(27)이 되는 막(26)은, 스퍼터링법, CVD법 등에 의해 형성한다. 후에 산소에 대한 배리어막(27)이 되는 막(26)을 스퍼터링법, CVD법 등에 의해 형성함으로써, 산화물 반도체막(19c)이 플라즈마에 노출되기 때문에, 산화물 반도체막(19c)의 산소 결손을 증가시킬 수 있다.
당해 공정에 의해, 산화물 반도체막(19a), 산화물 절연막(23) 및 산화물 절연막(25)을 내측에 설치하고, 산소에 대한 배리어막(15) 및 후에 산소에 대한 배리어막(27)이 되는 막(26)이 접한다.
또한, 산화물 반도체막(19c)이 도전성을 갖는 막(19b)이 된다. 또한, 후에 산소에 대한 배리어막(27)이 되는 막(26)으로서, 플라즈마 CVD법에 의해 질화 실리콘막을 형성하면, 질화 실리콘막에 포함되는 수소가 산화물 반도체막(19c)에 확산되기 때문에, 보다 도전성을 갖는 막(19b)을 형성할 수 있다.
후에 산소에 대한 배리어막(27)이 되는 막(26)으로서 플라즈마 CVD법으로 질화 실리콘막을 형성하는 경우, 플라즈마 CVD 장치의 진공 배기된 처리실 내에 적재된 기판을 300℃ 이상 400℃ 이하 또는 320℃ 이상 370℃ 이하로 유지함으로써, 치밀한 질화 실리콘막을 형성할 수 있기 때문에 바람직하다.
질화 실리콘막을 형성하는 경우, 실리콘을 포함하는 퇴적성 기체, 질소 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 원료 가스로서, 질소와 비교하여 소량의 암모니아를 사용함으로써, 플라즈마 중에서 암모니아가 해리되어 활성종이 발생한다. 당해 활성종이, 실리콘을 포함하는 퇴적성 기체에 포함되는 실리콘 및 수소의 결합 및 질소의 3중 결합을 절단한다. 그 결과, 실리콘 및 질소의 결합이 촉진되어, 실리콘 및 수소의 결합이 적고, 결함이 적고, 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 원료 가스에 있어서, 질소에 대한 암모니아의 양이 많으면, 실리콘을 포함하는 퇴적성 기체 및 질소 각각의 분해가 진행되지 않고, 실리콘 및 수소 결합이 잔존해버려, 결함이 증대된, 또한 거친 질화 실리콘막이 형성되어버린다. 이 때문에, 원료 가스에 있어서, 암모니아에 대한 질소의 유량비를 5 이상 50 이하 또는 10 이상 50 이하로 하는 것이 바람직하다.
여기에서는, 플라즈마 CVD 장치의 처리실에, 유량 50sccm의 실란, 유량 5000sccm의 질소 및 유량 100sccm의 암모니아를 원료 가스로 하고, 처리실의 압력을 100Pa, 기판 온도를 350℃로 하고, 27.12MHz의 고주파 전원을 사용해서 1000W의 고주파 전력을 평행 평판 전극에 공급한 플라즈마 CVD법에 의해, 후에 산소에 대한 배리어막(27)이 되는 막(26)으로서, 두께 50nm의 질화 실리콘막을 형성한다. 또한, 플라즈마 CVD 장치는 전극 면적이 6000cm2인 평행 평판형의 플라즈마 CVD 장치이며, 공급한 전력을 단위 면적당의 전력(전력 밀도)으로 환산하면 1.7×10-1W/cm2이다.
이어서, 가열 처리를 행해도 된다. 해당 가열 처리의 온도는, 대표적으로는 150℃ 이상 400℃ 이하, 300℃ 이상 400℃ 이하 또는 320℃ 이상 370℃ 이하로 한다. 또한, 당해 가열 처리에 있어서, 산화물 반도체막(19a), 산화물 절연막(23) 및 산화물 절연막(25)은, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(26)이 접하는 영역 내에 설치되어 있기 때문에, 산화물 반도체막(19a), 산화물 절연막(23) 및 산화물 절연막(25)으로부터 외부로의 산소의 이동을 방지할 수 있다. 그 결과, 임계값 전압의 마이너스 시프트를 저감할 수 있다. 또한, 임계값 전압의 변동량을 저감할 수 있다.
이어서, 후에 산소에 대한 배리어막(27)이 되는 막(26) 위에 제5 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 해당 마스크를 사용하여, 후에 산소에 대한 배리어막(27)이 되는 막(26)을 에칭하여, 도 6의 (B)에 도시한 바와 같이, 개구부(41)를 갖는 산소에 대한 배리어막(27)을 형성한다.
이어서, 도 7의 (A)에 도시한 바와 같이, 도전막(21b) 및 산소에 대한 배리어막(27) 위에 후에 도전막(29)이 되는 도전막(28)을 형성한다.
도전막(28)은, 스퍼터링법, CVD법, 증착법 등에 의해 도전막을 형성한다.
이어서, 도전막(28) 위에 제6 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 해당 마스크를 사용해서 도전막(28)의 일부를 에칭하여, 도 7의 (B)에 도시한 바와 같이, 도전막(29)을 형성한다. 이 후, 마스크를 제거한다.
이상의 공정에 의해, 트랜지스터(102)를 제작함과 함께, 용량 소자(105)를 제작할 수 있다.
본 실시 형태에 나타내는 트랜지스터는, 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하고 있다. 또한, 산화물 절연막(23, 25) 중 적어도 한쪽으로서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성되어 있다. 이 때문에, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)보다 외부로 이동하는 것을 억제할 수 있다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소를 효율적으로 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 본 실시 형태에 나타내는 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
또한, 본 실시 형태에서는, 280℃ 이상 400℃ 이하로 가열을 하면서, 플라즈마 CVD법을 사용하여 산화물 절연막(23, 25)이 되는 산화물 절연막을 형성하기 때문에, 산화물 반도체막(19a)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 또한, 당해 공정에서는, 산화물 반도체막이 노출된 상태에서의 가열 시간이 적어, 가열 처리 온도를 400℃ 이하로 해도, 고온에서 가열 처리한 트랜지스터와 임계값 전압의 변동량이 동등한 트랜지스터를 제작할 수 있다. 그 결과, 반도체 장치의 비용 삭감이 가능하다.
상기로부터, 산화물 반도체막을 사용한 반도체 장치에 있어서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1과 상이한 반도체 장치 및 그 제작 방법에 대하여 도면을 참조하여 설명한다. 본 실시 형태에서는, 트랜지스터에 있어서 서로 다른 게이트 전극 사이에 산화물 반도체막이 설치되어 있는 구조, 즉 듀얼 게이트 구조의 트랜지스터인 점이 실시 형태 1과 상이하다. 또한, 실시 형태 1과 중복하는 구성은 설명을 생략한다.
표시 장치에 포함되는 소자 기판의 구체적인 구성에 대하여 설명한다. 여기에서는, 화소(103)에 액정 소자를 사용한 액정 표시 장치의 구체적인 예에 대하여 설명한다. 여기에서는, 도 1의 (B)에 나타내는 화소(103)의 상면도를 도 8에 나타내었다.
도 8에 나타내는 화소(103)의 상면도에 있어서, 게이트 전극으로서 기능하는 도전막(13), 산화물 반도체막(19a), 도전막(21a, 21b) 및 산화물 절연막(25) 각각의 일부 또는 모두에 중첩되는 게이트 전극으로서 기능하는 도전막(29a)을 갖는 점이 실시 형태 1과 상이하다. 게이트 전극으로서 기능하는 도전막(29a)은, 개구부(41a)에 있어서, 게이트 전극으로서 기능하는 도전막(13)과 접속한다.
계속해서, 도 8의 일점 쇄선 A-B, C-D에서의 단면도를 도 9에 나타내었다. 도 9에 나타내는 트랜지스터(102a)는 채널 에치형의 트랜지스터이다. 또한, 일점 파선 A-B는, 트랜지스터(102a)의 채널 길이 방향, 트랜지스터(102a)와 화소 전극으로서 기능하는 도전막(29)의 접속부 및 용량 소자(105a)의 단면도이며, C-D에서의 단면도는, 트랜지스터(102a)의 채널 폭 방향의 단면도 및 게이트 전극으로서 기능하는 도전막(13) 및 게이트 전극으로서 기능하는 도전막(29a)의 접속부에서의 단면도이다.
도 9에 나타내는 트랜지스터(102a)는, 듀얼 게이트 구조의 트랜지스터이며, 기판(11) 위에 설치되는 게이트 전극으로서 기능하는 도전막(13)을 갖는다. 또한, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 위에 형성되는 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(15) 위에 형성되는 산화물 절연막(17)과, 산소에 대한 배리어막(15) 및 산화물 절연막(17)을 개재하고, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)과, 산화물 반도체막(19a)에 접하는, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 갖는다. 또한, 산화물 절연막(17), 산화물 반도체막(19a) 및 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는, 산화물 절연막(23)이 형성되고, 산화물 절연막(23) 위에는 산화물 절연막(25)이 형성된다. 산소에 대한 배리어막(15), 산화물 절연막(17), 산화물 절연막(23), 산화물 절연막(25), 도전막(21a, 21b) 위에는 산소에 대한 배리어막(27)이 형성된다. 또한, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 중 한쪽, 여기서는 도전막(21b)에 접속하는 도전막(29) 및 게이트 전극으로서 기능하는 도전막(29a)이 산소에 대한 배리어막(27) 위에 형성된다.
C-D에서의 단면도에 도시한 바와 같이, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)에 설치되는 개구부(41a)에 있어서, 게이트 전극으로서 기능하는 도전막(29a)은, 게이트 전극으로서 기능하는 도전막(13)과 접속한다. 즉, 게이트 전극으로서 기능하는 도전막(13) 및 게이트 전극으로서 기능하는 도전막(29a)은 동일 전위이다.
이로 인해, 트랜지스터(102a)의 각 게이트 전극에 동일 전위의 전압을 인가함으로써, 초기 특성 변동의 저감, -GBT 스트레스 시험의 열화 억제 및 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동 억제가 가능하다. 또한, 산화물 반도체막(19a)에 있어서 캐리어가 흐르는 영역이 막 두께 방향에 있어서 보다 커지기 때문에, 캐리어의 이동량이 증가한다. 그 결과, 트랜지스터(102a)의 온 전류가 커짐과 함께, 전계 효과 이동도가 높아져서, 대표적으로는 전계 효과 이동도가 20cm2/V·s 이상이 된다.
본 실시 형태에 나타내는 트랜지스터(102a) 위에는 분리된 산화물 절연막(23, 25)이 형성된다. 분리된 산화물 절연막(23, 25)이 산화물 반도체막(19a)과 중첩한다. 또한, 채널 폭 방향의 단면도에 있어서, 산화물 반도체막(19a)의 외측에 산화물 절연막(23) 및 산화물 절연막(25)의 단부가 위치한다. 또한, 도 9에 나타내는 채널 폭 방향에 있어서, 게이트 전극으로서 기능하는 도전막(29a)은 산화물 절연막(23) 및 산화물 절연막(25)을 개재하여, 산화물 반도체막(19a)의 측면과 대향한다.
에칭 등으로 가공된 산화물 반도체막의 단부에서는, 가공에 있어서의 대미지에 의해 결함이 형성됨과 함께, 불순물 부착 등에 의해 오염된다. 이로 인해, 전계 등의 스트레스가 부여됨으로써, 산화물 반도체막의 단부는, 활성화되기 쉽고, 그것에 의해 n형(저저항)으로 되기 쉽다. 그로 인해, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 산화물 반도체막(19a)의 단부에 있어서, n형화되기 쉬워진다. 당해 n형화된 단부가, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 사이에 설치되면, n형화된 영역이 캐리어의 패스로 되어버려, 기생 채널이 형성된다. 그러나, C-D의 단면도에 도시한 바와 같이, 채널 폭 방향에 있어서, 게이트 전극으로서 기능하는 도전막(29a)이, 산화물 절연막(23, 25)을 개재하여 산화물 반도체막(19a)의 측면과 대향하면, 게이트 전극으로서 기능하는 도전막(29a)의 전계의 영향에 의해, 산화물 반도체막(19a)의 측면 또는 측면 및 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 그 결과, 임계값 전압에서의 드레인 전류의 상승이 급준한, 전기 특성이 우수한 트랜지스터가 된다.
또한, 산화물 반도체막(19a) 위에 설치되는 산화물 절연막(23) 또는 산화물 절연막(25)은, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이다.
산화물 절연막(23) 또는 산화물 절연막(25)에 있어서, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이 포함되면, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소의 일부를 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손을 저감하는 것이 가능하다.
또한, 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하고 있다. 이로 인해, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)보다 외부로 이동하는 것을 억제할 수 있다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소를 효율적으로 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막에 포함되는 산소 결손량을 저감할 수 있다.
산화물 반도체막 중에 산소 결손이 포함되어 있는 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스 방향으로 변동하기 쉬워, 노멀리 온 특성이 되기 쉽다. 이것은, 산화물 반도체막에 포함되는 산소 결손에 기인하여 전하가 발생하여, 저저항화되기 때문이다. 트랜지스터가 노멀리 온 특성을 가지면, 동작 시에 동작 불량이 발생하기 쉬워지거나 또는 비동작 시의 소비 전력이 높아지는 등의 여러 문제가 발생한다. 또한, 경시 변화나 스트레스 시험에 의한, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량이 증대한다는 문제가 있다.
그러나, 본 실시 형태에 나타내는 트랜지스터(102a)는, 산화물 반도체막(19a) 위에 설치되는 산화물 절연막(23) 또는 산화물 절연막(25)이, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막이다. 또한, 산화물 반도체막(19a), 산화물 절연막(23) 및 산화물 절연막(25)을 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)으로 감싼다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 효율적으로 산화물 반도체막(19a)으로 이동하여, 산화물 반도체막(19a)의 산소 결손을 저감하는 것이 가능하다. 그 결과, 노멀리 오프 특성을 갖는 트랜지스터가 된다. 또한, 경시 변화나 스트레스 시험에 의해, 트랜지스터의 전기 특성, 대표적으로는 임계값 전압의 변동량을 저감할 수 있다.
또한, 용량 소자(105a)에 있어서, 도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함으로써 도전성이 높아진 막이다. 또는, 도전성을 갖는 막(19b)은, 산화물 반도체막(19a)과 동시에 형성된 막이며, 또한 불순물을 포함함과 함께, 플라즈마 대미지 등에 의해 산소 결손이 형성되어, 도전성이 높아진 막이다.
본 실시 형태에 나타내는 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
이하에, 트랜지스터(102a)의 구성의 상세에 대하여 설명한다. 또한, 실시 형태 1과 동일한 부호의 구성에 대해서는 설명을 생략한다.
게이트 전극으로서 기능하는 도전막(29a)은, 실시 형태 1에 나타내는 도전막(29)과 마찬가지의 재료를 적절히 사용할 수 있다.
이어서, 도 9에 나타내는 트랜지스터(102a) 및 용량 소자(105a)의 제작 방법에 대해서, 도 4 내지 도 6 및 도 10을 사용하여 설명한다.
실시 형태 1과 마찬가지로, 도 4 내지 도 6의 (A)의 공정을 거쳐, 기판(11) 위에 게이트 전극으로서 기능하는 도전막(13), 산소에 대한 배리어막(15), 산화물 절연막(16), 산화물 반도체막(19a), 도전성을 갖는 막(19b), 한 쌍의 전극으로서 기능하는 도전막(21a, 21b), 산화물 절연막(23), 산화물 절연막(25) 및 산소에 대한 배리어막(27)이 되는 막(26)을 각각 형성한다. 당해 공정에서는, 제1 포토마스크 내지 제4 포토마스크를 사용한 포토리소그래피 공정을 행한다.
이어서, 산소에 대한 배리어막(27)이 되는 막(26) 위에 제5 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한 후, 해당 마스크를 사용해서 산소에 대한 배리어막(27)이 되는 막(26)의 일부를 에칭하여, 도 10의 (A)에 도시한 바와 같이, 개구부(41) 및 개구부(41a)를 갖는 산소에 대한 배리어막(27)을 형성한다.
이어서, 도 10의 (B)에 도시한 바와 같이, 게이트 전극으로서 기능하는 도전막(13), 도전막(21b) 및 산소에 대한 배리어막(27) 위에, 후에 도전막(29, 29a)이 되는 도전막(28)을 형성한다.
이어서, 도전막(28) 위에 제6 포토마스크를 사용한 포토리소그래피 공정에 의해 마스크를 형성한다. 이어서, 해당 마스크를 사용해서 도전막(28)의 일부를 에칭하여, 도 10의 (C)에 도시한 바와 같이, 화소 전극으로서 기능하는 도전막(29) 및 게이트 전극으로서 기능하는 도전막(29a)을 형성한다. 이 후, 마스크를 제거한다.
이상의 공정에 의해, 트랜지스터(102a)를 제작함과 함께, 용량 소자(105a)를 제작할 수 있다.
본 실시 형태에 나타내는 트랜지스터는, 채널 폭 방향에 있어서, 게이트 전극으로서 기능하는 도전막(29a)이, 산화물 절연막(23, 25)을 개재하여 산화물 반도체막(19a)의 측면과 대향하면, 게이트 전극으로서 기능하는 도전막(29a)의 전계의 영향에 의해, 산화물 반도체막(19a)의 측면 또는 측면 및 그 근방을 포함하는 영역에서의 기생 채널의 발생이 억제된다. 그 결과, 임계값 전압에서의 드레인 전류의 상승이 급준한, 전기 특성이 우수한 트랜지스터가 된다.
또한, 본 실시 형태에 나타내는 트랜지스터는, 산소에 대한 배리어막(15)과, 산소에 대한 배리어막(27)이, 산화물 반도체막(19a) 및 산화물 절연막(23, 25)을 내측에 가지면서 접하고 있다. 또한, 산화물 절연막(23, 25) 중 적어도 한쪽이, 화학양론적 조성을 만족하는 산소보다 많은 산소를 포함하는 산화물 절연막을 사용하여 형성되어 있다. 이 때문에, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소가, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)보다 외부로 이동하는 것을 억제할 수 있다. 그 결과, 산화물 절연막(23) 또는 산화물 절연막(25)에 포함되는 산소를 효율적으로 산화물 반도체막(19a)으로 이동시켜, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다.
또한, 본 실시 형태에 나타내는 반도체 장치의 소자 기판은, 트랜지스터의 산화물 반도체막과 동시에, 용량 소자의 한쪽이 되는 전극이 형성된다. 또한, 화소 전극으로서 기능하는 도전막을 용량 소자의 다른 쪽 전극으로서 사용한다. 이 때문에, 용량 소자를 형성하기 위해서, 새롭게 도전막을 형성하는 공정이 불필요하여, 제작 공정을 삭감할 수 있다. 또한, 한 쌍의 전극이 투광성을 갖기 때문에, 용량 소자는 투광성을 갖는다. 그 결과, 용량 소자의 점유 면적을 크게 하면서, 화소의 개구율을 높일 수 있다.
또한, 본 실시 형태에서는, 280℃ 이상 400℃ 이하로 가열을 하면서, 플라즈마 CVD법을 사용하여 산화물 절연막(23, 25)이 되는 산화물 절연막을 형성하기 때문에, 산화물 반도체막(19a)에 포함되는 수소, 물 등을 탈리시킬 수 있다. 또한, 당해 공정에서는, 산화물 반도체막이 노출된 상태에서의 가열 시간이 적어, 가열 처리 온도를 400℃ 이하로 해도, 고온에서 가열 처리한 트랜지스터와 임계값 전압의 변동량이 동등한 트랜지스터를 제작할 수 있다. 그 결과, 반도체 장치의 비용 삭감이 가능하다.
상기로부터, 산화물 반도체막을 사용한 반도체 장치에 있어서 전기 특성이 향상된 반도체 장치를 얻을 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 2에 나타내는 듀얼 게이트 구조의 트랜지스터에 있어서, 상이한 게이트 전극을 접속하고, 동일 전위로 했을 경우의 트랜지스터 전기 특성에 대해서, 도 9 및 도 11 내지 도 16을 사용하여 설명한다.
또한, 여기에서는, 도 9에 나타내는 게이트 전극으로서 기능하는 도전막(13)과, 게이트 전극으로서 기능하는 도전막(29a)을, 전기적으로 단락시켜서 게이트 전압을 가하는 구동 방법을 Dual Gate 구동이라고 한다. 즉, Dual Gate 구동에서는, 항상 게이트 전극으로서 기능하는 도전막(13)의 전압과, 게이트 전극으로서 기능하는 도전막(29a)의 전압이 동등해진다.
여기서, 트랜지스터의 전기 특성에 대하여 계산하였다. 도 11에 계산에서 사용한 트랜지스터의 구조를 나타낸다. 또한, 계산에는 디바이스 시뮬레이션 소프트 Atlas(Silvaco사 제조)를 사용하였다.
도 11의 (A)에 나타내는 구조 1의 트랜지스터는, 듀얼 게이트 구조의 트랜지스터이다.
구조 1의 트랜지스터는, 게이트 전극(201) 위에 절연막(203)이 형성되고, 절연막(203) 위에 산화물 반도체막(205)이 형성된다. 절연막(203) 및 산화물 반도체막(205) 위에 한 쌍의 전극(207, 208)이 형성되고, 산화물 반도체막(205) 및 한 쌍의 전극(207, 208) 위에 절연막(209)이 형성된다. 절연막(209) 위에 게이트 전극(213)이 형성된다. 또한, 게이트 전극(201) 및 게이트 전극(213)은, 절연막(203) 및 절연막(209)에 형성되는 개구부(도시하지 않음)에서 접속된다.
도 11의 (B)에 나타내는 구조 2의 트랜지스터는 싱글 게이트 구조의 트랜지스터이다.
구조 2의 트랜지스터는, 게이트 전극(201) 위에 절연막(203)이 형성되고, 절연막(203) 위에 산화물 반도체막(205)이 형성된다. 절연막(203) 및 산화물 반도체막(205) 위에 한 쌍의 전극(207, 208)이 형성되고, 산화물 반도체막(205) 및 한 쌍의 전극(207, 208) 위에 절연막(209)이 형성된다.
또한, 계산에 있어서, 게이트 전극(201)의 일함수(φM)를 5.0eV로 설정하였다. 절연막(203)을 유전율이 4.1인 두께 100nm의 막으로 설정하였다. 산화물 반도체막(205)으로서는 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1) 단층을 상정하고, In-Ga-Zn 산화물막의 밴드 갭(Eg)을 3.15eV, 전자 친화력(χ)을 4.6eV, 비유전율을 15, 전자 이동도를 10cm2/Vs로 하고, 도너 밀도(Nd)를 3×1017 atoms/cm3로 설정하였다. 한 쌍의 전극(207, 208)의 일함수(φsd)를 4.6eV로 하고, 산화물 반도체막(205)과 오믹 접합으로 설정하였다. 절연막(209)의 비유전율을 4.1로 하고, 두께를 100nm로 설정하였다. 또한, 산화물 반도체막(205)에서의 결함 준위나 표면 산란 등의 모델은 고려하지 않았다. 또한, 트랜지스터의 채널 길이 및 채널 폭을 각각 10㎛ 및 100㎛로 하였다.
<초기 특성 변동의 저감>
구조 1에 나타내는 트랜지스터와 같이 Dual Gate 구동으로 함으로써, 초기 특성의 변동을 저감할 수 있다. 이것은, Dual Gate 구동으로 함으로써, Id-Vg 특성의 임계값 전압(Vth)의 변동량이, 구조 2에 나타내는 트랜지스터에 비해 작아지는 것에 기인한다.
여기서, 일례로서, 반도체막이 n형화됨으로 인한 Id-Vg 특성의 임계값 전압의 마이너스 시프트에 대하여 설명한다.
산화물 반도체막 내의 도너 이온의 전하량 합계를 Q(C)로 하고, 게이트 전극(201), 절연막(203) 및 산화물 반도체막(205)으로 형성되는 용량을 CBottom으로 하고, 산화물 반도체막(205), 절연막(209) 및 게이트 전극(213)으로 형성되는 용량을 CTop으로 한다. 이때, 구조 1에 나타내는 트랜지스터의 Vth의 변동량(ΔV)을 수식 (1)로 나타내었다. 또한, 구조 2에 나타내는 트랜지스터의 Vth의 변동량(ΔV)을 식 (2)로 나타내었다.
Figure pat00001
Figure pat00002
수식 (1)에 나타낸 바와 같이, 구조 1에 나타내는 트랜지스터와 같은 Dual Gate 구동에서는, 산화물 반도체막 내의 도너 이온과 게이트 전극 사이의 용량이, CBottom 및 CTop의 합이 되기 때문에, 임계값 전압의 변동량이 작아진다.
또한, 구조 1 및 구조 2의 트랜지스터 각각에 있어서, 드레인 전압이 0.1V 및 1V일 때의 전류 전압 곡선을 계산한 결과를 도 12에 나타내었다. 또한, 도 12의 (A)는, 구조 1에 나타내는 트랜지스터의 전류 전압 곡선이며, 도 12의 (B)는, 구조 2에 나타내는 트랜지스터의 전류 전압 곡선이다. 드레인 전압(Vd)이 0.1V일 때, 구조 1에 나타내는 트랜지스터의 임계값 전압은 -2.26V이며, 구조 2에 나타내는 트랜지스터의 임계값 전압은 -4.73V이었다.
구조 1에 나타내는 트랜지스터와 같이, Dual Gate 구동을 채용하면, 임계값 전압의 변동량이 저감된다. 이로 인해, 복수의 트랜지스터에서의 전기 특성의 변동도 동시에 저감된다.
또한, 여기에서는 산화물 반도체막 내의 도너 이온에 의한 임계값 전압의 마이너스 시프트를 고려했지만, 절연막(203) 및 절연막(209) 중의 고정 전하, 가동 전하, 또는 마이너스 전하(억셉터와 같은 준위에 포획된 전자 등)에 의한 임계값 전압의 플러스 시프트도 마찬가지로 억제되기 때문에, 변동이 저감하는 것으로 생각된다.
<-GBT 스트레스 시험의 열화 억제>
또한, 구조 1에 나타내는 트랜지스터와 같이 Dual Gate 구동으로 함으로써, -GBT 스트레스 시험의 열화를 저감할 수 있다. 이하에, -GBT 스트레스 시험의 열화를 저감할 수 있는 이유에 대하여 설명한다.
첫 번째 이유로서는, Dual Gate 구동으로 함으로써, 정전 스트레스가 발생하지 않는 점이 있다. 도 13의 (A)에, 구조 1의 트랜지스터에 있어서, 게이트 전극(201) 및 게이트 전극(213) 각각에 -30V를 인가했을 때의 포텐셜 등고선을 플롯한 도를 나타낸다. 또한, 도 13의 (B)에, 도 13의 (A)의 A-B 단면에서의 포텐셜을 나타낸다.
산화물 반도체막(205)은 진성 반도체이며, 게이트 전극(201, 213)에 마이너스 전압이 인가되어, 완전 공핍화되었을 때는, 게이트 전극(201, 213) 사이에는, 일절 전하가 존재하지 않는다. 이 상태에서, 게이트 전극(201) 및 게이트 전극(213)을 등전위로 하면, 도 13의 (B)에 도시한 바와 같이, 게이트 전극(201)과 게이트 전극(213) 사이는 완전히 등전위가 된다. 전위가 동등하기 때문에, 절연막(203), 산화물 반도체막(205) 및 절연막(209)에 정전 스트레스는 발생하지 않는다. 그 결과, 가동 이온이나, 절연막(203) 및 절연막(209)에서의 캐리어의 트랩·디트랩 등, -GBT 스트레스 시험의 열화 원인이 되는 현상이 발생하지 않는다.
두 번째 이유로서는, Dual Gate 구동으로 함으로써, FET의 외부로부터의 전기장이 차폐되는 것이다. 여기에서는, 도 11의 (A)에 나타내는 구조 1의 트랜지스터 및 도 11의(B)에 나타내는 구조 2의 트랜지스터 각각에 있어서, 절연막(209) 또는 게이트 전극(213) 위에 공기 중의 하전 입자가 흡착되는 모델을 도 14에 도시한다.
도 14의 (B)에 도시한 바와 같이, 구조 2에 나타내는 트랜지스터에 있어서는, 절연막(209) 표면에 공기 중의 플러스 하전 입자가 흡착된다. 게이트 전극(201)에 마이너스 전압이 인가되면, 플러스 하전 입자가 절연막(209)에 흡착된다. 그 결과, 도 14의 (B)의 화살표로 나타낸 바와 같이, 플러스 하전 입자 전기장이 산화물 반도체막(205)의 절연막(209)의 계면까지 영향을 미쳐, 실질적으로 포지티브 바이어스가 인가된 상태로 된다. 그 결과, 임계값 전압이 마이너스로 시프트하는 것이라 생각된다.
한편, 도 14의 (A)에 도시한 바와 같이, 구조 1에 나타내는 트랜지스터에 있어서는, 게이트 전극(213) 표면에, 플러스 하전 입자가 부착되었다고 해도, 도 14의 (A)의 화살표로 나타낸 바와 같이, 게이트 전극(213)이 플러스 하전 입자의 전기장을 차폐하기 때문에, 트랜지스터의 전기 특성에 플러스 하전 입자가 영향을 미치지 않는다. 즉, 게이트 전극(213)을 가지면, 외부로부터의 전하로부터, 트랜지스터를 전기적으로 보호하는 것이 가능하여, -GBT 스트레스 시험의 열화가 억제된다.
이상의, 두 가지 이유로부터 Dual Gate 구동의 트랜지스터에 있어서, -GBT 스트레스 시험의 열화가 억제된다.
<서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동 억제>
여기서, 구조 2로 했을 경우의, 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동, 및 그 원인에 대하여 설명한다.
도 15에 도시하는 트랜지스터는, 게이트 전극(231) 위에 게이트 절연막(233)이 설치되고, 게이트 절연막(233) 위에 산화물 반도체막(235)이 설치된다. 산화물 반도체막(235) 위에 한 쌍의 전극(237, 238)이 설치되고, 게이트 절연막(233), 산화물 반도체막(235) 및 한 쌍의 전극(237, 238) 위에 절연막(239)이 설치된다.
또한, 계산에 있어서, 게이트 전극(231)의 일함수(φM)를 5.0eV로 설정하였다. 게이트 절연막(233)을 유전율이 7.5인 두께 400nm의 막과, 유전율이 4.1인 두께 50nm의 막의 적층 구조로 설정하였다. 산화물 반도체막(235)으로서는 In-Ga-Zn 산화물막(In:Ga:Zn=1:1:1) 단층을 상정하고, In-Ga-Zn 산화물막의 밴드 갭(Eg)을 3.15eV, 전자 친화력(χ)을 4.6eV, 비유전율을 15, 전자 이동도를 10cm2/Vs으로 하고, 도너 밀도(Nd)는 1×1013/cm3로 설정하였다. 한 쌍의 전극(237, 238)의 일함수(φsd)를 4.6eV로 하고, 산화물 반도체막(235)과 오믹 접합으로 설정하였다. 절연막(239)의 비유전율을 3.9로 하고, 두께를 550nm로 설정하였다. 또한, 산화물 반도체막(235)에서의 결함 준위나 표면 산란 등의 모델은 고려하지 않았다. 또한, 트랜지스터의 채널 길이 및 채널 폭을 각각 3㎛ 및 50㎛로 하였다.
이어서, 도 15의 (A)에 나타내는 트랜지스터에 있어서, 절연막(239) 표면에 플러스 하전 입자가 흡착된 트랜지스터의 모델을 도 15의 (B) 및 도 15의 (C)에 나타내었다. 또한, 도 15의 (B)에서는, 절연막(239)의 표면에 플러스 고정 전하를 균일하게 가정한 구조이며, 도 15의 (C)에서는, 절연막(239)의 표면에 플러스 고정 전하를 부분적으로 가정한 구조이다.
도 15의 (A) 내지 도 15의 (C)에 나타내는 트랜지스터의 전기 특성을 계산한 결과를 도 16의 (A) 내지 도 16의 (C)에 나타내었다.
도 16의 (A)에 도시한 바와 같이, 도 15의 (A)에 나타내는 트랜지스터의 절연막(239)에 플러스 고정 전하를 가정하지 않는 경우에 있어서, 드레인 전압(Vd)이 1V 및 10V, 각각의 상승 전압이 대략 일치하고 있다.
한편, 도 16의 (B)에 도시한 바와 같이, 도 15의 (B)에 나타내는 트랜지스터의 절연막(239)에 플러스 고정 전하를 균일하게 가정한 경우에는, 임계값 전압이 마이너스 시프트하고 있다. 한편, 드레인 전압(Vd)이 1V 및 10V, 각각의 상승 전압이 대략 일치하고 있다.
또한, 도 16의 (C)에 도시한 바와 같이, 도 15의 (C)에 나타내는 트랜지스터의 절연막(239)에 플러스 고정 전하를 부분적으로 가정한 경우에는, 드레인 전압(Vd)이 1V 및 10V, 각각의 상승 전압이 상이하다.
한편, 구조 1에 나타내는 트랜지스터에 있어서는, 게이트 전극(213)이 설치되어 있기 때문에, 상기 <-GBT 스트레스 시험의 열화 억제>에서 설명한 바와 같이, 게이트 전극(213)이 외부의 하전 입자 전기장을 차폐하기 때문에, 트랜지스터의 전기 특성에 하전 입자가 영향을 미치지 않는다. 즉, 게이트 전극(213)을 가지면, 외부로부터의 전하로부터, 트랜지스터를 전기적으로 보호하는 것이 가능하여, 상이한 드레인 전압에서의 온 전류의 상승 전압의 변동을 억제할 수 있다.
이상으로부터, 듀얼 게이트 구조로 하고, 각 게이트 전극에 임의의 전압을 인가함으로써, -GBT 스트레스 시험의 열화 억제 및 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동 억제가 가능하다. 또한, 듀얼 게이트 구조로 하고, 각 게이트 전극에 동일 전위의 전압을 인가함으로써, 초기 특성의 변동 저감, -GBT 스트레스 시험의 열화 억제 및 서로 다른 드레인 전압에서의 온 전류의 상승 전압의 변동 억제가 가능하다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 4)
실시 형태 1 내지 실시 형태 3에 나타내는 트랜지스터에 있어서, 필요에 따라, 기판(11) 및 게이트 전극으로서 기능하는 도전막(13) 사이에 하지 절연막을 설치할 수 있다. 하지 절연막의 재료로서는, 산화 실리콘, 산화질화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화갈륨, 산화하프늄, 산화이트륨, 산화알루미늄, 산화질화 알루미늄 등이 있다. 또한, 하지 절연막의 재료로서, 질화실리콘, 산화갈륨, 산화하프늄, 산화이트륨, 산화알루미늄 등을 사용함으로써, 기판(11)으로부터 불순물, 대표적으로는 알칼리 금속, 물, 수소 등의 산화물 반도체막(19a)으로의 확산을 억제할 수 있다.
하지 절연막은, 스퍼터링법, CVD법 등에 의해 형성할 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
실시 형태 1 내지 실시 형태 4에 나타내는 트랜지스터에 설치되는 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)으로서, 텅스텐, 티타늄, 알루미늄, 구리, 몰리브덴, 크롬 또는 탄탈륨 단체 또는 합금 등의 산소와 결합하기 쉬운 도전 재료를 사용할 수 있다. 그 결과, 산화물 반도체막(19a)에 포함되는 산소와 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)에 포함되는 도전 재료가 결합하여, 산화물 반도체막(19a)에서 산소 결손 영역이 형성된다. 또한, 산화물 반도체막(19a)에 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성하는 도전 재료의 구성 원소의 일부가 혼입되는 경우도 있다. 그 결과, 도 17에 도시한 바와 같이, 산화물 반도체막(19a)에 있어서, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)과 접하는 영역 근방에, 저저항 영역(19d, 19e)이 형성된다. 저저항 영역(19d, 19e)은, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)에 접하고, 또한 산화물 절연막(17)과, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 사이에 형성된다. 저저항 영역(19d, 19e)은, 도전성이 높기 때문에, 산화물 반도체막(19a)과 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)의 접촉 저항을 저감하는 것이 가능하고, 트랜지스터의 온 전류를 증대시키는 것이 가능하다.
또한, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을, 상기 산소와 결합하기 쉬운 도전 재료와, 질화티타늄, 질화탄탈륨, 루테늄 등의 산소와 결합하기 어려운 도전 재료의 적층 구조로 해도 된다. 이러한 적층 구조로 함으로써, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)과 산화물 절연막(23)의 계면에서, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)의 산화를 방지하는 것이 가능하고, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)의 고저항화를 억제하는 것이 가능하다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 1 및 실시 형태 2와 비교하여, 산화물 반도체막의 결함량을 더 저감하는 것이 가능한 트랜지스터를 갖는 반도체 장치에 대하여 도면을 참조하여 설명한다. 본 실시 형태에서 설명하는 트랜지스터는, 실시 형태 1 및 실시 형태 2와 비교하여, 산화물 반도체막이 적층된 다층막을 갖는 점이 상이하다. 여기에서는, 실시 형태 1을 사용하여, 트랜지스터의 상세를 설명한다.
도 18에, 반도체 장치가 갖는 소자 기판의 단면도를 도시한다. 도 18은, 도 2의 일점 쇄선 A-B, C-D간의 단면도이다.
도 18의 (A)에 나타내는 트랜지스터(102b)는, 산소에 대한 배리어막(15) 및 산화물 절연막(17)을 개재하여, 게이트 전극으로서 기능하는 도전막(13)과 중첩되는 다층막(37a)과, 다층막(37a)에 접하는 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 갖는다. 또한, 산소에 대한 배리어막(15) 및 산화물 절연막(17), 다층막(37a) 및 한 쌍의 전극으로서 기능하는 도전막(21a, 21b) 위에는, 산화물 절연막(23), 산화물 절연막(25) 및 산소에 대한 배리어막(27)이 형성된다.
도 18의 (A)에 나타내는 용량 소자(105b)는, 산화물 절연막(17) 위에 형성되는 다층막(37b)과, 다층막(37b)에 접하는 산소에 대한 배리어막(27)과, 산소에 대한 배리어막(27)에 접하는 도전막(29)을 갖는다. 또한, 다층막(37b)은, 용량선으로서 기능하는 도전막(21c)과 접한다. 또한, 산소에 대한 배리어막(15) 및 산소에 대한 배리어막(27)은 접하고 있고, 산소에 대한 배리어막(15)과 산소에 대한 배리어막(27) 사이에, 다층막(37b)이 설치된다.
본 실시 형태에 나타내는 트랜지스터(102b)에 있어서, 다층막(37a)은, 산화물 반도체막(19a) 및 산화물 반도체막(39a)을 갖는다. 즉, 다층막(37a)은 2층 구조이다. 또한, 산화물 반도체막(19a)의 일부가 채널 영역으로서 기능한다. 또한, 산화물 반도체막(39a)에 접하도록, 산화물 절연막(23)이 형성되어 있고, 산화물 절연막(23)에 접하도록 산화물 절연막(25)이 형성되어 있다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에, 산화물 반도체막(39a)이 설치되어 있다.
산화물 반도체막(39a)은, 산화물 반도체막(19a)을 구성하는 원소의 1종 이상으로 구성되는 막이다. 이로 인해, 산화물 반도체막(19a)과 산화물 반도체막(39a)의 계면에서, 계면 산란이 일어나기 어렵다. 따라서, 해당 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터의 전계 효과 이동도가 높아진다.
산화물 반도체막(39a)은 대표적으로는, In-Ga 산화물막, In-Zn 산화물막 또는 In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)이며, 또한 산화물 반도체막(19a)보다 전도대의 하단부 에너지가 진공 준위에 가깝고, 대표적으로는, 산화물 반도체막(39a)의 전도대의 하단부 에너지와, 산화물 반도체막(19a)의 전도대의 하단부 에너지의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하이다. 즉, 산화물 반도체막(39a)의 전자 친화력과 산화물 반도체막(19a)의 전자 친화력의 차가, 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하이다.
산화물 반도체막(39a)은, In을 포함함으로써, 캐리어 이동도(전자 이동도)가 높아지기 때문에 바람직하다.
산화물 반도체막(39a)으로서, Al, Ga, Y, Zr, La, Ce 또는 Nd를 In보다 높은 원자수비로 가짐으로써, 이하의 효과를 갖는 경우가 있다. (1) 산화물 반도체막(39a)의 에너지 갭을 크게 한다. (2) 산화물 반도체막(39a)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물을 차폐한다. (4) 산화물 반도체막(19a)과 비교하여 절연성이 높아진다. (5) Al, Ga, Y, Zr, La, Ce 또는 Nd는, 산소와의 결합력이 강한 금속 원소이기 때문에, 산소 결손이 발생하기 어려워진다.
산화물 반도체막(39a)이 In-M-Zn 산화물막일 때, In 및 M의 합을 100 atomic%라 했을 때, In과 M의 원자수 비율은, In이 50 atomic% 미만 및 M이 50 atomic% 이상, 또는 In이 25 atomic% 미만 및 M이 75 atomic% 이상으로 한다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이, In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(19a)과 비교하여, 산화물 반도체막(39a)에 포함되는 M(Al, Ga, Y, Zr, La, Ce 또는 Nd)의 원자수비가 크고, 대표적으로는, 산화물 반도체막(19a)에 포함되는 상기 원자와 비교하여, 1.5배 이상, 2배 이상 또는 3배 이상 높은 원자수비이다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)이, In-M-Zn 산화물막(M은 Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(39a)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체막(19a)을 In:M:Zn=x2:y2:z2[원자수비]로 하면, y1/x1이 y2/x2보다 크고 또는 y1/x1이 y2/x2보다 1.5배 이상이다. 나아가, y1/x1이 y2/x2보다 2배 이상 크고, 또는, y1/x1이 y2/x2보다 3배 이상 크다. 이때, 산화물 반도체막에 있어서, y2가 x2 이상이면 당해 산화물 반도체막을 사용한 트랜지스터에 안정된 전기 특성을 부여할 수 있기 때문에 바람직하다.
산화물 반도체막(19a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(19a)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하면, x1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하며, z1/y1은, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z1/y1을 1 이상 6 이하로 함으로써, 산화물 반도체막(19a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소 원자수비의 대표예로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2 등이 있다.
산화물 반도체막(39a)이 In-M-Zn 산화물막(M은, Al, Ga, Y, Zr, La, Ce 또는 Nd)인 경우, 산화물 반도체막(39a)을 성막하기 위해 사용하는 타깃에 있어서, 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 하면, x2/y2<x1/y1이며, z2/y2는, 1/3 이상 6 이하, 나아가 1 이상 6 이하인 것이 바람직하다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 반도체막(39a)으로서 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소 원자수비의 대표예로서는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8 등이 있다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 원자수비는 각각, 오차로서 상기의 원자수비의 ±40%의 변동을 포함한다.
산화물 반도체막(39a)은, 후에 형성하는 산화물 절연막(25)을 형성할 때의, 산화물 반도체막(19a)에 대한 대미지 완화막으로서도 기능한다.
산화물 반도체막(39a)의 두께는, 3nm 이상 100nm 이하 또는 3nm 이상 50nm 이하로 한다.
또한, 산화물 반도체막(39a)은, 산화물 반도체막(19a)과 마찬가지로, 예를 들어 비단결정 구조이어도 된다. 비단결정 구조는, 예를 들어 후술하는 CAAC-OS, 다결정 구조, 후술하는 미결정 구조 또는 비정질 구조를 포함한다.
산화물 반도체막(39a)은, 예를 들어 비정질 구조이어도 된다. 비정질 구조의 산화물 반도체막은, 예를 들어 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물막은, 예를 들어 완전한 비정질 구조이며, 결정부를 갖지 않는다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a) 각각에 있어서, 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역 및 단결정 구조의 영역의 2종 이상을 갖는 혼합막을 구성해도 된다. 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상의 영역을 갖는 단층 구조의 경우가 있다. 또한, 혼합막은, 예를 들어 비정질 구조의 영역, 미결정 구조의 영역, 다결정 구조의 영역, CAAC-OS의 영역, 단결정 구조의 영역 중 어느 2종 이상이 적층한 적층 구조를 갖는 경우가 있다.
여기에서는, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에, 산화물 반도체막(39a)이 설치되어 있다. 이로 인해, 산화물 반도체막(39a)과 산화물 절연막(23) 사이에 있어서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 당해 트랩 준위와 산화물 반도체막(19a) 사이에는 격차가 있다. 그 결과, 산화물 반도체막(19a)을 흐르는 전자가 트랩 준위에 포획되기 어려워, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 해당 전자가 마이너스의 고정 전하로 되어버린다. 그 결과, 트랜지스터의 임계값 전압이 변동되어버린다. 그러나, 산화물 반도체막(19a)과 트랩 준위 사이에 격차가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감하는 것이 가능하고, 임계값 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(39a)은, 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(19a)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또한, 산화물 반도체막(39a)은 산소 결손을 형성하기 어렵다. 이 때문에, 산화물 반도체막(19a)에 있어서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또한, 산화물 반도체막(19a) 및 산화물 반도체막(39a)은, 각 막을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대의 하단부 에너지가 각 막 사이에서 연속적으로 변화하는 구조)이 형성되도록 제작한다. 즉, 각 막의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않는 적층 구조로 한다. 가령, 적층된 산화물 반도체막(19a)과 산화물 반도체막(39a) 사이에 불순물이 혼재하고 있으면, 에너지 밴드의 연속성이 상실되어, 계면에서 캐리어가 포획되고, 또는 재결합하여 소멸되어버린다.
연속 접합을 형성하기 위해서는, 로드 로크실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 막을 대기에 접촉시키지 않고 연속해서 적층하는 것이 필요하다. 스퍼터링 장치에서의 각 챔버는, 산화물 반도체막에 있어서 불순물이 되는 물 등을 가능한 한 제거하기 위해 크라이오 펌프와 같은 흡착식 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa 내지 1×10-4Pa 정도까지)하는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 기체, 특히 탄소 또는 수소를 포함하는 기체가 역류하지 않도록 해 두는 것이 바람직하다.
또한, 다층막(37a) 대신에 도 18의 (B)에 나타내는 트랜지스터(102c)와 같이 다층막(38a)을 가져도 된다.
또한, 다층막(37b) 대신에 도 18의 (B)에 나타내는 용량 소자(105c)와 같이 다층막(38b)을 가져도 된다.
다층막(38a)은, 산화물 반도체막(49a), 산화물 반도체막(19a) 및 산화물 반도체막(39a)을 갖는다. 즉, 다층막(38a)은 3층 구조이다. 또한, 산화물 반도체막(19a)이 채널 영역으로서 기능한다.
또한, 산화물 절연막(17) 및 산화물 반도체막(49a)이 접한다. 즉, 산화물 절연막(17)과 산화물 반도체막(19a) 사이에, 산화물 반도체막(49a)이 설치되어 있다.
또한, 다층막(38a) 및 산화물 절연막(23)이 접한다. 또한, 산화물 반도체막(39a) 및 산화물 절연막(23)이 접한다. 즉, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에, 산화물 반도체막(39a)이 설치되어 있다.
산화물 반도체막(49a)은, 산화물 반도체막(39a)과 마찬가지의 재료 및 형성 방법을 적절히 사용할 수 있다.
산화물 반도체막(49a)은, 산화물 반도체막(19a)보다 막 두께가 작으면 바람직하다. 산화물 반도체막(49a)의 두께를 1nm 이상 5nm 이하 또는 1nm 이상 3nm 이하로 함으로써, 트랜지스터의 임계값 전압의 변동량을 저감하는 것이 가능하다.
본 실시 형태에 나타내는 트랜지스터는, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에, 산화물 반도체막(39a)이 설치되어 있다. 이로 인해, 산화물 반도체막(39a)과 산화물 절연막(23) 사이에 있어서, 불순물 및 결함에 의해 트랩 준위가 형성되어도, 당해 트랩 준위와 산화물 반도체막(19a) 사이에는 격차가 있다. 그 결과, 산화물 반도체막(19a)을 흐르는 전자가 트랩 준위에 포획되기 어려워, 트랜지스터의 온 전류를 증대시키는 것이 가능함과 함께, 전계 효과 이동도를 높일 수 있다. 또한, 트랩 준위에 전자가 포획되면, 해당 전자가 마이너스의 고정 전하로 되어버린다. 그 결과, 트랜지스터의 임계값 전압이 변동되어버린다. 그러나, 산화물 반도체막(19a)과 트랩 준위 사이에 격차가 있기 때문에, 트랩 준위에서의 전자의 포획을 저감하는 것이 가능하고, 임계값 전압의 변동을 저감할 수 있다.
또한, 산화물 반도체막(39a)은, 외부로부터의 불순물을 차폐하는 것이 가능하기 때문에, 외부로부터 산화물 반도체막(19a)으로 이동하는 불순물량을 저감하는 것이 가능하다. 또한, 산화물 반도체막(39a)은 산소 결손을 형성하기 어렵다. 이 때문에, 산화물 반도체막(19a)에서의 불순물 농도 및 산소 결손량을 저감하는 것이 가능하다.
또한, 산화물 절연막(17)과 산화물 반도체막(19a) 사이에, 산화물 반도체막(49a)이 설치되어 있고, 산화물 반도체막(19a)과 산화물 절연막(23) 사이에, 산화물 반도체막(39a)이 설치되어 있기 때문에, 산화물 반도체막(49a)과 산화물 반도체막(19a)의 계면 근방에서의 실리콘이나 탄소의 농도, 산화물 반도체막(19a)에서의 실리콘이나 탄소의 농도 또는 산화물 반도체막(39a)과 산화물 반도체막(19a)의 계면 근방에서의 실리콘이나 탄소의 농도를 저감할 수 있다. 그 결과, 다층막(38a)에 있어서, 일정 광 전류 측정법으로 도출되는 흡수 계수는, 1×10-3/cm 미만 또는 1×10-4/cm 미만이 되어, 국재 준위가 매우 적다.
이러한 구조를 갖는 트랜지스터(102b, 102c)는, 산화물 반도체막(32)을 포함하는 다층막(38a)에 있어서 결함이 매우 적기 때문에, 트랜지스터의 전기 특성을 향상시키는 것이 가능하고, 대표적으로는, 온 전류의 증대 및 전계 효과 이동도의 향상이 가능하다. 또한, 스트레스 시험의 일례인 BT 스트레스 시험 및 광 BT 스트레스 시험에서의 임계값 전압의 변동량이 적어, 신뢰성이 높다.
<트랜지스터의 밴드 구조>
이어서, 도 18의 (A)에 나타내는 트랜지스터(102b)에 설치되는 다층막(37a) 및 도 18의 (B)에 나타내는 트랜지스터(102c)에 설치되는 다층막(38a)의 밴드 구조에 대해서, 도 19를 사용하여 설명한다.
여기에서는, 예로서, 산화물 반도체막(19a)으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하고, 산화물 반도체막(39a)으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물을 사용한다. 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다.
산화물 반도체막(19a) 및 산화물 반도체막(39a)의 진공 준위와 가전자대 상단부의 에너지 차(이온화 포텐셜이라고도 함)는 각각 8eV 및 8.2eV이다. 또한, 진공 준위와 가전자대 상단부의 에너지 차는, 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 VersaProbe)를 사용하여 측정할 수 있다.
따라서, 산화물 반도체막(19a) 및 산화물 반도체막(39a)의 진공 준위와 전도대 하단부의 에너지 차(전자 친화력이라고도 함)는 각각 4.85eV 및 4.7eV이다.
도 19의 (A)는, 다층막(37a)의 밴드 구조의 일부를 모식적으로 도시하고 있다. 여기에서는, 다층막(37a)에 산화 실리콘막을 접하여 설치한 경우에 대해 설명한다. 또한, 도 19의 (A)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단부의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단부의 에너지를 나타내고, EcS2는 산화물 반도체막(39a)의 전도대 하단부의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단부의 에너지를 나타낸다. 또한, EcI1은, 도 18의 (A)에서, 산화물 절연막(17)에 상당하고, EcI2는, 도 18의 (A)에서, 산화물 절연막(23)에 상당한다.
도 19의 (A)에 도시한 바와 같이, 산화물 반도체막(19a) 및 산화물 반도체막(39a)에 있어서, 전도대 하단부의 에너지는 장벽이 없고 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 다층막(37a)은, 산화물 반도체막(19a)과 공통의 원소를 포함하고, 산화물 반도체막(19a)과 산화물 반도체막(39a) 사이에, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라고 할 수 있다.
도 19의 (A)로부터, 다층막(37a)의 산화물 반도체막(19a)이 웰(우물)이 되고, 다층막(37a)을 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체막(19a)에 형성되는 것을 알 수 있다. 또한, 다층막(37a)은, 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(19a)과 산화물 반도체막(39a)이 연속 접합하고 있다고도 할 수 있다.
또한, 도 19의 (A)에 도시한 바와 같이, 산화물 반도체막(39a)과, 산화물 절연막(23)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 산화물 반도체막(39a)이 설치됨으로써, 산화물 반도체막(19a)과 해당 트랩 준위를 멀어지게 할 수 있다. 단, EcS1과 EcS2의 에너지 차가 작은 경우, 산화물 반도체막(19a)의 전자가 해당 에너지 차를 넘어서 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 산화물 절연막 계면에 마이너스의 전하가 발생하고, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트해버린다. 따라서, EcS1과 EcS2의 에너지 차를, 0.1eV 이상 또는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
또한, 도 19의 (B)는, 다층막(37a)의 밴드 구조의 일부를 모식적으로 도시하고, 도 19의 (A)에 나타내는 밴드 구조의 변형예이다. 여기에서는, 다층막(37a)에 산화 실리콘막을 접하여 설치한 경우에 대해 설명한다. 또한, 도 19의 (B)에 나타내는 EcI1은 산화 실리콘막의 전도대 하단부의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단부의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단부의 에너지를 나타낸다. 또한, EcI1은, 도 18의 (A)에서, 산화물 절연막(17)에 상당하고, EcI2는, 도 18의 (A)에서, 산화물 절연막(23)에 상당한다.
도 18의 (A)에 나타내는 트랜지스터에 있어서, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)의 형성 시에 다층막(37a)의 상방, 즉 산화물 반도체막(39a)이 에칭되는 경우가 있다. 한편, 산화물 반도체막(19a)의 상면은, 산화물 반도체막(39a)의 성막 시에 산화물 반도체막(19a)과 산화물 반도체막(39a)의 혼합층이 형성되는 경우가 있다.
예를 들어, 산화물 반도체막(19a)이 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물 또는 In:Ga:Zn=3:1:2[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 성막한 산화물 반도체막이며, 산화물 반도체막(39a)이 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, In:Ga:Zn=1:3:4[원자수비]의 In-Ga-Zn 산화물 또는 In:Ga:Zn=1:3:6[원자수비]의 In-Ga-Zn 산화물을 스퍼터링 타깃에 사용하여 성막한 산화물 반도체막인 경우, 산화물 반도체막(19a)보다 산화물 반도체막(39a)의 Ga의 함유량이 많기 때문에, 산화물 반도체막(19a)의 상면에는, GaOx층 또는 산화물 반도체막(19a)보다 Ga를 많이 포함하는 혼합층이 형성될 수 있다.
따라서, 산화물 반도체막(39a)이 에칭되었을 경우에도, EcS1의 EcI2측의 전도대 하단부의 에너지가 높아져서, 도 19의 (B)에 나타내는 밴드 구조와 같이 되는 경우가 있다.
도 19의 (B)에 나타내는 밴드 구조와 같이 되는 경우, 채널 영역의 단면 관찰 시에 있어서, 다층막(37a)은 산화물 반도체막(19a)만으로 외관상 관찰되는 경우가 있다. 그러나, 실질적으로는, 산화물 반도체막(19a) 위에는, 산화물 반도체막(19a)보다 Ga를 많이 포함하는 혼합층이 형성되어 있기 때문에, 해당 혼합층을 1.5층으로서 파악할 수 있다. 또한, 해당 혼합층은, 예를 들어 EDX 분석 등에 의해, 다층막(37a)에 함유하는 원소를 측정했을 경우, 산화물 반도체막(19a)의 상방의 조성을 분석함으로써 확인할 수 있다. 예를 들어, 산화물 반도체막(19a)의 상방의 조성이, 산화물 반도체막(19a) 중의 조성보다 Ga의 함유량이 많은 구성이 됨으로써 확인할 수 있다.
도 19의 (C)는, 다층막(38a)의 밴드 구조의 일부를 모식적으로 도시하고 있다. 여기에서는, 다층막(38a)에 산화 실리콘막을 접하여 설치한 경우에 대해 설명한다. 또한, 도 19의 (C)에 나타내는 EcI1은, 산화 실리콘막의 전도대 하단부의 에너지를 나타내고, EcS1은 산화물 반도체막(19a)의 전도대 하단부의 에너지를 나타내고, EcS2는 산화물 반도체막(39a)의 전도대 하단부의 에너지를 나타내고, EcS3은 산화물 반도체막(49a)의 전도대 하단부의 에너지를 나타내고, EcI2는 산화 실리콘막의 전도대 하단부의 에너지를 나타낸다. 또한, EcI1은, 도 18의 (B)에서, 산화물 절연막(17)에 상당하고, EcI2는, 도 18의 (B)에서, 산화물 절연막(23)에 상당한다.
도 19의 (C)에 도시한 바와 같이, 산화물 반도체막(49a), 산화물 반도체막(19a) 및 산화물 반도체막(39a)에 있어서, 전도대 하단부의 에너지는 장벽이 없고 완만하게 변화한다. 환언하면, 연속적으로 변화한다고도 할 수 있다. 이것은, 다층막(38a)은, 산화물 반도체막(19a)과 공통의 원소를 포함하고, 산화물 반도체막(19a)과 산화물 반도체막(49a) 사이에서, 산화물 반도체막(19a)과 산화물 반도체막(39a) 사이에서, 산소가 서로 이동함으로써 혼합층이 형성되기 때문이라 할 수 있다.
도 19의 (C)로부터, 다층막(38a)의 산화물 반도체막(19a)이 웰(우물)이 되고, 다층막(38a)을 사용한 트랜지스터에 있어서, 채널 영역이 산화물 반도체막(19a)에 형성되는 것을 알 수 있다. 또한, 다층막(38a)은, 전도대 하단부의 에너지가 연속적으로 변화하고 있기 때문에, 산화물 반도체막(49a)과, 산화물 반도체막(19a)과, 산화물 반도체막(39a)이 연속 접합하고 있다고도 할 수 있다.
또한, 산화물 절연막(17), 산화물 반도체막(19a) 및 산화물 절연막(23)이 순서대로 적층되는 경우, 산화물 반도체막(19a)과 산화물 절연막(23)의 계면 근방, 산화물 반도체막(19a)과 산화물 절연막(17)의 계면 근방에는, 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있지만, 도 19의 (C)에 도시한 바와 같이, 산화물 반도체막(39a, 49a)이 설치됨으로써, 산화물 반도체막(19a)과 해당 트랩 준위를 멀어지게 할 수 있다. 단, EcS1과 EcS2의 에너지 차 및 EcS1과 EcS3의 에너지 차가 작은 경우, 산화물 반도체막(19a)의 전자가 해당 에너지 차를 넘어서 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 산화물 절연막 계면에 마이너스의 전하가 발생하고, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트해버린다. 따라서, EcS1과 EcS2의 에너지 차 및 EcS1과 EcS3의 에너지 차를, 0.1eV 이상 또는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 안정된 전기 특성이 되기 때문에 적합하다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 실시 형태에서는, 상기 실시 형태에서 설명한 반도체 장치에 포함되어 있는 트랜지스터에 있어서, 산화물 반도체막에 적용 가능한 일 형태에 대하여 설명한다.
산화물 반도체막은, 단결정 구조의 산화물 반도체(이하, 단결정 산화물 반도체라고 함), 다결정 구조의 산화물 반도체(이하, 다결정 산화물 반도체라고 함), 미결정 구조의 산화물 반도체(이하, 미결정 산화물 반도체라고 함) 및 비정질 구조의 산화물 반도체(이하, 비정질 산화물 반도체라고 함)의 하나 이상으로 구성되어도 된다. 또한, 산화물 반도체막은, CAAC-OS막으로 구성되어 있어도 된다. 또한, 산화물 반도체막은, 비정질 산화물 반도체 및 결정립을 갖는 산화물 반도체로 구성되어 있어도 된다. 이하에, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 및 비정질 산화물 반도체에 대하여 설명한다.
<단결정 산화물 반도체>
단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 산화물 반도체막이다. 그로 인해, 캐리어 밀도를 낮게 할 수 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 노멀리 온의 전기 특성이 되는 경우가 적다. 또한, 단결정 산화물 반도체막은, 불순물 농도가 낮고, 결함 준위 밀도가 낮기 때문에, 캐리어 트랩이 적어지는 경우가 있다. 따라서, 단결정 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터가 된다.
또한, 산화물 반도체막은, 결함이 적으면 밀도가 높아진다. 또한, 산화물 반도체막은, 결정성이 높으면 밀도가 높아진다. 또한, 산화물 반도체막은, 수소 등의 불순물 농도가 낮으면 밀도가 높아진다. 단결정 산화물 반도체막은, CAAC-OS막보다 밀도가 높다. 또한, CAAC-OS막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 다결정 산화물 반도체막은, 미결정 산화물 반도체막보다 밀도가 높다. 또한, 미결정 산화물 반도체막은, 비정질 산화물 반도체막보다 밀도가 높다.
<CAAC-OS>
CAAC-OS막은, 복수의 결정부를 갖는 산화물 반도체막의 하나이다. 또한, CAAC-OS막에 포함되는 결정부는, c축 배향성을 갖는다. 평면 TEM상에 있어서, CAAC-OS막에 포함되는 결정부의 면적이 2500nm2 이상, 5㎛2 이상 또는 1000㎛2 이상이다. 또한, 단면 TEM상에 있어서, 해당 결정부를 50% 이상, 80% 이상 또는 95% 이상 가짐으로써, 단결정에 가까운 물성의 박막이 된다.
CAAC-OS막을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을, 시료면과 대략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열하고 있는 것을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다. 또한, 본 명세서에서, 「평행」이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하인 경우도 포함된다. 또한, 「수직」이란, 둘의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
한편, CAAC-OS막을, 시료면과 대략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열하고 있는 것을 확인할 수 있다. 그러나, 서로 다른 결정부 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
또한, CAAC-OS막에 대하여 전자선 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZn 산화물의 결정(00x)면(x는 정수)에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여 c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZn 산화물의 결정의 (110)면에 귀속된다. InGaZn 산화물의 단결정 산화물 반도체막이라면, 2θ를 56° 근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS막의 경우에는, 2θ를 56° 근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 서로 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행인 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은, 결정의 a-b면에 평행한 면이다.
또한, 결정은, CAAC-OS막을 성막했을 때 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 내의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방의 피크 이외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는, CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정부가 포함되는 것을 나타내고 있다. CAAC-OS막은, 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은, 불순물 농도가 낮은 산화물 반도체막이다. 불순물은, 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은, 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은, 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은, 캐리어 트랩이 되는 경우나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있다. 따라서, 당해 산화물 반도체막을 사용한 트랜지스터는, 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은, 캐리어 트랩이 적다. 그로 인해, 당해 산화물 반도체막을 사용한 트랜지스터는, 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출될 때까지 필요한 시간이 길어, 마치 고정 전하와 같이 행동하는 경우가 있다. 그로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는, 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
<다결정 산화물 반도체>
다결정 산화물 반도체막은, TEM에 의한 관찰상에서 결정립을 확인할 수 있다. 다결정 산화물 반도체막에 포함되는 결정립은, 예를 들어 TEM에 의한 관찰상에서, 2nm 이상 300nm 이하, 3nm 이상 100nm 이하 또는 5nm 이상 50nm 이하의 입경인 경우가 많다. 또한, 다결정 산화물 반도체막은, TEM에 의한 관찰상에서, 결정립계를 확인할 수 있는 경우가 있다.
다결정 산화물 반도체막은, 복수의 결정립을 갖고, 당해 복수의 결정립간에서 결정의 방위가 상이한 경우가 있다. 또한, 다결정 산화물 반도체막은, 예를 들어 XRD 장치를 사용해서 out-of-plane법에 의한 분석을 하면, 단일 또는 복수의 피크가 나타나는 경우가 있다. 예를 들어 다결정의 IGZO막에서는, 배향을 나타내는 2θ가 31° 근방의 피크 또는 복수종의 배향을 나타내는 피크가 나타나는 경우가 있다.
다결정 산화물 반도체막은, 높은 결정성을 갖기 때문에, 높은 전자 이동도를 갖는 경우가 있다. 따라서, 다결정 산화물 반도체막을 사용한 트랜지스터는, 높은 전계 효과 이동도를 갖는다. 단, 다결정 산화물 반도체막은, 입계에 불순물이 편석되는 경우가 있다. 또한, 다결정 산화물 반도체막의 입계는 결함 준위가 된다. 다결정 산화물 반도체막은, 입계가 캐리어 발생원, 트랩 준위가 되는 경우가 있기 때문에, 다결정 산화물 반도체막을 사용한 트랜지스터는, CAAC-OS막을 사용한 트랜지스터에 비해, 전기 특성의 변동이 크고, 신뢰성이 낮은 트랜지스터가 되는 경우가 있다.
<미결정 산화물 반도체>
미결정 산화물 반도체막은, TEM에 의한 관찰상에서는, 명확하게 결정부를 확인할 수 없는 경우가 있다. 미결정 산화물 반도체막에 포함되는 결정부는, 1nm 이상 100nm 이하 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을, nc-OS(nanocrystalline Oxide Semiconductor)막이라 칭한다. 또한, nc-OS막은, 예를 들어 TEM에 의한 관찰상에서는, 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, 막 전체에서 배향성이 나타나지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는, 비정질 산화물 반도체막과 구별이 가지 않는 경우가 있다. 예를 들어, nc-OS막에 대하여 결정부보다 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는, 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여 결정부보다 큰 직경(예를 들어 50nm 이상)의 전자선을 사용하는 전자선 회절(제한 시야 전자선 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여 결정부의 크기와 가깝거나 결정부보다 작은 직경(예를 들어 1nm 이상 30nm 이하)의 전자선을 사용하는 전자선 회절(나노 빔 전자선 회절이라고도 함)을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노 빔 전자선 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
도 20은, nc-OS막을 갖는 시료에 대하여, 측정 부위를 바꾸어서 나노 빔 전자선 회절을 행한 예이다. 여기에서는, 시료를, nc-OS막의 피형성면에 수직인 방향으로 절단하여, 두께가 10nm 이하가 되도록 박편화한다. 또한, 여기서는, 직경이 1nm인 전자선을, 시료의 절단면에 수직인 방향에서 입사시킨다. 도 20으로부터, nc-OS막을 갖는 시료에 대하여 나노 빔 전자선 회절을 행하면, 결정면을 나타내는 회절 패턴이 얻어지지만, 특정 방향의 결정면에 대한 배향성은 나타나지 않는 것을 알았다.
nc-OS막은, 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 그로 인해, nc-OS막은, 비정질 산화물 반도체막보다 결함 준위 밀도가 낮아진다. 단, nc-OS막은, 서로 다른 결정부간에서 결정 방위에 규칙성이 나타나지 않는다. 그로 인해, nc-OS막은, CAAC-OS막과 비교하여 결함 준위 밀도가 높아진다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 8)
상기 실시 형태에 나타내는 트랜지스터의 제작 방법에 있어서, 한 쌍의 전극으로서 기능하는 도전막(21a, 21b)을 형성한 후, 산화물 반도체막(19a)을 산화 분위기에서 발생시킨 플라즈마에 노출시켜, 산화물 반도체막(19a)에 산소를 공급할 수 있다. 산화 분위기로서는, 산소, 오존, 일산화이질소, 이산화질소 등의 분위기가 있다. 또한, 당해 플라즈마 처리에 있어서, 기판(11)측에 바이어스를 인가하지 않은 상태에서 발생한 플라즈마에 산화물 반도체막(19a)을 노출시키는 것이 바람직하다. 그 결과, 산화물 반도체막(19a)에 대미지를 미치지 않고, 또한 산소를 공급하는 것이 가능하여, 산화물 반도체막(19a)에 포함되는 산소 결손량을 저감할 수 있다. 또한, 에칭 처리에 의해 산화물 반도체막(19a)의 표면에 잔존하는 불순물, 예를 들어 불소, 염소 등의 할로겐 등을 제거할 수 있다. 또한, 당해 플라즈마 처리를 300℃ 이상에서 가열하면서 행하는 것이 바람직하다. 플라즈마 중의 산소와 산화물 반도체막(19a)에 포함되는 수소가 결합하여 물이 된다. 기판이 가열되어 있기 때문에, 당해 물은 산화물 반도체막(19a)으로부터 탈리된다. 그 결과, 산화물 반도체막(19a)에 포함되는 수소 및 물의 함유량을 저감할 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 9)
상기 실시 형태에서 개시된 산화물 반도체막은 스퍼터링에 의해 형성할 수 있지만, 다른 방법, 예를 들어 열 CVD법에 의해 형성해도 된다. 열 CVD법의 예로서 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 사용해도 된다.
열 CVD법은, 플라즈마를 사용하지 않는 성막 방법 때문에, 플라즈마 대미지에 의해 결함이 생성되지 않는다는 이점을 갖는다.
열 CVD법은, 원료 가스와 산화제를 동시에 챔버 내에 보내고, 챔버 내를 대기압 또는 감압 하로 하여, 기판 근방 또는 기판 위에서 반응시켜서 기판 위에 퇴적시킴으로써 성막을 행해도 된다.
또한, ALD법은, 챔버 내를 대기압 또는 감압 하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행해도 된다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 함)를 전환해서 2종류 이상의 원료 가스를 순서대로 챔버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제1 원료 가스와 동시 또는 그 후에 불활성 가스(아르곤, 또는 질소 등) 등을 도입하고, 제2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입할 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입해도 된다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 원료 가스를 배출한 후, 제2 원료 가스를 도입해도 된다. 제1 원료 가스가 기판의 표면에 흡착되어 제1층을 성막하고, 나중에 도입되는 제2 원료 가스와 반응하여, 제2층이 제1층 위에 적층되어 박막이 형성된다. 이 가스 도입 순서를 제어하면서 원하는 두께로 될 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입 순서를 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하여, 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법은, 지금까지 기재한 실시 형태에 개시된 금속막, 산화물 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있어, 예를 들어 InGaZnO막을 성막하는 경우에는, 트리메틸 인듐, 트리메틸 갈륨 및 디메틸 아연을 사용한다. 또한, 트리메틸 인듐의 화학식은 In(CH3)3이다. 또한, 트리메틸 갈륨의 화학식은 Ga(CH3)3이다. 또한, 디메틸 아연의 화학식은 Zn(CH3)2이다. 또한, 이들의 조합에 한정되지 않고, 트리메틸 갈륨 대신에 트리에틸 갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 디메틸 아연 대신에 디에틸 아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는, In(CH3)3 가스와 O3 가스를 순차 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 동시에 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2와 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 또한, 이 층의 순서는 이 예에 제한하지 않는다. 또한, 이들 가스를 섞어서 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 된다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용해도 되지만, H를 포함하지 않는 O3 가스를 사용하는 것이 더 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용해도 된다. 또한, Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용해도 된다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용해도 된다. 또한, Zn(CH3)2 가스를 사용해도 된다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 10)
상기 실시 형태에서 일례를 나타낸 트랜지스터를 사용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한, 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를, 화소부와 동일한 기판 위에 일체 형성하여, 시스템 온 패널을 형성할 수 있다. 본 실시 형태에서는, 상기 실시 형태에서 일례를 나타낸 트랜지스터를 사용한 표시 장치의 예에 대해서, 도 21 및 도 22를 사용하여 설명한다. 또한, 도 22의 (A) 및 도 22의 (B)는, 도 21의 (B) 중에서 M-N의 일점 쇄선으로 나타낸 부위의 단면 구성을 도시하는 단면도이다.
도 21의 (A)에서, 제1 기판(901) 위에 설치된 화소부(902)를 둘러싸도록 하여, 시일재(905)가 설치되고, 제2 기판(906)에 의해 밀봉되어 있다. 도 21의 (A)에서는, 제1 기판(901) 위의 시일재(905)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903) 및 주사선 구동 회로(904)가 실장되어 있다. 또한, 신호선 구동 회로(903), 주사선 구동 회로(904) 또는 화소부(902)에 부여되는 각종 신호 및 전위는, FPC(Flexible printed circuit)(918)로부터 공급되고 있다.
도 21의 (B) 및 도 21의 (C)에서, 제1 기판(901) 위에 설치된 화소부(902)와, 주사선 구동 회로(904)를 둘러싸도록 하여, 시일재(905)가 설치되어 있다. 또한, 화소부(902)와, 주사선 구동 회로(904)의 위에 제2 기판(906)이 설치되어 있다. 따라서, 화소부(902)와, 주사선 구동 회로(904)는, 제1 기판(901)과 시일재(905)와 제2 기판(906)에 의해, 표시 소자와 함께 밀봉되어 있다. 도 21의 (B) 및 도 21의 (C)에서는, 제1 기판(901) 위의 시일재(905)에 의해 둘러싸여 있는 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체 또는 다결정 반도체로 형성된 신호선 구동 회로(903)가 실장되어 있다. 도 21의 (B) 및 도 21의 (C)에서는, 신호선 구동 회로(903), 주사선 구동 회로(904) 또는 화소부(902)에 부여되는 각종 신호 및 전위는, FPC(918)로부터 공급되고 있다.
또한 도 21의 (B) 및 도 21의 (C)에서는, 신호선 구동 회로(903)를 별도 형성하여, 제1 기판(901)에 실장하고 있는 예를 나타내고 있지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성하여 실장해도 되고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장해도 된다.
또한, 별도 형성한 구동 회로의 접속 방법은, 특별히 한정되는 것은 아니며, COG(Chip On Glass) 방법 또는 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 21의 (A)는, COG 방법에 의해 신호선 구동 회로(903), 주사선 구동 회로(904)를 실장하는 예이며, 도 21의 (B)는, COG 방법에 의해 신호선 구동 회로(903)를 실장하는 예이며, 도 21의 (C)는, TAB 방법에 의해 신호선 구동 회로(903)를 실장하는 예이다.
또한, 표시 장치는, 표시 소자가 밀봉된 상태에 있는 패널과, 해당 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태에 있는 모듈을 포함한다.
또한, 본 명세서에서의 표시 장치란, 화상 표시 디바이스 또는 표시 디바이스를 가리킨다. 또한, 커넥터, 예를 들어 FPC 또는 TCP가 설치된 모듈, TCP의 끝에 프린트 배선판이 설치된 모듈 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
또한, 제1 기판 위에 설치된 화소부 및 주사선 구동 회로는, 트랜지스터를 복수 갖고 있으며, 상기 실시 형태에서 나타낸 트랜지스터를 적용할 수 있다. 또한, 주사선 구동 회로에 포함되는 버퍼 회로에 상기 실시 형태에서 나타낸 트랜지스터를 적용할 수 있다.
표시 장치에 설치되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는, 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고 있고, 구체적으로는 무기 EL(Electro Luminescence) 소자, 유기 EL 소자 등이 포함된다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 적용할 수 있다. 도 22의 (A)에, 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 나타내고, 도 22의 (B)에, 표시 소자로서 발광 소자를 사용한 발광 표시 장치의 예를 나타낸다.
도 22의 (A) 및 도 22의 (B)에서 나타내는 바와 같이, 반도체 장치는 접속 단자 전극(915) 및 단자 전극(916)을 갖고 있으며, 접속 단자 전극(915) 및 단자 전극(916)은 FPC(918)가 갖는 단자와 이방성 도전제(919)를 개재하여 전기적으로 접속되어 있다.
접속 단자 전극(915)은, 제1 전극(930)과 동일한 도전막으로 형성되고, 단자 전극(916)은 트랜지스터(910, 911)의 한 쌍의 전극과 동일한 도전막으로 형성되어 있다.
또한, 제1 기판(901) 위에 설치된 화소부(902)와, 주사선 구동 회로(904)는, 트랜지스터를 복수 갖고 있으며, 도 22의 (A) 및 도 22의 (B)에서는, 화소부(902)에 포함되는 트랜지스터(910)와, 주사선 구동 회로(904)에 포함되는 트랜지스터(911)를 예시하고 있다. 도 22의 (A)에서는, 트랜지스터(910) 및 트랜지스터(911) 위에는, 산화물 절연막(924)이 설치되고, 산화물 절연막(924) 위에는, 산소에 대한 배리어막(927)이 설치되고, 도 22의 (B)에서는, 산소에 대한 배리어막(927) 위에 또 평탄화 막(921)이 설치되어 있다.
본 실시 형태에서는, 트랜지스터(910), 트랜지스터(911)로서, 상기 실시 형태에서 나타낸 트랜지스터를 적절히 적용할 수 있다. 트랜지스터(910) 및 트랜지스터(911)로서, 상기 실시 형태에서 나타낸 트랜지스터를 사용함으로써 고화질의 표시 장치를 제작할 수 있다.
또한, 도 22의 (B)에서는, 산소에 대한 배리어막(927) 위에서, 구동 회로용의 트랜지스터(911)의 산화물 반도체막(926)의 채널 영역과 중첩되는 위치에 도전막(917)이 설치되어 있는 예를 나타내고 있다. 본 실시 형태에서는, 도전막(917)을 제1 전극(930)과 동일한 도전막으로 형성한다. 도전막(917)을 산화물 반도체막의 채널 영역과 중첩되는 위치에 설치함으로써, BT 스트레스 시험 전후에 있어서의 트랜지스터(911)의 임계값 전압의 변동량을 더 저감할 수 있다. 또한, 도전막(917)의 전위는, 트랜지스터(911)의 게이트 전극과 동일해도 되고, 상이해도 되고, 도전막을 제2 게이트 전극으로서 기능시킬 수도 있다. 또한, 도전막(917)의 전위는, GND, 0V, 플로팅 상태 또는 구동 회로의 최저 전위(Vss, 예를 들어 소스 전극의 전위를 기준으로 할 경우, 소스 전극의 전위)와 동일 전위 또는 그것과 동등 전위이어도 된다.
또한, 도전막(917)은, 외부의 전기장을 차폐하는 기능도 갖는다. 즉 외부의 전기장이 내부(트랜지스터를 포함하는 회로부)에 작용하지 않도록 하는 기능(특히 정전기에 대한 정전 차폐 기능)도 갖는다. 도전막(917)의 차폐 기능에 의해, 정전기 등의 외부의 전기장 영향에 의해 트랜지스터의 전기적인 특성이 변동하는 것을 방지할 수 있다. 도전막(917)은, 상기 실시 형태에서 나타낸, 어떠한 트랜지스터에도 적용 가능하다.
화소부(902)에 설치된 트랜지스터(910)는, 표시 소자와 전기적으로 접속하여 표시 패널을 구성한다. 표시 소자는, 표시를 행할 수 있으면 특별히 한정되지 않고, 다양한 표시 소자를 사용할 수 있다.
도 22의 (A)에서, 표시 소자인 액정 소자(913)는, 제1 전극(930), 제2 전극(931) 및 액정층(908)을 포함한다. 또한, 액정층(908)을 끼움 지지하도록 배향막으로서 기능하는 절연막(932), 절연막(933)이 설치되어 있다. 또한, 제2 전극(931)은 제2 기판(906)측에 설치되고, 제1 전극(930)과 제2 전극(931)은 액정층(908)을 통해 중첩되는 구성으로 되어 있다.
또한 스페이서(935)는, 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상의 스페이서이며, 제1 전극(930)과 제2 전극(931)의 간격(셀 갭)을 제어하기 위해 설치되어 있다. 또한 구상의 스페이서를 사용하고 있어도 된다.
또한, 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용해도 된다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 승온해 나가면, 콜레스테릭상에서 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 온도 범위를 개선하기 위해 키랄제를 혼합시킨 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 설치하지 않아도 되므로 러빙 처리도 불필요하게 되기 때문에, 러빙 처리에 의해 야기되는 정전 파괴를 방지할 수 있어, 제작 공정 중의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서 액정 표시 장치의 생산성을 향상시키는 것이 가능하게 된다.
제1 기판(901) 및 제2 기판(906)은, 시일재(925)에 의해 고정되어 있다. 시일재(925)는, 열경화 수지, 광경화 수지 등의 유기 수지를 사용할 수 있다.
또한, 상기 실시 형태에서 사용하는 산화물 반도체막을 사용한 트랜지스터는, 스위칭 특성이 우수하다. 또한, 비교적 높은 전계 효과 이동도가 얻어지기 때문에, 고속 구동이 가능하다. 따라서, 표시 기능을 갖는 반도체 장치의 화소부에 상기 트랜지스터를 사용함으로써 고화질의 화상을 제공할 수 있다. 또한, 동일 기판 위에 구동 회로부 또는 화소부를 구분해서 제작하는 것이 가능하게 되기 때문에, 반도체 장치의 부품 개수를 삭감할 수 있다.
액정 표시 장치에 설치되는 유지 용량의 크기는, 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 고순도의 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에 있어서의 액정 용량에 대하여 1/3 이하 또는 1/5 이하의 용량의 크기를 갖는 유지 용량을 설치하면 충분하기 때문에, 화소에 있어서의 개구율을 높일 수 있다.
또한, 표시 장치에 있어서, 블랙 매트릭스(차광막), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 설치한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원 편광을 사용해도 된다. 또한, 광원으로서 백라이트, 사이드 라이트 등을 사용해도 된다.
또한, 화소부에서의 표시 방식은, 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시할 때에 화소로 제어하는 색 요소로서는, RGB(R은 적, G는 녹, B는 청을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄) 또는 RGB에, 옐로우, 시안, 마젠타 등을 1색 이상 추가한 것이 있다. 또한, 색 요소의 도트마다 그 표시 영역의 크기가 상이해도 된다. 단, 본 발명의 일 형태는 컬러 표시의 표시 장치에 한정되는 것은 아니며, 흑백 표시의 표시 장치에 적용할 수도 있다.
도 22의 (B)에서, 표시 소자인 발광 소자(963)는, 화소부(902)에 설치된 트랜지스터(910)와 전기적으로 접속하고 있다. 또한, 발광 소자(963)의 구성은, 제1 전극(930), 발광층(961), 제2 전극(931)의 적층 구조이지만, 나타낸 구성에 한정되지 않는다. 발광 소자(963)로부터 취출하는 광의 방향 등에 맞춰서, 발광 소자(963)의 구성은 적절히 바꿀 수 있다.
격벽(960)은, 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히 감광성의 수지 재료를 사용하여, 제1 전극(930) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고서 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
발광층(961)은, 단수의 층으로 구성되어 있거나, 복수의 층이 적층되도록 구성되어 있거나 어느 쪽이든 상관없다.
발광 소자(963)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제2 전극(931) 및 격벽(960) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 질화산화 알루미늄막, DLC막 등을 형성할 수 있다. 또한, 제1 기판(901), 제2 기판(906) 및 시일재(936)에 의해 밀봉된 공간에는 충전재(964)가 설치되어 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버 재로 패키징(봉입)하는 것이 바람직하다.
시일재(936)는, 열경화 수지, 광경화 수지 등의 유기 수지나, 저융점 유리를 포함하는 프릿 유리 등을 사용할 수 있다. 프릿 유리는, 물이나 산소 등의 불순물에 대하여 배리어성이 높기 때문에 바람직하다. 또한, 시일재(936)로서 프릿 유리를 사용하는 경우, 도 22의 (B)에 도시한 바와 같이, 산화물 절연막(924) 위에 프릿 유리를 설치함으로써 밀착성을 높일 수 있기 때문에 바람직하다.
충전재(964)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화 수지 또는 열경화 수지를 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴 수지, 폴리이미드, 에폭시 수지, 실리콘 수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테이트)를 사용할 수 있다. 예를 들어 충전재로서 질소를 사용하면 된다.
또한, 필요하다면, 발광 소자의 사출면에 편광판 또는 원 편광판(타원 편광판을 포함함), 위상차판(λ/4판, λ/2판), 컬러 필터 등의 광학 필름을 적절히 설치해도 된다. 또한, 편광판 또는 원 편광판에 반사 방지막을 설치해도 된다. 예를 들어, 표면의 요철에 의해 반사광을 확산하고, 투영을 저감할 수 있는 안티글래어 처리를 실시할 수 있다.
표시 소자에 전압을 인가하는 제1 전극 및 제2 전극(화소 전극, 공통 전극, 대향 전극 등이라고도 함)에 있어서는, 취출하는 광의 방향, 전극이 설치되는 장소 및 전극의 패턴 구조에 따라 투광성, 반사성을 선택하면 된다.
제1 전극(930), 제2 전극(931)은, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, ITO, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 제1 전극(930), 제2 전극(931)은, 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 하나 또는 복수종을 사용하여 형성할 수 있다.
또한, 제1 전극(930) 및 제2 전극(931)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는, 소위 π 전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그의 유도체, 폴리피롤 또는 그의 유도체, 또는 아닐린, 피롤 및 티오펜의 2종 이상을 포함하는 공중합체 등을 들 수 있다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 구동 회로 보호용의 보호 회로를 설치하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
이상과 같이 상기 실시 형태에서 나타낸 트랜지스터를 적용함으로써, 표시 기능을 갖는 신뢰성이 좋은 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에 나타내는 구성 및 방법 등은, 다른 실시 형태에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
11 : 기판 12 : 도전막
13 : 도전막 15 : 배리어막
16 : 산화물 절연막 17 : 산화물 절연막
18 : 산화물 반도체막 19 : 산화물 반도체막
19a : 산화물 반도체막 19b : 막
19c : 산화물 반도체막 19d : 저저항 영역
19e : 저저항 영역 20 : 도전막
21a : 도전막 21b : 도전막
21c : 도전막 22 : 산화물 절연막
23 : 산화물 절연막 24 : 산화물 절연막
25 : 산화물 절연막 26 : 막
27 : 배리어막 28 : 도전막
29 : 도전막 29a : 도전막
32 : 산화물 반도체막 37a : 다층막
37b : 다층막 38a : 다층막
38b : 다층막 39a : 산화물 반도체막
41 : 개구부 41a : 개구부
49a : 산화물 반도체막 49b : 산화물 반도체막
65 : 트랜지스터 101 : 화소부
102 : 트랜지스터 102a : 트랜지스터
102b : 트랜지스터 102c : 트랜지스터
103 : 화소 104 : 주사선 구동 회로
105 : 용량 소자 105a : 용량 소자
105b : 용량 소자 105c : 용량 소자
106 : 신호선 구동 회로 107 : 주사선
109 : 신호선 115 : 용량선
121 : 액정 소자 131 : 발광 소자
133 : 트랜지스터 135 : 트랜지스터
137 : 배선 139 : 배선
141 : 배선 201 : 게이트 전극
203 : 절연막 205 : 산화물 반도체막
207 : 전극 208 : 전극
209 : 절연막 213 : 게이트 전극
231 : 게이트 전극 233 : 게이트 절연막
235 : 산화물 반도체막 237 : 전극
238 : 전극 239 : 절연막
901 : 기판 902 : 화소부
903 : 신호선 구동 회로 904 : 주사선 구동 회로
905 : 시일재 906 : 기판
908 : 액정층 910 : 트랜지스터
911 : 트랜지스터 913 : 액정 소자
915 : 접속 단자 전극 916 : 단자 전극
917 : 도전막 918 : FPC
919 : 이방성 도전제 921 : 평탄화 막
924 : 산화물 절연막 925 : 시일재
926 : 산화물 반도체막 927 : 배리어막
930 : 전극 931 : 전극
932 : 절연막 933 : 절연막
935 : 스페이서 936 : 시일재
960 : 격벽 961 : 발광층
963 : 발광 소자 964 : 충전재

Claims (8)

  1. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는 복수의 화소를 포함하고,
    상기 복수의 화소 각각은 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 발광 소자와, 용량 소자를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 신호선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 용량 소자의 제1 전극과 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는, 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 발광 소자의 제1 전극과, 상기 용량 소자의 제2 전극과, 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고,
    상기 발광 소자의 제2 전극은 제3 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터는,
    기판 위의 제1 게이트;
    상기 제1 게이트 위의, 채널 형성 영역을 포함하는 산화물 반도체막; 및
    상기 산화물 반도체막 위의 제2 게이트
    를 포함하고,
    상기 신호선은, 제1 방향으로 연신하여 제공되어 있고,
    상기 주사선은, 상기 제1 방향과 교차하는 방향으로 연신하여 제공되어 있고,
    상기 제1 배선은, 상기 제1 방향과 평행하게 제공된 영역을 포함하고,
    상기 제2 배선은, 상기 제1 방향과 평행하게 제공된 영역을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제3 트랜지스터 중 적어도 하나는 채널 형성 영역을 포함하는 산화물 반도체막을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 제2 트랜지스터는,
    상기 산화물 반도체막과 상기 제2 게이트 사이에 산화물 절연막을 포함하는, 표시 장치.
  4. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는 복수의 화소를 포함하고,
    상기 복수의 화소의 각각은 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 발광 소자와, 용량 소자를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 신호선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 제2 트랜지스터의 제1 게이트 및 제2 게이트와 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는, 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 발광 소자의 화소 전극과, 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터 내지 상기 제3 트랜지스터의 각각은 채널 형성 영역을 포함하는 산화물 반도체막을 포함하고,
    상기 제2 트랜지스터는,
    상기 제1 게이트;
    상기 제1 게이트 위의 상기 산화물 반도체막; 및
    상기 산화물 반도체막 위의 상기 제2 게이트
    를 포함하고,
    상기 용량 소자는 산화물 반도체를 포함하는 막의 일부와 상기 화소 전극의 일부를 포함하는, 표시 장치.
  5. 표시 장치로서,
    화소부를 포함하고,
    상기 화소부는 복수의 화소를 포함하고,
    상기 복수의 화소의 각각은 제1 트랜지스터와, 제2 트랜지스터와, 제3 트랜지스터와, 발광 소자와, 용량 소자를 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 한쪽은, 신호선과 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 용량 소자와 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는, 주사선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 한쪽은, 제1 배선과 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 상기 발광 소자의 화소 전극과, 상기 제3 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제2 배선과 전기적으로 접속되고,
    상기 제1 트랜지스터 내지 상기 제3 트랜지스터의 각각은 채널 형성 영역을 포함하는 산화물 반도체막을 포함하고,
    상기 제2 트랜지스터는,
    제1 게이트;
    상기 제1 게이트 위의 상기 산화물 반도체막; 및
    상기 산화물 반도체막 위의 제2 게이트
    를 포함하고,
    상기 용량 소자는 산화물 반도체를 포함하는 막의 일부와 상기 화소 전극의 일부를 포함하는, 표시 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 신호선은, 제1 방향으로 연신하여 제공되어 있고,
    상기 주사선은, 상기 제1 방향과 교차하는 방향으로 연신하여 제공되어 있고,
    상기 제1 배선은, 상기 제1 방향과 평행하게 제공된 영역을 포함하고,
    상기 제2 배선은, 상기 제1 방향과 평행하게 제공된 영역을 포함하는, 표시 장치.
  7. 제1항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 제3 트랜지스터의 게이트는, 상기 주사선과 전기적으로 접속되어 있는, 표시 장치.
  8. 제1항, 제4항, 및 제5항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 In, Ga 및 Zn을 포함하는, 표시 장치.
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