KR20200133796A - 인터포저를 이용하여 장치 칩이 적층된 3차원 메모리 장치 - Google Patents

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KR20200133796A
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/11849—Reflowing
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81471—Chromium [Cr] as principal constituent
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Abstract

인터포저를 이용하여 장치 칩이 적층된 3차원(3D) 메모리 장치와 3D 메모리 장치의 제조 방법의 실시예가 개시된다. 일 예에서, 3D 메모리 장치가 제1 및 제2 장치 칩과 제1 장치 칩과 제2 장치 칩 사이의 인터포저를 포함한다. 제1 장치 칩은 주변 장치, 및 제1 장치 칩의 표면에 있고 주변 장치에 전기적으로 연결되는 제1 칩 콘택트를 포함한다. 제2 장치 칩은 교번 도체/유전체 스택(alternating conductor/dielectric stack), 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링, 및 제2 장치 칩의 표면에 있고 메모리 스트링에 전기적으로 연결된 제2 칩 콘택트를 포함한다. 인터포저는 인터포저 기판, 및 인터포저의 대향하는 표면에 있고 인터포저 기판을 통해 서로 전기적으로 연결된 제1 인터포저 콘택트와 제2 인터포저 콘택트를 포함한다. 제1 인터포저 콘택트와 제2 인터포저 콘택트는 각각 제1 및 제2 칩 콘택트에 부착된다.

Description

인터포저를 이용하여 장치 칩이 적층된 3차원 메모리 장치
본 개시의 실시예는 3차원(3D) 메모리 장치와 그 제조 방법에 관한 것이다.
평면 메모리 셀이 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 하지만, 메모리 셀의 피처 크기가 하한에 근접함에 따라, 평면 공정과 제조 기술이 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처가 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로의 신호 또는 메모리 어레이로부터의 신호를 제어하기 위한 주변 장치를 포함한다.
인터포저(interposer)를 이용하여 장치 칩이 적층된 3D 메모리 장치와 3D 메모리 장치의 제조 방법의 실시예가 본 명세서에서 개시된다.
일 예에서, 메모리 장치가 제1 장치 칩, 제2 장치 칩, 및 제1 장치 칩과 제2 장치 칩 사이에 수직으로 배치된 인터포저를 포함한다. 상기 제1 장치 칩은 주변 장치, 및 상기 제1 장치 칩의 표면에 배치되고 상기 주변 장치에 전기적으로 연결된 제1 칩 콘택트(chip contact)를 포함한다. 상기 제2 장치 칩은 교번 도체/유전체 스택(alternating conductor/dielectric stack)과 상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링, 및 상기 제2 장치 칩의 표면에 배치되고 상기 메모리 스트링에 전기적으로 연결된 제2 칩 콘택트를 포함한다. 상기 인터포저는 인터포저 기판, 상기 인터포저의 제1 표면에 배치된 제1 인터포저 콘택트, 및 상기 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된 제2 인터포저 콘택트를 포함한다. 상기 제1 인터포저 콘택트는 상기 제1 칩 콘택트에 부착되고, 상기 제2 인터포저 콘택트는 상기 제2 칩 콘택트에 부착된다.
다른 예에서, 3D 메모리 장치가 제1 장치 칩, 제2 장치 칩, 및 상기 제1 장치 칩과 상기 제2 장치 칩 사이에 수직으로 배치된 인터포저를 포함한다. 상기 제1 장치 칩은 제1 교번 도체/유전체 스택, 상기 제1 교번 도체/유전체 스택을 통해 수직으로 연장되는 제1 메모리 스트링, 및 상기 제1 장치 칩의 표면에 배치되고 상기 제1 메모리 스트링에 전기적으로 연결된 제1 칩 콘택트를 포함한다. 상기 제2 장치 칩은 제2 교번 도체/유전체 스택, 상기 제2 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 메모리 스트링, 및 상기 제2 장치 칩의 표면에 배치되고 상기 제2 메모리 스트링에 전기적으로 연결된 제2 칩 콘택트를 포함한다. 상기 인터포저는 인터포저 기판, 상기 인터포저의 제1 표면에 배치된 제1 인터포저 콘택트, 및 상기 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된 제2 인터포저 콘택트를 포함한다.
또 다른 예에서, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도체/유전체 스택이 칩 기판의 제1 면에 형성된다. 상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링이 형성된다. 칩 콘택트가 상기 칩 기판의 제1 면에 대향하는 제2 면에 형성되고, 상기 메모리 스트링에 전기적으로 연결된다. 제1 인터포저 콘택트가 인터포저 기판의 제1 면에 형성된다. 제2 인터포저 콘택트가 상기 인터포저 기판의 제1 면에 대향하는 제2 면에 형성되고, 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된다. 상기 제1 인터포저 콘택트가 상기 칩 콘택트에 부착된다.
다른 예에서, 3D 메모리 장치를 형성하기 위한 방법이 개시된다. 교번 도체/유전체 스택이 칩 기판의 제1 면에 형성된다. 상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링이 형성된다. 칩 콘택트가 상기 칩 기판의 제1 면에 형성되고, 상기 메모리 스트링에 전기적으로 연결된다. 제1 인터포저 콘택트가 인터포저 기판의 제1 면에 형성된다. 제2 인터포저 콘택트가 상기 인터포저 기판의 제1 면에 대향하는 제2 면에 형성되고, 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된다. 상기 제1 인터포저 콘택트는 상기 칩 콘택트에 부착된다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면이 본 개시의 실시예를 설명하고, 이 설명과 함께, 추가적으로 본 개시의 원리를 설명하고 당업자로 하여금 본 개시를 만들고 사용할 수 있게 한다.
도 1은 일부 실시예에 따른, 인터포저를 이용하여 장치 칩이 적층된 예시적인 3D 메모리 장치의 단면을 나타낸 도면이다.
도 2a 내지 도 2h는 다양한 실시예에 따른, 인터포저를 이용하여 주변 장치 칩과 메모리 어레이 장치 칩이 적층된 예시적인 3D 메모리 장치를 개략적으로 나타낸 도면이다.
도 3a 내지 도 3d는 다양한 실시예에 따른, 인터포저를 이용하여 메모리 어레이 장치 칩이 적층된 예시적인 3D 메모리 장치를 개략적으로 나타낸 도면이다.
도 4a 내지 도4d는 일부 실시예에 따른, 주변 장치 칩을 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다.
도 5a 내지 5g는 일부 실시예에 따른, 메모리 어레이 장치 칩을 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다.
도 6a 내지 도 6f는 일부 실시예에 따른, 인터포저를 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다.
도 7a 내지 도 7b는 일부 실시예에 따른, 주변 장치 칩과 메모리 장치 어레이 장치 칩을 인터포저에 부착하기 위한 예시적인 제조 공정을 나타낸 도면이다.
도 8은 일부 실시예에 따른, 주변 장치 칩을 형성하기 위한 예시적인 방법을 나타낸 흐름도이다.
도 9는 일부 실시예에 따른, 메모리 어레이 장치 칩을 형성하기 위한 예시적인 방법을 나타낸 흐름도이다.
도 10은 일부 실시예에 따른, 인터포저를 형성하기 위한 예시적인 방법을 나타낸 흐름도이다.
본 발명의 실시예가 첨부 도면을 참조하여 설명될 것이다.
구체적인 구성과 배치가 논의되지만, 구체적인 구성과 배치가 예시 목적으로만 논의된다고 이해해야 한다. 당업자라면 본 개시의 사상 및 범위를 벗어나지 않고도 다른 구성과 배치가 사용될 수 있다는 것을 인식할 것이다. 본 개시 내용이 다양한 다른 적용에 사용될 수도 있다는 것이 당업자에게 명백할 것이다.
명세서에서의 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등의 언급이 설명된 실시예가 상세한 특징, 구조, 또는 특성을 포함할 수 있다는 것을 나타내지만, 모든 실시예가 반드시 상헤한 특징, 구조, 또는 특성을 포함하지 않을 수 있다는 것을 유의해야 한다. 또한, 이러한 표현이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 상세한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 여부에 관계없이 다른 실시예와 관련하여 이러한 특징, 구조, 또는 특성을 달성하는 것은 당업자의 지식 안에 있을 것이다.
일반적으로, 전문 용어가 문맥 내의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"과 같은 용어가, 적어도 부분적으로 문맥에 따라, 단수 의미로 어느 특징, 구조, 또는 특성을 설명하는 데 사용될 수 있거나 또는 복수의 의미로 특징, 구조 또는 특징의 조합을 설명하는 데 사용될 수 있다. 유사하게, "하나의" 또는 "상기"와 같은 용어가 적어도 부분적으로 문맥에 따라, 단수 사용을 알리거나 또는 복수 사용을 알리는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어가 배타적인 세트의 요인을 알리는 것이 아니라 대신에 적어도 부분적으로 문맥에 의존하여 반드시 명시적으로 설명되지 않은 추가적인 요인이 존재하는 것을 허용할 수 있다는 것으로 이해할 수 있다.
본 개시에서의 "상에"가 어떤 것 "상에 직접"을 의미할 뿐만 아니라 그 사이에 중간 피처 또는 계층이 있는 어떤 것 "상에"의 의미도 포함한다는 것, 그리고 "위에"가 "위에" 또는 어떤 것 "위에"를 의미할 뿐만 아니라 그 사이에 중간의 피처 또는 계층이 없는 어떤 것 "위에"(직접 어떤 것 위에)도 포함할 수 있도록, 본 개시에서의 "상에" 및 "위에"의 의미가 가장 넓게 해석되어야 한다는 것을 즉시 이해해야 한다.
또한, "밑에", "아래에", "아래쪽의", "위의", "위쪽의" 등과 같은 공간적으로 상대적인 용어가 설명의 편의를 위해 다른 요소 또는 특징에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위(orientation) 외에도 사용 중이거나 작동 중인 장치의 서로 다른 방위를 포함하려는 것이다. 이 장치는 달리 배향될 수 있고(90도 회전되거나 다른 방위로), 본 명세서에서 사용되는 공간적으로 상대적인 서술자가 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용되는 바와 같이, "기판"이라는 용어는 후속 재료 층이 추가되는 재료를 지칭한다. 기판 자체가 패터닝될 수 있다. 기판의 맨 위에 추가되는 재료가 패터닝되거나 또는 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 제조될 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 가진 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 구조 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 또는 하부 구조 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 가진 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상면과 하면 사이의 어느 쌍의 평면들 사이에 위치하거나, 또는 연속 구조의 상면과 하면에 위치할 수 있다. 층이 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판이 층일 수 있거나, 기판 안에 하나 이상의 층을 포함할 수 있거나, 및/또는 기판 위에 하나 이상의 층을 가질 수 있거나, 또는 기판 위에 및/또는 기판 아래에 하나 이상의 층을 가질 수 있다. 층이 복수의 층을 포함할 수 있다. 예를 들어, 상호 연결층(interconnect layer)이 하나 이상의 도체와 콘택트 층(상호 연결 라인 및/또는 비아 콘택트(via contact)가 형성됨)과 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "명목/명목상"과 같은 용어는, 원하는 값 이상의 값 범위 및/또는 원하는 값 이하의 값 범위와 함께, 제품 또는 공정의 설계 단계 중에 설정된, 구성 요소 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차의 약간의 차이로 인한 것일 수 있다. 본 명세서에서 사용되는 바와 같이, "약"이라는 용어는 서브젝트 반도체 장치와 관련된 특정 기술 노드에 기초하여 변할 수 있는 정해진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어 이 값의 10-30%(예를 들어, ±10%, 또는 ±20%, 또는 ±30%) 내에서 변하는 정해진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 장치"라는 용어는, 메모리 스트링이 기판에 대해 세로 방향으로 연장될 수 있도록, 횡방향으로 배향된 기판 상에 메모리 셀 트랜지스터(본 명세서에서는 "메모리 스트링", 예컨대 NAND 메모리 스트링이라 함)의 스트링이 수직으로 배향되는 반도체 장치를 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측면에 대해 명목상 수직이라는 것을 의미한다.
3D NAND 메모리 장치가 계속 수직으로 확대됨에 따라(예를 들어, 96층 이상), 건식 식각 문제로 인해, 채널 홀과 게이트 라인 슬릿(gate line slit, GLS)과 같은 높은 종횡비 구조의 원스텝 식각이 가능하지 않을 수 있다. 특히, 채널 홀과 같은 작은 크기의 패턴의 경우, 임계 치수(critical dimension, CD) 제어와 추가적인 감소가 셀 밀도를 높이는 데 도움이 된다.
서로 다른 기판 상에 주변 장치와 메모리 어레이를 연결하여 일부 3D NAND 메모리 장치(예를 들어, 96 층 이상)를 제조하기 위해 직접 접합 기술이 제안되어 있다. 그러나, 직접 접합 공정은 특히 3개 이상의 장치 칩을 접합하는 경우 수율 손실과 추가 비용을 초래할 수 있다. 또한, 직접 접합 공정은 리소그래피 정렬(lithography alignment)과 오버레이(overlay), 식각 저지 가능성(etch stoppability)과 균일성 제어, 습식 세정 등에 대한 공정 허용 오차가 작을 수 있다.
일부 3D NAND 메모리 장치(예를 들어, 128층 이상)에서, 반도체 인터데크 플러그(semiconductor inter-deck plug)를 이용하여 동일한 기판 상에 2개의 데크의 메모리 스택을 통합하는 듀얼 데크 구조가 제안되어 있다. 직접 접합 기술을 사용하는 것과 유사하게, 듀얼 데크 구조를 사용하는 3D NAND 메모리 장치는 복잡한 공정 통합으로 인해 공정 허용 오차가 작고, 비용이 높으며, 수율이 낮다는 문제가 있다. 또한, 인터데크 플러그에 의해 사용되는 반도체 재료는 추가 전기 저항을 유입시켜 장치 성능을 저하시킬 수 있다.
본 개시에 따른 다양한 실시예는, 전술한 다른 3D NAND 메모리 장치에 비해 셀 밀도가 높고, 성능이 우수하며, 수율이 개선된 3D NAND 메모리 장치를 제공한다. 주변 장치 칩과 하나 이상의 메모리 어레이 장치 칩을 수직으로 적층하고 이들을 인터포저(interposer)를 이용하여 연결함으로써, 중대한 공정 어려움 없이 3D NAND 메모리 장치의 셀 밀도가 높아질 수 있다.
예를 들어, 직접 접합이 아니라 인터포저를 이용하여 복수의 장치 칩을 연결함으로써, 본 명세서에 개시된 3D NAND 메모리 장치는 제조 중에 CD 제어를 개선하고 리소그래프 정렬/오버레이 사양을 완화하여 비용을 절감하고 생산 수율과 처리량을 높일 수 있다. 또한, 인터포저를 이용하는 다른 장치 칩들 간에 형성되는 전기적 연결이 듀얼데크 구조 내의 반도체 인터데크 플러그보다 전기 저항이 낮을 수 있다. 또한, 본 명세서에 개시된 인터포저를 이용하는 3D NAND 메모리 장치와 이 메모리 장치의 제조 방법은, 3개 이상의 장치 칩이 수직으로 통합된 (심지어 셀 밀도가 더 높은) 장치에 대한 공정 확장성이 높다.
도 1은 본 개시의 일부 실시예에 따른, 인터포저를 이용하여 장치 칩이 적층된 예시적인 3D 메모리 장치(100)의 단면을 나타낸 도면이다. 도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 2개의 인터포저를 이용하여 전기적으로 그리고 기계적으로 연결될 뿐만 아니라 수직으로 적층되는 하나의 주변 장치 칩과 두 개의 메모리 어레이 장치 칩을 포함하는 3-레벨 메모리 장치일 수 있다. 인터포저가 3D 어떠한 수직 배열로도 어떠한 수의 장치 칩도 연결하는 유연성을 제공하여 메모리 장치(100)의 셀 밀도와 생산 수율을 높일 수 있다고 이해해야 한다. 예를 들어, 3D 메모리 장치(100)는 셀 밀도를 더 높이기 위해 2개 이상의 메모리 어레이 장치 칩을 가지고 있을 수 있고, 주변 장치 칩은 3D 메모리 장치(100)의 바닥에, 또는 맨 위에, 또는 중간에 배치될 수 있다.
일부 실시예에서, 3D 메모리 장치(100)는 주변 장치 칩(102), 제1 메모리 어레이 장치 칩(142), 및 주변 장치 칩(102)과 제1 메모리 어레이 장치 칩(142) 사이에 수직으로 배치된 제1 인터포저(124)를 포함하고, 도 1에 도시된 바와 같이 함께 2-레벨 메모리 장치(170)를 형성한다. 전기적으로 그리고 기계적으로 함께 연결되기 위해, 주변 장치 칩(102)은 상면에 칩 콘택트(110)의 세트를 포함할 수 있고, 제1 인터포저(124)는 상면에 제1 세트의 인터포저 콘택트(130)와 하면에 제2 세트의 인터포저 콘택트(120)를 포함할 수 있으며, 제1 메모리 어레이 장치 칩(142)은 하면에 칩 콘택트(140)의 세트를 포함할 수 있다. 일부 실시예에 따라, 솔더 범핑이 적용되어 각 쌍의 인터포저 콘택트와 칩 콘택트를 부착한다.
도 1에 도시된 바와 같이, 주변 장치 칩(102)은 칩 기판(104), 주변 장치(106), 상호 연결층(108), 칩 콘택트(110)를 포함할 수 있다. 칩 기판(104)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator, SOI), 또는 다른 적합한 재료를 포함할 수 있다. 주변 장치(106)는 칩 기판(104) "상에" 형성될 수 있다. 여기서, 주변 장치(106) 전체 또는 일부가 칩 기판(104)에(예를 들어, 칩 기판(104)의 상면 아래에) 및/또는 칩 기판(104) 상에 직접 형성된다. 주변 장치(106)는 칩 기판(104) 상에 형성되는 복수의 트랜지스터(107)를 포함할 수 있다. 주변 장치(106)는 또한 분리 영역(예를 들어, 얕은 트렌치 절연부(shallow trench isolation, STI))과 도핑 영역(예를 들어, 트랜지스터 (107)의 소스 영역과 드레인 영역)을 더 포함할 수 있다. 일부 실시예에서, 주변 장치 칩(102)은 거꾸로 뒤집혀 있고, 그래서 주변 장치(106)가 칩 기판(104) 아래에 배치된다.
일부 실시예에서, 주변 장치(106)는 3D 메모리 장치(100)의 작동을 용이하게 하는 데 사용되는 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변 장치(106)는 페이지 버퍼, 디코더(예를 들어, 행 디코더와 열 디코더), 검출 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 능동 또는 수동 부품(예를 들어, 트랜지스터, 다이오드, 저항, 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시 예에서, 주변 장치(106)는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술("CMOS 칩"이라고도 함)을 이용하여 칩 기판(104) 상에 형성된다.
도 1에 도시된 바와 같이, 상호 연결층(108)은 주변 장치(106)에 전기 신호를 전송하거나 또는 주변 장치(106)로부터 전기 신호를 전송하기 위해 주변 장치(106)(본 명세서에서 "주변 상호 연결층"이라고 함) 위에 형성될 수 있다. 주변 상호 연결층(108)은 횡방향 상호 연결 라인과 수직 상호 연결 액세스 (비아) 콘택트(interconnect access (via) contact)를 포함하는 복수의 상호 연결부를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호 연결부"라는 용어는 MEOL(mid-end-of-line) 상호 연결부와 BEOL(back-end-of-line) 상호 연결부과 같은 적절한 유형의 상호 연결부를 광범위하게 포함할 수 있다. 주변 상호 연결층(108)은 상호 연결 라인과 비아 콘택트가 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD) 층("금속 간 유전체(intermetal dielectric, IMD) 층"이라고도 함)을 더 포함할 수 있다. 주변 상호 연결층(108) 내의 상호 연결은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 주변 상호 연결층(108)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 유전율이 낮은(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
x축과 y축이 도 1에 추가되어 3D 메모리 장치(100)의 구성 요소들의 공간적 관계를 추가로 나타낸다는 것을 유의해야 한다. 칩 기판(104)은 x-방향(횡방향 또는 폭 방향)으로 횡방향으로 연장되는 2개의 측면(예를 들어, 상면과 하면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 기판이 y-방향으로 반도체 장치의 가장 낮은 평면에 위치할 때, y-방향(세로 방향 또는 두께 방향)에서의 반도체 장치의 기판(예를 들어, 칩 기판(104))에 대해 하나의 구성 요소(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 주변 장치 칩(102))의 다른 구성 요소(예를 들어, 층 또는 장치) 위에 또는 아래에 있는지 여부가 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다.
도 1에 도시된 바와 같이, 칩 콘택트(110)는 주변 장치 칩(102)의 상면에 형성되고, 예를 들어 주변 상호 연결층(108) 내의 상호 연결을 통해 주변 장치(106)에 전기적으로 연결될 수 있다. 칩 콘택트(110)는 주변 장치 칩(102)에 전기 신호를 전송하거나 또는 주변 장치 칩(102)으로부터 전기 신호를 전송할 수 있다. 칩 콘택트(110)는 또한 인터페이스 역할을 하여 주변 장치 칩(102)과 제1 인터포저(124) 사이의 접착을 촉진할 수 있다. 일부 실시예에서, 칩 콘택트(110)는 예를 들어, 솔더 재료("솔더 패드"이라고도 함)에 대해 친화성이 높은 하나 이상의 박막층을 포함하는 전도성 패드이다. 박막층은 도체, 예컨대 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 전도성 패드는 약 100 nm ~ 약 1 μm, 예컨대 100 nm ~ 1 μm의 범위(예를 들어, 100 nm, 200 nm, 300 nm, 400 nm, 500 nm, 600 nm, 700nm, 800 nm, 900 nm, 1 μm, 이러한 값 중 어느 하나에 의해 하한으로 경계가 지정된 모든 범위 또는 이러한 값 중 2개의 값에 의해 정의된 범위)의 크기를 가지고 있다. 일부 실시예에서, 칩 콘택트(110)는 솔더 패드 상의 솔더 범프(도시되지 않음)와 같은 전도성 범프이다. 솔더 범프 재료는 63Sn/Pb, Cu/Sb/Ag/Sn, 및 95.5Sn/3.8Ag/0.7Cu와 같은 합금을 포함하지만 이에 제한되지 않는다. 일부 실시예에서, 전도성 범프는 1 ㎛ ~ 100 ㎛ 사이의 크기(예를 들어, 1 ㎛, 5 ㎛, 10 ㎛, 20 ㎛, 30 ㎛, 40 ㎛, 50μm, 60 μm, 70 μm, 80 μm, 90 μm, 100 μm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값 중 2개의 값에 의해 정의된 범위)를 가지고 있다.
인터포저는 3D 메모리 장치를 형성하는 과정에서 추가적인 이점을 가져 오는인터페이스 연결 장치의 역할을 할 수 있다. 예를 들어, 다른 메이팅 장치 칩(mating device chip)의 표면 평탄도 요구사항이 덜 엄격할 수 있도록, 인터포저가 매우 매끄러운 표면을 가지고 있을 수 있다. 접합 과정에서 열이 고르게 적용될 수 있도록, 인터포저가 열 확산기의 역할도 할 수 있다. 인터포저가 3D 메모리 장치의 작동 중에 양호한 방열판 역할을 하여 과열을 방지할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)의 제1 인터포저(124)는 인터포저 기판(121), 복수의 스루 기판 비아 콘택트(through substrate via contact,126), 제1 세트의 인터포저 콘택트(130)와 제2 세트의 인터포저 콘택트(120)를 포함할 수 있다. 제1 및 제2 세트의 인터포저 콘택트(130, 120)는 각각 제1 인터포저(124)의 대향하는 표면, 예를 들어 상면과 하면에 형성될 수 있다. 일부 실시예에서, 제1 인터포저(124)는 각각 인터포저 기판(121)의 대향하는 표면, 예를 들어 상면과 하면에 배치된 2개의 재분배층(122, 128)을 더 포함할 수 있다. 일부 실시예에서, 제1 재분배층(128)은 인터포저 기판(121)의 상면에 그리고 제1 세트의 인터포저 콘택트(130)와 인터포저 기판(121) 사이에 형성된다. 제1 재분배층(128)은 제1 세트의 인터포저 콘택트(130)와 접촉할 수 있다. 일부 실시예에서, 제2 재분배층(122)은 인터포저 기판(121)의 하면에 그리고 제2 세트의 인터포저 콘택트(120)와 인터포저 기판(121) 사이에 형성된다. 제2 재분배층(122)은 제2 세트의 인터포저 콘택트(120)와 접촉할 수 있다. 일부 실시예에서, 제1 인터포저(124)가 제1 재분배층(128) 또는 제2 재분배층(122)과 같은 인터포저 기판(121)의 상면 또는 하면에 형성되는 단 하나의 재분배층을 포함한다고 이해해야 한다. 일부 실시예에서, 제1 인터포저(124)가 어떠한 재분배층도 포함하지 않는다고 추가로 이해해야 한다.
스루 기판 비아 콘택트(126)를 이용하여, 전기 신호가 인터포저 기판(121)을 통해 제1 세트의 인터포저 콘택트(130)와 제2 세트의 인터포저 콘택트(120) 사이에서 수직으로(y 방향으로) 전달될 수 있다. 인터포저 기판(121)이 실리콘으로 제조되면, 스루 기판 비아 콘택트(126)는 "스루 실리콘 비아(through silicon via, TSV)"라고도 알려져 있다. 각각의 스루 기판 비아 콘택트(126)는 인터포저 기판(121)을 통해 연장되고, 제1 및 제2 재분배층(128, 122)과 제1 및 제2 세트의 인터포저 콘택트(130, 120)에 전기적으로 연결될 수 있다. 제1 재분배층(128) 및/또는 제2 재분배층(122)을 포함하면, 추가적으로 전기 신호가 횡방향으로(x-방향으로) 전송될 수 있게 하고, 따라서 장치 칩 상의 서로 다른 위치로부터 본딩 아웃(bond out)할 수 있게 한다. 재분배층(122, 128)은 상호 연결 라우팅을 위해 하나 이상의 ILD 층에 형성되는 상호 연결을 포함할 수 있다.
일부 실시예에서, 인터포저 기판(121)은 단결정 실리콘, 세라믹, 유리, 또는 다른 적합한 재료와 같은 재료를 포함한다. 스루 기판 비아 콘택트(126)는 인터포저 기판(121)의 전체 두께를 통해 비아 개구에 채워지는 전도성 재료, 예컨대 Al, Cu, W, 또는 다른 적합한 재료를 포함할 수 있다. 일부 실시예에서, 인터포저 콘택트(120, 130)는 전도성 패드, 예컨대 솔더 패드이다. 전도성 패드는 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함하는 도체를 포함할 수 있다. 일부 실시예에서, 전도성 패드는 약 100 nm ~ 약 1 μm, 예컨대 100 nm ~ 1 μm의 범위(예를 들어, 100 nm, 200 nm, 300 nm, 400 nm, 500 nm, 600 nm, 700 nm, 800 nm, 900 nm, 1 μm, 또는 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값 중 2개의 값에 의해 정의된 범위)의 크기를 가질 수 있다. 일부 실시예에서, 인터포저 콘택트(120, 130)는 전도성 범프, 예컨대 솔더 패드 상의 솔더 범프(도시하지 않음)이다. 솔더 범프 재료는 합금, 예컨대 63Sn/Pb, Cu/Sb/Ag/Sn, and 95.5Sn/3.8Ag/0.7Cu를 포함하지만 이에 제한되지 않는다. 일부 실시예에서, 전도성 범프는 약 1 μm ~ 약 100 μm의 범위, 예컨대 1 μm와 100 μm의 범위(예를 들어, 1 μm, 5 μm, 10 μm, 20 μm, 30 μm, 40 μm, 50 μm, 60 μm, 70 μm, 80 μm, 90 μm, 100 μm, 또는 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값 중 2개의 값에 의해 정의된 범위)의 크기를 가진다.
도 1에는 인터포저 콘택트(120, 130)가 볼 형상으로 도시되어 있다. 이는, 일부 실시예에서, 인터포저 콘택트(120, 130)가 실제로 전도성 패드 상의 전도성 범프에 의해 형성되더라도, 인터포저 콘택트(120) 또는 인터포저 콘택트(130)의 확대된 크기로 인해 전도성 범프에 의해 좌우된다는 것을 예시하기 위한 것이다. 달리 명시하지 않는 한, 전도성 패드와 전도성 범프의 조합이 본 명세서에서 "전도성 범프"로 불릴 것이다.
도 1에 도시된 바와 같이, 접합 공정이 완료되면, 각각의 인터포저 콘택트(120)(예를 들어, 전도성 범프)는 주변 장치 칩(102)의 대응하는 칩 콘택트(110)(예를 들어, 전도성 패드)에 부착(예를 들어, 견고하게 융합)될 수 있다. 칩 콘택트(110)가 전도성 범프이고 인터포저 콘택트(120)가 전도성 패드라는 점에서 반대 배열이 가능하다고 이해해야 한다. 인터포저 콘택트(120)와 칩 콘택트(110)가 도체를 포함할 수 있으므로, 인터포저 콘택트(120)와 칩 콘택트(110)의 연결은 주변 장치 칩(102)과 제1 인터포저(124) 사이에서 저저항 전기 콘택트(예를 들어, 금속-금속 콘택트)를 형성할 수 있다. 인터포저 콘택트(120)와 칩 콘택트(110)의 연결은 또한 적절한 기계적 강도로 주변 장치 칩(102)과 제1 인터포저(124) 간의 접착력을 제공할 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)의 제1 메모리 어레이 장치 칩(142)은 칩 기판(144), 교번 도체/유전체 스택(alternating conductor/dielectric stack, 152), 상호 연결층(154)(본 명세서에서 "어레이 상호 연결층"이라 함), 제1 메모리 어레이 장치 칩(142)의 하면 상의 복수의 바텀 칩 콘택트(bottom chip contact, 140), 및 제1 메모리 어레이 장치 칩(142)의 상면 상의 복수의 탑 칩 콘택트(156)를 포함할 수 있다. 탑 칩 콘택트(156)와 교번 도체/유전체 스택(152)은 칩 기판(144)의 동일한 면에 배치되고, 바텀 칩 콘택트(140)와 교번 도체/유전체 스택(152)은 칩 기판(144)의 서로 다른 면에 배치된다. 칩 기판(144)은 실리콘(예를 들어, 단일 단결정 실리콘), SiGe, GaAs, Ge, SOI, 또는 다른 적합한 재료를 포함할 수 있다.
일부 실시예에서, 교번 도체/유전체 스택(152)은 도체층과 유전체 층을 각각 포함하는 복수의 쌍을 포함한다. 교번 도체/유전체 스택(152)이 칩 기판(144) 상에 형성될 수 있다. 일부 실시예에서, 제1 메모리 어레이 장치 칩(142)이 거꾸로 뒤집혀 있고, 따라서 교번 도체/유전체 스택(152)은 칩 기판(144) 아래에 배치된다. 교번 도체/유전체 스택(152) 내의 도체층과 유전체 층은 수직 방향으로 번갈아 나타날 수 있다. 도체층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체를 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 메모리 어레이 장치 칩(142)은 NAND 메모리 스트링(150)의 제어 게이트에 전기적 연결을 제공하는 워드 라인 비아 콘택트(word line via contact, 153)를 더 포함할 수 있다. 각각의 워드 라인 비아 콘택트(153)는, 제1 메모리 어레이 장치 칩(142)의 워드 라인을 개별적으로 어드레싱하기 위해 교번 도체/유전체 스택(152) 내의 도체 계층과 접촉하는 하단부를 가지고 있을 수 있다.
일부 실시예에서, 제1 메모리 어레이 장치 칩(142)은, 칩 기판(144) 상에 형성되는 NAND 메모리 스트링(150)의 어레이 형태로 메모리 셀이 제공되는 NAND 플래시 메모리 칩이다. 각각의 NAND 메모리 스트링(150)은 교번 도체/유전체 스택(152)을 통해 수직으로 연장될 수 있고, 직렬로 수직으로 연결되는 복수의 메모리 셀을 포함할 수 있다. 메모리 셀을 수직으로(즉, y 방향으로) 형성하는 능력이 칩 영역당 메모리 밀도를 효과적으로 높인다. 일부 실시예에서, 각각의 NAND 메모리 스트링(150)은 반도체 채널과 유전체 층("메모리 필름"이라고도 함)을 포함한다. 반도체 채널은 교번 도체/유전체 스택(152)을 통해 수직으로 연장될 수 있고, 비정질 실리콘, 또는 폴리 실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함할 수 있다. 유전체 층은 터널링층, 저장층("전하 트랩/저장층"이라고도 함), 및 차단층을 포함하는 복합층일 수 있다. 각각의 NAND 메모리 스트링(150)은 실린더 형상(예를 들어, 기둥 형상)을 가지고 있을 수 있다. 일부 실시예에 따라, 반도체 채널, 터널링층, 저장층, 및 차단층은 이 순서로 중심으로부터 기둥의 외측 표면을 향하는 방향을 따라 배열된다. 예를 들어, 터널링층은 교번 도체/유전체 스택과 반도체 채널 사이에 배치되고, 저장층은 터널링층과 교번 도체/유전체 스택(152) 사이에 배치된다. 터널링층은 실리콘 산화물, 질화 규소, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층은 실리콘 질화물, 실리콘 질산화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 질화물, 유전율이 높은(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
도 1에 도시된 바와 같이, 어레이 상호 연결층(154)은 교번 도체/유전체 스택(152)과 교번 도체/유전체 스택(152) 내의 NAND 메모리 스트링(150) 위에 배치될 수 있다. 어레이 상호 연결층(154)은 하나 이상의 ILD 층에 형성되는 상호 연결 라인과 비아 콘택트를 포함하는 복수의 상호 연결부를 포함할 수 있다. 일부 실시예에서, 어레이 상호 연결층(154) 내의 상호 연결부는 로컬 상호 연결부(예를 들어, 비트 라인 비아 콘택트)을 포함하고, 로컬 상호 연결부 각각은 대응하는 NAND 메모리 스트링(150)의 상단부와 접촉하는 하단부를 가지고 있다. 일부 실시예에서, 어레이 상호 연결층(154) 내의 상호 연결부는 BEOL(back-end-of-line) 상호 연결부를 포함하고, 이들 중 적어도 일부가 탑 칩 콘택트(156)와 접촉하는 상단부를 가지고 있다. 따라서, BEOL 상호 연결부는 교번 도체/유전체 스택(152)(예를 들어, NAND 메모리 스트링(150)) 내의 구성 요소와 탑 칩 콘택트(156) 사이에서 전기적 연결을 제공할 수 있다.
일부 실시예에서, 제1 메모리 어레이 장치 칩(142)은 교번 도체/유전체 스택(152)을 통해 수직으로 연장되는 하나 이상의 스루 어레이 콘택트(through array contact, TAC)(146)을 포함한다. TAC(146)는 교번 도체/유전체 스택(152) 전체와 칩 기판(144)의 적어도 일부를 통해 연장될 수 있다. TAC(146)는 하단 칩 콘택트(140) 및/또는 탑 칩 콘택트(156)로 라우팅될 교번 도체/유전체 스택(152)(예를 들어, NAND 메모리 스트링(150)) 내의 구성 요소로부터 오는 전기 신호를 수반할 수 있다. TAC(146)는 또한 바텀 칩 콘택트(140)와 탑 칩 콘택트(156) 사이에서 전기적 연결을 제공할 수 있다. 예를 들어, TAC(146)의 하단이 바텀 칩 콘택트(140)와 접촉하고, TAC(146)의 상단이 어레이 상호 연결층(154)의 상호 연결부와 접촉한다. 도 1에 도시된 바와 같이, 제1 메모리 어레이 장치 칩(142)은 또한 교번 도체/유전체 스택(152)(예를 들어, NAND 메모리 스트링(150)) 내의 구성 요소와 바텀 칩 콘택트(140) 사이에서 전기적 연결을 제공할 수 있고, 칩 기판(144)의 전체 두께를 통해 수직으로 연장되는 스루 기판 비아 콘택트(147)(예를 들어, TSV)를 포함할 수 있다.
탑 및 바텀 칩 콘택트(156, 140)는 어레이 상호 연결층(154) 내의 상호 연결부, TAC(146), 및/또는 스루 기판 비아 콘택트(147)를 통해 NAND 메모리 스트링(150)에 전기적으로 연결될 수 있다. 일부 실시예에서, 칩 콘택트(140, 156)는 전도성 패드, 예컨대 솔더 패드이다. 전도성 패드는 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함하는 도체를 포함할 수 있다. 일부 실시예에서, 전도성 패드는 약 100 nm ~ 약 1 μm, 예컨대 100 nm ~ 1 μm의 범위(예를 들어, 100 nm, 200 nm, 300 nm, 400 nm, 500 nm, 600 nm, 700nm, 800 nm, 900 nm, 1 μm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값 중 2개의 값에 의해 정의된 범위)의 크기를 가지고 있. 다 일부 실시예에서, 칩 콘택트(140, 156)는 전도성 범프, 예컨대 솔더 패드상의 솔더 범프(도시되지 않음)이다. 납땜/솔더 범프 재료는 63Sn/Pb, Cu/Sb/Ag/Sn, 및 95.5Sn/3.8Ag/0.7Cu와 같은 합금을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시예에서, 전도성 범프는 약 1 μm ~ 약 100 μm, 예컨대 1 μm ~ 100 μm의 범위(예를 들어, 1 μm, 5 μm, 10 μm, 20 μm, 30 μm, 40 μm, 50 μm, 60 μm, 70 μm, 80 μm, 90 μm, 100 μm, 이러한 값 중 하나에 의해 하한으로 경계가 지정된 모든 범위, 또는 이러한 값 중 2개에 의해 정의된 범위)의 크기를 가지고 있다.
도 1에 도시된 바와 같이, 연결 공정의 완료시, 각각의 인터포저 콘택트(130)(예를 들어, 전도성 범프)는 제1 메모리 어레이 장치 칩(142)의 대응하는 바텀 칩 콘택트(140)(예를 들어, 전도성 패드)에 부착(예를 들어, 견고하게 융합)될 수 있다. 바텀 칩 콘택트(140)가 전도성 범프이고 인터포저 콘택트(130)가 전도성 패드라는 점에서 반대 배열이 가능하다고 이해해야 한다. 인터포저 콘택트(130)와 바텀 칩 콘택트(140)가 도체를 포함할 수 있으므로, 인터포저 콘택트(130)와 바텀 칩 콘택트(140)의 결합은 제1 메모리 어레이 장치 칩(142)과 제1 인터포저(124) 사이에서 저저항 전기 콘택트(예를 들어, 금속-금속 콘택트)를 형성할 수 있다. 인터포저 콘택트(130)와 바텀 칩 콘택트(140)의 결합은 또한 적절한 기계적 강도로 제1 메모리 어레이 장치 칩(142)과 제1 인터포저(124) 사이의 접착을 제공할 수 있다. 일부 실시예에서, 제1 메모리 어레이 장치 칩(142)이 먼저 거꾸로 뒤집히고(탑 칩 콘택트(156)가 인터포저 콘택트(130)를 향해 아래로 향함), 그런 다음 탑 칩 콘택트(156)를 인터포저 콘택트(130)에 부착함으로써 제1 인터포저(124)와 연결되는 것으로 이해해야 한다.
결과적으로, 주변 장치 칩(102)과 제1 메모리 어레이 장치 칩(142)이 모두 반대편의 제1 인터포저(124)에 부착될 수 있으므로, 주변 장치 칩(102)과 제1 메모리 어레이 장치 칩(142)이 제1 인터포저(124)에 의해 전기적으로 그리고 기계적으로 결합됨으로써, 2-레벨 메모리 장치(170)를 형성할 수 있다. 예를 들어, 주변 장치 칩(102) 내의 트랜지스터(107)로부터 오는 전기적 신호가 주변 상호 연결층(108) 내의 상호 연결부, 칩 콘택트(110), 인터포저 콘택트(120), 재분배층(122), 스루 기판 비아 콘택트(126), 재분배층(128), 인터포저 콘택트(130), 바텀 칩 콘택트(140), TAC(146), 및 어레이 상호 연결층(154) 내의 상호 연결부를 이용하여 저저항 전기 콘택트를 가진 제1 메모리 어레이 장치 칩(142) 내의 탑 칩 콘택트(156)로 라우팅될 수 있다. 또한, 칩 콘택트(110, 140)와 인터포저 콘택트(120, 130)의 크기를 조절하거나 및/또는 재분배층(122, 128)에서 상호 연결 라우팅을 배열함으로써, 주변 장치 칩(102)과 제1 메모리 어레이 장치 칩(142)을 통합하는 공정 어려움이, 예를 들어 더 나은 CD 제어와 완화된 리소그래피 정렬과 오버레이 사양으로 크게 줄어들 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 하나의 주변 장치 칩(예를 들어, 주변 장치 칩(102))과 복수의 메모리 어레이 장치 칩(예를 들어, 수직으로 적층된 복수의 메모리 어레이 장치 칩)을 수직으로 통합하는 멀티레벨 메모리 장치일 수 있다. 일부 실시 예에서, 3D 메모리 장치(100)는 2-레벨 메모리 장치(170)의 맨 위에 제2 메모리 어레이 장치 칩(172)이 적층된 3-레벨 메모리 장치이다. 제2 메모리 어레이 장치 칩(172)은 제1 및 제2 메모리 어레이 장치 칩(142, 172) 사이에 수직으로 배치된 제2 인터포저(164)에 의해 2-레벨 메모리 장치(170)에 전기적으로 그리고 기계적으로 연결될 수 있다.
제1 메모리 어레이 장치 칩(142)과 유사하게, 제2 메모리 어레이 장치 칩(172)은 칩 기판(184), 교번 도체/유전체 스택(192), 교번 도체/유전체 스택(192)을 통해 각각 수직으로 연장되는 NAND 메모리 스트링(190)의 어레이, 복수의 워드 라인 비아 콘택트(193), 복수의 TAC(186), 복수의 스루 기판 비아 콘택트(187), 및 어레이 상호 연결층(194)을 포함한다. 제2 인터포저(164)에 부착하기 위해, 제2 메모리 어레이 장치 칩(172)은 또한 하면에 바텀 칩 콘택트(196)의 세트를 포함할 수 있다. 추가적으로 또는 선택적으로, 제2 메모리 어레이 장치 칩(172)은, 3D 메모리 장치(100)의 메모리 어레이 레벨을 더 높이기 위해 다른 인터포저(도시되지 않음)에 부착될 상면에 탑 칩 콘택트(196)의 세트를 포함할 수 있다. 일부 실시예에서, 제2 메모리 어레이 칩(172)은 셀 밀도를 높이기 위한 제1 메모리 어레이 장치 칩(142)의 복제물이다. 따라서, 제1 및 제2 메모리 어레이 장치 칩(142, 172) 모두의 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)의 세부사항이 즉시 이해될 것이며 반복되지 않을 것이다.
제1 인터포저(124)와 유사하게, 제2 인터포저(164)는 인터포저 기판(171), 인터포저 기판(171)의 대향하는 면에 형성된 2개의 재분배층(162, 168), 및 복수의 스루 기판 비아 콘택트(176)를 포함할 수 있다. 제1 및 제2 메모리 어레이 장치 칩(142, 172)에 부착하기 위해, 제2 인터포저(164)도 제2 인터포저(162)의 대향하는 면(예를 들어, 상면과 하면)에 배치된 2개의 세트의 인터포저 콘택트(160, 180)를 포함할 수 있다. 인터포저 콘택트(160, 180)는 각각 제1 메모리 어레이 장치 칩(142)의 탑 칩 콘택트(156)와 제2 메모리 어레이 장치 칩(172)의 바텀 칩 콘택트(196)에 부착될 수 있다. 일부 실시예에서, 제2 인터포저(164)는 수직 통합 능력을 높이기 위한 제1 인터포저(124)의 복제물이다. 따라서, 제1 및 제2 인터포저(124, 164) 모두의 유사한 구조(예를 들어, 재료, 제조 공정, 기능 등)의 세부사항이 즉시 이해될 것이며 반복되지 않을 것이다.
인터포저를 이용하는 장치 칩 접합 공정이 반복 가능한 공정이라고 이해해야 한다. 더 많은 반복으로, 3개 이상의 레벨을 가진 3D 메모리 장치(100)가 형성될 수 있다. 또한, 각각의 레벨의 상대적인 수직 위치가 도 1에 도시된 예로 제한되지 않는다고 이해해야 한다. 예를 들어, 주변 장치 칩(102)은 바텀 레벨(도 1에 도시된 바와 같이), 탑 레벨, 또는 멀티레벨 메모리 장치의 임의의 중간 레벨일 수 있다. 또한, 각각의 레벨의 방향이 도 1에 도시된 예로 제한되지 않는다고 추가로 이해해야 한다. 예를 들어, 주변 장치 칩(102), 제1 메모리 어레이 장치 칩(142) 및/또는 제2 메모리 어레이 장치 칩(172)은 멀티레벨 메모리 장치 내에서 거꾸로 뒤집힐 수 있다. 즉, 장치 칩의 활성면(예를 들어, 주변 장치 또는 메모리 어레이 장치가 형성되는 면)은 멀티레벨 메모리 장치에서 위를 향하거나 또는 아래를 향할 수 있다. 주변 장치 칩(102)이 중간 레벨에 있거나 및/또는 멀티레벨 메모리 장치에서 거꾸로 뒤집힐 때, 추가 칩 콘택트(도시되지 않음)가 후면 상호 연결부 라우팅을 위한 스루 기판 비아 콘택트를 동반하는 칩 기판(104)의 후면에 형성될 수 있다.
예를 들어, 도 2a 내지 도 2h는 다양한 실시예에 따른, 인터포저를 이용하여 주변 장치 칩과 메모리 어레이 장치 칩이 적층된 예시적인 3D 메모리 장치(200)의 개략도이다. 도 2에 도시된 바와 같이, 8개의 서로 다른 장치 칩 배열이 2-레벨 3D 메모리 장치(200)로부터 도출될 수 있다. 3D 메모리 장치(200)는 주변 장치 칩(202), 인터포저(208), 및 메모리 어레이 장치 칩(212)을 포함할 수 있다. 일부 실시예에서, 주변 장치 칩(202)은 주변 장치(예를 들어, 트랜지스터)가 형성되는 활성면(206)과 칩 기판을 가진 수동면(204)을 더 포함한다. 유사하게, 일부 실시예에 따르면, 메모리 어레이 장치 칩(212)은 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)가 형성되는 활성면(216)과 칩 기판을 가진 수동면(214)을 더 포함한다. 인터포저(208)는 양면에 동일한 패턴을 포함할 수 있고, 따라서 뒤집는 것이 새로운 변경을 생성하지 않는다. 주변 장치 칩(202)과 메모리 어레이 장치 칩(212)은 인터포저(208)의 대향면에 각각 부착될 수 있고, 따라서 도 1에 관해 상세하게 설명한 바와 같이 인터포저(208)에 의해 전기적 및 기계적으로 연결되어 3D 메모리 장치(200)를 형성한다.
도 2a에 도시된 바와 같이, 연결된 주변 장치 칩(202)과 메모리 어레이 장치 칩(212)은 각각 활성면(216, 206)이 위를 향하고 수동면(214, 204)이 아래를 향한다. 주변 장치 칩(202)은 메모리 어레이 장치 칩(212) 아래에 배치된다. 도 2a를 기본 배열로 이용하여, 도 2b의 3D 메모리 장치(200)는 메모리 어레이 장치 칩(212)을 뒤집어서 형성되고; 도 2c의 3D 메모리 장치(200)는 주변 장치 칩(202)을 뒤집어서 형성되며; 도 2d의 3D 메모리 장치(200)는 주변 장치 칩(202)과 메모리 어레이 장치 칩(212)을 뒤집어서 형성된다. 또한, 도 2e 내지 도 2h의 3D 메모리 장치(200)는 도 2a 내지 도 2d의 3D 메모리 장치(200)로부터 각각 메모리 어레이 장치 칩(212)과 주변 장치 칩(202)의 수직 위치를 맞바꾸어 형성된다.
도 2a 내지 도 2h에 도시된 바와 같이, 3D 메모리 장치(200)의 각각의 콘택트(210)는 주변 장치 칩(202) 또는 메모리 어레이 장치 칩(212)의 외부 표면에 형성되는 칩 콘택트, 및 인터포저(208)의 양쪽 측면에서 외부 표면에 형성되는 인터포저 콘택트를 포함한다. 칩 콘택트와 인터포저 콘택트가 부착(예를 들어, 융합)되어 콘택트(210)를 형성할 수 있다. 콘택트(210)가 2개의 부착된 전도성 범프의 형태이거나 또는 하나의 전도성 범프에 부착된 하나의 전도성 패드의 형태일 수 있다고 이해해야 한다.
도 2a 내지 도 2h의 콘택트(210)의 볼 형상은 단순화를 위한 것으로, 부착된 칩 콘택트와 인터포저 콘택트의 가능한 유형을 제한하지 않는다.
일부 실시예에서, 인터포저는 수직 방향으로 메모리 어레이 장치 칩만을 부착하는 데 사용될 수 있다. 예를 들어, 도 3a 내지 도 3d는 다양한 실시예에 따른, 인터포저를 이용하여 메모리 어레이 장치 칩이 적층된 예시적인 3D 메모리 장치(300)의 개략도이다. 도 3에 도시된 바와 같이, 4개의 장치 칩 배열이 2-레벨 3D 메모리 장치(300)(주변 장치가 생략됨)로부터 도출될 수 있다. 주변 장치는 직접 접합하거나, 또는 메모리 어레이 장치 칩의 동일한 칩 기판 상에 형성하거나, 또는 측면 칩 통합과 같은 다른 적절한 접근법에 의해 적층된 메모리 어레이 장치 칩에 전기적으로 그리고 기계적으로 연결될 수 있다고 이해해야 한다.
3D 메모리 장치(300)는 제1 메모리 어레이 장치 칩(302), 인터포저(308), 및 제2 메모리 어레이 장치 칩(312)을 포함할 수 있다. 일부 실시예에서, 제1 메모리 어레이 장치 칩(302)은 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)가 형성되는 활성면(306)과 칩 기판을 가진 수동면(304)을 더 포함한다. 유사하게, 일부 실시예에 따르면, 제2 메모리 어레이 장치 칩(312)은 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)가 형성되는 활성면(316)과 칩 기판을 가진 수동 면(314)을 더 포함한다. 인터포저(308)는 양측에 동일한 패턴을 포함할 수 있고, 따라서 이를 뒤집어도 새로운 변형이 생성되지 않는다. 위에서 도 1에 대해 상세하게 설명한 바와 같이, 제1 메모리 어레이 장치 칩(302)과 제2 메모리 어레이 장치 칩(312)은 각각 인터포저(308)의 반대측에 부착될 수 있고, 따라서 인터포저(308)에 의해 전기적으로 그리고 기계적으로 연결되어 3D 메모리 장치(300)를 형성한다.
도 3a에서, 연결된 제1 및 제2 메모리 어레이 장치 칩(302, 312)은 각각 활성면(316, 306)이 위를 향하고 수동면(314, 304)이 아래를 향한다. 도 3a를 기본 배열로 이용하여, 도 3b의 3D 메모리 장치(300)는 제2 메모리 어레이 장치 칩(312)을 뒤집어서 형성되고; 도 3c의 3D 메모리 장치(300)는 제1 메모리 어레이 장치 칩(302)을 뒤집어서 형성되며; 도 3d의 3D 메모리 장치(300)는 제1 및 제2 메모리 어레이 장치 칩(302, 312)을 뒤집어서 형성된다.
도 3a 내지 도 3d 각각에 도시된 바와 같이, 3D 메모리 장치(300)의 각각의 콘택트(310)는 제1 또는 제2 메모리 어레이 장치 칩(302, 312)의 외부 표면에 형성되는 칩 콘택트 및 인터포저(308)의 양쪽 측면에서 외부 표면에 형성되는 인터포저 콘택트를 포함한다. 칩 콘택트와 인터포저 콘택트가 부착(예를 들어, 융합)되어 콘택트(310)를 형성할 수 있다. 콘택트(310)가 2개의 부착된 전도성 범프의 형태이거나 또는 하나의 전도성 범프에 부착된 하나의 전도성 패드의 형태일 수 있다고 이해해야 한다. 도 3a 내지 도 3d의 콘택트(310)의 볼 형상이 단순화를 위한 것으로, 부착된 칩 콘택트와 인터포저 콘택트의 가능한 유형을 제한하지 않는다.
도 4a 내지 도 4d는 본 개시의 일부 실시예에 따른, 주변 장치 칩을 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다. 도 8은 일부 실시예에 따른, 주변 장치 칩을 형성하기 위한 예시적인 방법(800)의 흐름도이다. 도 4a 내지 도 4d와 도 8에 도시된 주변 장치 칩의 예가 도 1에 도시된 주변 장치 칩(102)을 포함한다. 도 4a 내지 도 4d와 도 8이 함께 설명될 것이다. 방법(800)에 도시된 단계가 한정적이지 않으며, 예시된 단계 이전에, 또는 예시된 단계 이후에, 또는 예시된 단계들 중 임의의 단계 사이에 수행될 수 있다고 이해해야 한다. 또한, 단계 중 일부가 동시에 수행될 수 있거나, 또는 도 8에 도시된 순서와 다른 순서로 수행될 수 있다.
도 8을 참조하면, 방법(800)은 주변 장치가 칩 기판 상에 형성되는 단계 802에서 시작한다. 칩 기판은 실리콘 기판일 수 있다. 도 4a에 도시된 바와 같이, 주변 장치는 실리콘 기판(402) 상에 형성된다. 주변 장치는 실리콘 기판(402) 상에 형성되는 복수의 트랜지스터(404)를 포함할 수 있다. 트랜지스터(404)는 포토리소그래피, 건식/습식 식각, 박막 증착, 열 성장, 주입, 화학 기계 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 복수의 처리 단계에 의해 형성될 수 있다. 일부 실시예에서, 도핑 영역(406)은 예를 들어 트랜지스터(404)의 소스 영역 및/또는 드레인 영역의 역할을 하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(402)에 형성된다. 일부 실시예에서, 절연 영역(408)(예를 들어, STI)이 또한 습식/건식 식각과 박막 증착에 의해 실리콘 기판(402)에 형성된다.
방법(800)은 도 8에 도시된 바와 같이 단계 804로 진행한다. 여기서, 상호 연결층(예를 들어, 주변 상호 연결층)이 주변 장치 위에 형성된다. 주변 상호 연결층은 하나 이상의 ILD 층에 형성되는 복수의 상호 연결부를 포함할 수 있다. 도 4b에 도시된 바와 같이, 주변 상호 연결층(416)이 실리콘 기판(402) 상에 그리고 트랜지스터(404) 위에 형성될 수 있다. 주변 상호 연결층(416)은 복수의 ILD 층에MEOL(middle-end-of-line) 및/또는 BEOL의 상호 연결 라인(412)과 비아 콘택트(414)를 포함하는 상호 연결부을 포함하여 주변 장치(예를 들어, 트랜지스터(404))와 전기적으로 연결될 수 있다.
일부 실시 예에서, 주변 상호 연결층(416)은 복수의 ILD 층 및 복수의 공정에서 ILD 층에 형성되는 상호 연결부를 포함한다. 예를 들어, 상호 연결 라인(412)과 비아 콘택트(414)는 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. 상호 연결 라인(412)과 콘택트(414)를 형성하는 제조 공정은 포토리소그래피, CMP, 습식/건식 식각, 또는 다른 적절한 공정도 포함할 수 있다. ILD 층은 하나 이상의 박막 증착 공정에 의해 증착되는, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 도 4b에 도시된 ILD 층과 상호 연결부는 집합적으로 "상호 연결층"(예를 들어, 주변 상호 연결층(416))으로 불릴 수 있다.
도 8에 도시된 바와 같이, 방법(800)은 주변 장치 칩의 외부 표면(예를 들어, 상면)에 칩 콘택트(예를 들어, 탑 칩 콘택트)가 형성되는 단계 806으로 진행한다. 도 4c에 도시된 바와 같이, 탑 칩 콘택트(420A)의 세트가 주변 상호 연결층(416)의 상부 표면에 형성된다. 탑 칩 콘택트(420A)는 주변 상호 연결층(416) 내의 상호 연결부(예를 들어, 비아 콘택트(414))를 통해 주변 장치(예를 들어, 트랜지스터(404))와 전기적으로 연결될 수 있다. 일부 실시예에서, 각각의 탑 칩 콘택트(420A)는 하나 이상의 도체 필름을 가진 전도성 패드, 예컨대 솔더 패드를 포함한다. 도체 필름은 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 전도성 패드는 CVD, PVD, ALD, 전해 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착될 수 있다. 전도성 패드를 형성하는 제조 공정아 포토리소그래피, 습식/건식 식각 등을 더 포함할 수 있다.
일부 실시예에서, 도 4d에 도시된 바와 같이, 탑 칩 콘택트(420B)의 세트가 주변 상호 연결층(416)의 상면에 형성된다. 각각의 탑 칩 콘택트(420B)는 전도성 범프, 예컨대 솔더 패드(통칭하여 "솔더 범프"라고 함) 상에 증착되는 솔더 도체를 포함할 수 있다. 솔더 범프 재료는 63Sn/Pb, Cu/Sb/Ag/Sn, 및 95.5Sn/3.8Ag/0.7Cu와 같은 합금을 포함할 수 있지만 이에 제한되지 않는다. 솔더 도체는 CVD, PVD, 전해 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 벌크 필름 증착 공정에 의해 증착될 수 있다. 열 리플로우 공정이 이후에 적용되어 둥근 모양의 솔더 범프를 형성할 수 있다. 전도성 범프를 형성하기 위한 제조 공정이 포토리소그래피, 습식/건식 식각 등을 포함할 수도 있다.
도 5a 내지 도 5g는 본 개시의 일부 실시예에 따른, 메모리 어레이 장치 칩을 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다. 도 9는 일부 실시예에 따른, 메모리 어레이 장치 칩을 형성하기 위한 예시적인 방법(900)의 흐름도이다. 도 5a 내지 도 5g와 도 9에 도시된 메모리 어레이 장치 칩의 예가 도 1에 도시된 제1 및 제2 메모리 어레이 장치 칩(142, 172)을 포함한다. 도 5a 내지 도 5g와 도 9가 함께 설명될 것이다. 방법(900)에 도시된 단계가 한정적이지 않으며, 예시된 단계 이전에, 또는 예시된 단계 후에, 또는 예시된 단계 중 어느 단계 사이에 수행될 수 있다고 이해해야 한다. 또한, 단계 중 일부가 동시에 수행될 수 있거나, 또는 도 8에 도시된 순서와 다른 순서로 수행될 수 있다.
도 9를 참조하면, 방법(900)은 교번 유전 도체/유전체 스택이 칩 기판 상에 형성되는 단계(902)에서 시작한다. 도 5a에 도시된 바와 같이, 제1 유전체 층(504)과 제2 유전체 층(506)의 쌍(본 명세서에서 "유전체 층 쌍"이라고 함)이 실리콘 기판(502) 상에 형성된다. 적층된 유전체 층 쌍은 교번 유전체 스택(508)을 형성할 수 있다. 교번 유전체 스택(508)은 제1 유전체 층(504), 및 제1 유전체 층(504)과 다른 제2 유전체 층(506)의 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물 층과 실리콘 산화물 층을 포함한다. 일부 실시예에서, 제1 유전체 층(504)은 각각 동일한 두께 또는 다른 두께를 가질 수 있다. 유사하게, 제2 유전체 층(506)은 각각 동일한 두께 또는 다른 두께를 가질 수 있다. 교번 유전체 스택(508)이 하나 이상의 박막 증착 공정에 의해 형성될 수 있고, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는다.
일부 실시예에서, 교번 유전체 스택(508)은 복수의 도체/유전체 층 쌍, 즉 도체층(예를 들어, 폴리실리콘)과 유전체 층(예를 들어, 실리콘 산화물)의 교번 스택으로 대체될 수 있다. 도 5b에 도시된 바와 같이, 교번 유전체 스택(508)의 각각의 제1 유전체 층(504)이 도체층(510)으로 대체됨으로써, 교번 도체/유전체 스택(518)에 복수의 도체/유전체 층 쌍을 형성한다. 제1 유전체 층(504)을 도체층(510)으로 대체하는 것은, 제2 유전체 층(506)에 대해 선택적인 제1 유전체 층(504)의 습식/건식 식각에 의해 그리고 도체층(510)으로 이 구조를 채움으로써 수행될 수 있다. 도체층(510)은 W, Co, Cu, Al, 도핑된 실리콘, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 도체층(510)은 박막 증착 공정, 예컨대 CVD, ALD, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 채워질 수 있다.
도 9에 도시된 바와 같이, 방법(900)은, 복수의 NAND 메모리 스트링이 칩 기판 상에 형성되는 단계 904로 진행한다. 각각의 NAND 메모리 스트링이 교번 도체/유전체 스택을 통해 수직으로 연장될 수 있다. 도 5b에 도시된 바와 같이, 복수의 NAND 메모리 스트링(512)이 실리콘 기판(502) 상에 형성된다. 일부 실시예에서, NAND 메모리 스트링(512)을 형성하는 제조 공정이 교번 도체/유전체 스택(518)을 통해 수직으로 연장되는 반도체 채널을 형성하는 단계를 포함한다. 일부 실시예에서, NAND 메모리 스트링(512)을 형성하는 제조 공정은, 반도체 채널과 교번 도체/유전체 스택(518) 사이에 유전체 층을 형성하는 단계를 더 포함한다. 유전체 층은 복합 유전체 층, 예컨대 터널링층, 저장층, 및 차단층을 포함하지만 이에 제한되지 않는 복수의 유전체 층의 조합일 수 있다. 터널링층은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체를 포함할 수 있다. 저장층은 메모리 작동용 전하를 저장하기 위한 재료를 포함할 수 있다. 저장층 재료는 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 반도체 채널과 유전체 층(터널링층과 그 안의 저장층을 포함)은 ALD, CVD, PVD, 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 공정에 의해 형성될 수 있다.
일부 실시예에서, 단계 904는 교번 도체/유전체 스택을 통해 각각 수직으로 연장되는 하나 이상의 TAC를 형성하는 단계를 더 포함한다. 도 5b에 도시된 바와 같이, TAC(514)가 교번 도체/유전체 스택(518)과, 실리콘 기판(502)의 적어도 일부를 통해 수직으로 연장되어 형성된다. 일부 실시예에서, TAC(514)를 형성하는 제조 공정은 건식/습식 식각 공정에 의해 교번 도체/유전체 스택(518)을 통해 수직 개구를 형성하고, 그런 다음 절연 목적을 위해 개구를 전도성 재료와 기타 재료로 채우는 것을 포함한다. TAC(514)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. TAC(514)의 개구는 ALD, CVD, PVD, 전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료와 기타 재료로 채워질 수 있다.
일부 실시예에서, 단계 904는 칩 기판을 통해 각각 수직으로 연장되는 스루 기판 비아 콘택트를 형성하는 단계를 더 포함한다. 스루 기판 비아 콘택트는 교번 도체/유전체 스택 내의 구성 요소, 예컨대 NAND 메모리 스트링과 접촉할 수 있다. 도 5b에 도시된 바와 같이, TSV(522)는 실리콘 기판(502)을 통해 형성되고 NAND 메모리 스트링(512)과 접촉한다. 일부 실시예에서, TSV(522)를 형성하는 제조 공정은 건식/습식 식각 공정에 의해 실리콘 기판(502)을 통해 수직 개구를 형성하고, 그런 다음 절연 목적을 위해 개구를 전도성 재료와 기타 재료로 채우는 것을 포함한다. TSV(522)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. TSV(522)의 개구는 ALD, CVD, PVD, 전해 도금, 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료와 기타 재료로 채워질 수 있다.
도 9에 도시된 바와 같이, 방법(900)은 상호 연결층(예를 들어, 어레이 상호 연결층)이 NAND 메모리 스트링 위에 형성되는 단계 906으로 진행한다. 도 5c에 도시된 바와 같이, 어레이 상호 연결층(528)은 교번 도체/유전체 스택(518)과 그 내부의 NAND 메모리 스트링(512) 위에 형성된다. 어레이 상호 연결층(528)은 NAND 메모리 스트링(512)에 그리고 NAND 메모리 스트링(512)으로부터 전기 신호를 전송하기 위한 하나 이상의 ILD 층에 상호 연결 라인과 비아 콘택트를 포함하는 상호 연결부(526)를 포함할 수 있다.
일부 실시예에서, 어레이 상호 연결층(528)은 복수의 공정에서 형성되는 복수의 ILD와 그 안의 상호 연결부(526)를 포함한다. 예를 들어, 상호 연결부(526)는 CVD, PVD, ALD, 전해 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 전도성 재료를 포함할 수 있다. 상호 연결부(526)를 형성하는 제조 공정은 포토리소그래피, CMP, 습식/건식 식각, 또는 다른 적절한 공정도 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착되는 유전체를 포함할 수 있다. 도 5에 도시된 ILD 층과 상호 연결부(526)는 집합적으로 "상호 연결층"(예를 들어, 어레이 상호 연결층(528))으로 불릴 수 있다.
도 9에 도시된 바와 같이, 방법(900)은 메모리 어레이 장치 칩의 하나의 표면 또는 양쪽 외부 표면(예를 들어, 상면 및/또는 하면)에 칩 콘택트가 형성되는 단계 908로 진행한다. 제1 세트의 칩 콘택트가 칩 기판의 전면에 형성될 수 있고, 제2 세트의 칩 콘택트가 칩 기판의 후면에 형성될 수 있다. 각각의 칩 콘택트는 전도성 패드(예를 들어, 솔더 패드) 또는 전도성 범프(예를 들어, 솔더 범프)일 수 있다. 도 5d에 도시된 바와 같이, 바텀 전도성 패드(532A)는 메모리 어레이 장치 칩의 하면에, 예를 들어 실리콘 기판(502)의 후면에 형성될 수 있다. 일부 실시예에서, 바텀 전도성 패드(532A)는 각각 TAC(514) 및 TSV(522)와 접촉한다. 도 5e에 도시된 바와 같이, 탑 전도성 패드(534A)는 메모리 어레이 장치 칩의 상면, 예를 들어 칩 기판(502)의 전면과 어레이 상호 연결층(528)에 형성될 수 있다. 일부 실시예에서, 탑 전도성 패드(534A)는 어레이 상호 연결층(528)의 상호 연결부(526)와 각각 접촉한다. 일부 실시예에서, 전도성 패드(532A, 534A)를 형성하는 제조 공정이 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있는 하나 이상의 도체 필름을 형성하는 것을 포함한다. 도체 필름은 PVD, CVD, ALD, 전해 도금, 무전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
대안적으로, 도 5f에 도시된 바와 같이, 바텀 전도성 범프(532B)가 메모리 어레이 장치 칩의 하면에, 예를 들어 실리콘 기판(502)의 후면에 형성될 수 있다. 일부 실시예에서, 바텀 전도성 범프(532B)는 각각 TAC(514) 및 TSV(522)와 접촉한다. 도 5g에 도시된 바와 같이, 탑 전도성 범프(534B)는 메모리 어레이 장치 칩의 상면, 예를 들어 칩 기판(502)의 전면과 어레이 상호 연결층(528)에 형성될 수 있다. 일부 실시예에서, 탑 전도성 범프(534B)는 어레이 상호 연결층(528) 내의 상호 연결부(526)와 각각 접촉한다. 일부 실시예에서, 전도성 범프(532B, 534B)를 형성하는 제조 공정이 솔더 패드를 형성한 다음 솔더 범프를 형성하는 것을 포함한다. 솔더 범프는 63Sn/Pb, Cu/Sb/Ag/Sn, 및 95.5Sn/3.8Ag/0.7Cu를 포함하지만 이에 제한되지 않는 솔더 재료를 포함할 수 있다. 솔더 범프는 PVD, CVD, 전해 도금, 무전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 솔더 물질의 증착 후에 열 리플로우가 적용된다.
도 6a 내지 도 6f는 본 개시의 일부 실시예에 따른, 인터포저를 형성하기 위한 예시적인 제조 공정을 나타낸 도면이다. 도 10은 일부 실시예에 따른, 인터포저를 형성하기 위한 예시적인 방법(1000)의 흐름도이다. 도 6a 내지 도 6F와 도 10에 도시된 인터포저의 예가 도 1에 도시된 제1 및 제2 인터포저(124, 164)를 포함한다. 도 6a 내지 도 6f와 도 10이 함께 설명될 것이다. 방법(1000)에 도시된 단계가 한정적이지 않고, 다른 단계가 예시된 단계 이전에, 또는 이후에, 또는 그 사이에 수행될 수 있다는 것을 이해해야 한다. 또한, 이러한 단계 중 일부가 동시에 수행될 수 있거나, 또는 도 10에 도시된 순서와 다른 순서로 수행될 수 있다.
도 10을 참조하면, 방법(1000)은 제1 분배층과 제1 세트의 인터포저 콘택트가 인터포저 기판의 일측(예를 들어, 상면)에 형성되는 단계 1002에서 시작한다. 제1 세트의 인터포저 콘택트는 전도성 패드 또는 전도성 범프일 수 있다. 도 6a에 도시된 바와 같이, 인터포저 기판(602)이 실리콘(예를 들어, 단결정 실리콘), 유리, 및 세라믹을 포함하지만 이에 제한되지 않는 재료로 제조될 수 있다. 제1 재분배층(604)은 인터포저 기판(602)의 상면에 형성될 수 있고, 전기 신호가 서로 단락되지 않고 횡방향으로 전송될 수 있도록 하나 이상의 ILD 층에 형성되는 상호 연결 라인과 비아 콘택트와 같은 상호 연결부를 포함할 수 있다. 상호 연결부는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는, 하나 이상의 박막 증착 공정에 의해 증착되는 유전체를 포함할 수 있다. ILD 층과 상호 연결부는 집합적으로 "재분배층"(예를 들어, 제1 재분배층(604))으로 불릴 수 있다.
제1 세트의 전도성 패드(606)가 인터포저 기판(602)의 상면에서 제1 재분배층(604)에 형성될 수 있다. 전도성 패드(606)는 제1 재분배층(604)의 상호 접속부와 접촉할 수 있다. 일부 실시예에서, 전도성 패드(606)는 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 복수의 도체 필름을 포함하는 솔더 패드이다. 도체 필름은 PVD, CVD, ALD, 전해 도금, 무전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
방법(1000)은 단계 1004로 진행한다. 여기서, 인터포저 기판을 통해 각각 연장되는 비아 콘택트(예를 들어, 인터포저 기판이 실리콘 기판이면, TSV)가 형성된다. 도 6b에 도시된 바와 같이, 복수의 비아 콘택트(610)("스루 기판 비아 콘택트"라고 함)이 인터포저 기판(602)의 전체 두께를 통해 형성되고 제1 재분배층(604)의 상호 연결부와 접촉한다. 일부 실시예에서, 제1 재분배층(604)이 사용되지 않으면, 스루 기판 비아 콘택트(610)는 전도성 패드(606)와 직접 전기적으로 접촉한다. 스루 기판 비아 콘택트(610)는 Al, Cu, 및 W를 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 스루 기판 비아 콘택트(610)을 형성하기 위한 공정이 포토리소그래피, 건식/습식 식각, 증착 등을 포함한다.
방법(1000)은 단계 1006으로 진행한다. 여기서, 제2 재분배층과 제2 세트의 인터포저 콘택트가 인터포저 기판의 다른 면(예를 들어, 하면)에 형성된다. 제2 세트의 인터포저 콘택트는 전도성 패드 또는 전도성 범프일 수 있다. 제2 재분배층은 스루 기판 비아 콘택트에 의해 제1 재분배층에 전기적으로 연결될 수 있다. 도 6c에 도시된 바와 같이, 제2 재분배층(620)이 인터포저 기판(602)의 하면에 형성될 수 있고, 전기 신호가 서로 단락되지 않고 횡방향으로 전송될 수 있도록 하나 이상의 ILD 층에 형성되는 상호 연결 라인과 비아 콘택트와 같은 상호 연결부를 포함할 수 있다. 제2 재분배층(620)의 상호 연결부는 스루 기판 비아 콘택트(610)와 접촉할 수 있다. 상호 연결부는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는, 하나 이상의 박막 증착 공정에 의해 증착되는 유전체를 포함할 수 있다. ILD 층과 상호 연결층은 집합적으로 "재분배층"(예를 들어, 제2 재분배층(620))으로 불릴 수 있다.
제2 세트의 전도성 패드(622)가 인터포저 기판(602)의 하면에서 제2 재분배층(620)에 형성될 수 있다. 전도성 패드(622)는 제2 재분배층(620)에서 상호 연결부와 접촉할 수 있다. 따라서, 인터포저 기판(602)의 대향하는 면의 제1 및 제2 세트의 전도성 패드(606, 622)가 제1 및 제2 재분배층(604, 620)에 의해 그리고 스루 기판 비아 콘택트(610)를 통해 전기적으로 연결될 수 있다. 일부 실시예에서, 전도성 패드(622)는 Al, Au, Cu, Cr, Ni, TiW, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 제조된 복수의 도체 필름을 포함하는 솔더 패드이다. 도체 필름은 PVD, CVD, ALD, 전해 도금, 무전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
전술한 바와 같이, 인터포저 양쪽에 있는 인터포저 콘택트는 전도성 패드 또는 전도성 범프일 수 있다. 일부 실시예에서, 인터포저 기판(602)의 맨 위에 있는 각각의 전도성 패드(606)는 전도성 범프(예를 들어, 솔더 범프)를 더 포함하고, 도 6d에 도시된 바와 같이 스스로 전도성 범프(630)로 변한다. 일부 실시예에서, 인터포저 기판(602)의 하면에 있는 각각의 전도성 패드(622)는 전도성 범프(예를 들어, 솔더 범프)를 더 포함하고, 도 6e에 도시된 바와 같이 스스로 전도성 범프(640)로 변한다. 일부 실시예에서, 인터포저 기판(602)의 상면과 하면 모두에 있는 전도성 패드(606, 622) 각각이 전도성 범프(예를 들어, 솔더 범프)를 더 포함하고, 도 6f에 도시된 바와 같이 각각 스스로 전도성 범프(630, 640)로 변한다. 솔더 범프는 63Sn/Pb, Cu/Sb/Ag/Sn, 및 95.5Sn/3.8Ag/0.7Cu를 포함하지만 이에 제한되지 않는 솔더 재료를 포함할 수 있다. 솔더 범프는 PVD, CVD, 전해 도금, 무전해 도금, 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다. 일부 실시예에서, 솔더 물질의 증착 후에 열 리플로우가 적용된다.
장치 칩(예를 들어, 주변 장치 칩과 메모리 어레이 장치 칩)과 인터포저를 형성한 후에, 장치 칩은 접합 공정을 통해 인터포저를 이용하여 수직으로 연결될 수 있다. 일부 실시예에서, 제1 장치 칩의 외부 표면(예를 들어, 상면 또는 하면) 상의 칩 콘택트가 인터포저의 일 측의 인터포저 콘택트에 부착되고, 제2 장치 칩의 외부 표면(예를 들어, 상면 또는 하면)의 칩 콘택트가 인터포저의 타 측의 인터포저 콘택트에 부착된다. 결과적으로, 제1 및 제2 장치 칩은 인터포저를 이용하여 수직 방향으로 전기적으로 그리고 기계적으로 연결된다. 도 7a 내지 도 7b는 일부 실시예에 따른, 주변 장치 칩과 메모리 장치 어레이 장치 칩을 인터포저에 부착하기 위한 예시적인 제조 공정을 나타낸 도면이다.
도 7a에 도시된 바와 같이, 인터포저(704)의 하면의 각각의 인터포저 콘택트(708)가 주변 장치 칩(702)의 상면의 대응하는 칩 콘택트(706)와 정렬될 수 있도록, 인터포저(704)가 주변 장치 칩(702)의 약간 위에 위치한다. 다음, 인터포저(704)는 대부분의 인터포저 콘택트(708)가 칩 콘택트(706)과 물리적으로 접촉할 때까지 하강한다. 일부 실시예에서, 인터포저 콘택트(708)와 칩 콘택트(706) 사이에 형성된 솔더 접합을 통해 주변 장치 칩(702)에 인터포저(704)를 결합하기 위해 열 압축과 같은 열 공정이 적용된다. 제1 접합 공정은 도 7b에 도시된 바와 같이 복합 장치(714)를 형성한다. 동일한 접합 공정이 반복되어 메모리 어레이 장치 칩(710)의 하부 칩 콘택트(712)를 인터포저(704)의 상면의 인터포저 콘택트(709)에 부착할 수 있다. 결과적으로, 메모리 어레이 장치 칩(710)은 인터포저 콘택트(709)와 바텀 칩 콘택트(712) 사이에 형성된 솔더 접합을 통해 복합 장치(714)에 접합된다. 2개의 접합 공정이 수행된 후에, 2-레벨 메모리 장치(716)가 형성된다. 일부 실시예에서, 메이팅 콘택트(예를 들어, 인터포저 콘택트 또는 칩 콘택트) 중 하나가 전도성 패드(예를 들어, 솔더 패드)를 포함하면, 다른 메이팅 콘택트가 전도성 범프(예를 들어, 솔더 범프)를 포함하여 접합 공정을 용이하게 한다.
특정 실시예에 대한 전술한 설명은, 과도한 실험 없이 현재의 일반적인 개념에서 벗어나지 않고, 다른 사람들이 당해 기술 분야의 지식을 적용함으로써 특정 실시예의 다양한 적용에 대해 즉시 수정하거나 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응과 수정은 본 명세서에 제시된 교시와 안내에 기초하여 개시된 실시예의 균등물의 의미와 범위 내에 있도록 하는 것이다. 본 명세서의 용어 또는 어법이 교시와 지침의 관점에서 숙련된 기술자에 의해 해석될 수 있도록, 본 명세서의 어법 또는 용어가 제한을 위한 것이 아니라 설명을 위한 것임을 이해해야 한다.
본 개시의 실시예는 지정된 기능과 이러한 기능의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계가 설명의 편의를 위해 본 명세서에서 임의로 정의되어 있다. 지정된 기능과 이러한 기능의 관계가 적절하게 수행되는 한, 대체 경계가 정의될 수 있다.
요약 및 요약 섹션은 발명자에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아니라 하나 이상의 실시예를 제시할 수 있고, 따라서 본 개시와 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 다음의 청구 범위와 청구 범위의 균등물에 따라서만 정의되어야 한다.

Claims (34)

  1. 3차원(three-dimensional, 3D) 메모리 장치로서,
    제1 장치 칩;
    제2 장치 칩; 및
    상기 제1 장치 칩과 상기 제2 장치 칩 사이에 수직으로 배치된 인터포저(interposer)
    를 포함하고,
    상기 제1 장치 칩은 주변 장치, 및 상기 제1 장치 칩의 표면에 배치되고 상기 주변 장치에 전기적으로 연결된 제1 칩 콘택트를 포함하며,
    상기 제2 장치 칩은 교번 도체/유전체 스택(alternating conductor/dielectric stack)과 상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링, 및 상기 제2 장치 칩의 표면에 배치되고 상기 메모리 스트링에 전기적으로 연결된 제2 칩 콘택트를 포함하고,
    상기 인터포저는 인터포저 기판, 상기 인터포저의 제1 표면에 배치된 제1 인터포저 콘택트, 및 상기 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된 제2 인터포저 콘택트를 포함하며,
    상기 제1 인터포저 콘택트는 상기 제1 칩 콘택트에 부착되고, 상기 제2 인터포저 콘택트는 상기 제2 칩 콘택트에 부착되는, 3차원(3D) 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 칩 콘택트 중 적어도 하나 또는 상기 제1 및 제2 인터포저 콘택트 중 적어도 하나가 전도성 범프(conductive bump)를 포함하는, 3차원(3D) 메모리 장치.
  3. 제2항에 있어서,
    상기 전도성 범프의 크기가 약 1 ㎛ ~ 약 100 ㎛인, 3차원(3D) 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 칩 콘택트 중 적어도 하나 또는 상기 제1 및 제2 인터포저 콘택트 중 적어도 하나가 전도성 패드(conductive pad)를 포함하는, 3차원(3D) 메모리 장치.
  5. 제4항에 있어서,
    상기 전도성 패드의 크기가 약 100 nm ~ 약 1 ㎛인, 3차원(3D) 메모리 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 및 제2 칩 콘택트와 상기 제1 및 제2 인터포저 콘택트 각각이 도체를 포함하는, 3차원(3D) 메모리 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 인터포저는,
    상기 인터포저 기판 위에 배치되고 상기 제1 및 제2 인터포저 콘택트 중 하나와 접촉하는 재분배층(redistribution layer); 및
    상기 제1 및 제2 인터포저 콘택트가 상기 재분배층과 제1 비아 콘택트(via contact)을 통해 전기적으로 연결될 수 있도록, 상기 인터포저 기판을 통해 연장되고 상기 제1 및 제2 인터포저 콘택트 중 다른 하나와 상기 재분배층에 전기적으로 연결된 제1 비아 콘택트
    을 더 포함하는, 3차원(3D) 메모리 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 장치 칩은 상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 비아 콘택트를 더 포함하고, 상기 제2 비아 콘택트는 상기 제2 칩 콘택트와 접촉하는 제1 단부를 포함하는, 3차원(3D) 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 장치 칩은 상기 제2 비아 콘택트의 제2 단부와 접촉하는 상호 연결층(interconnect layer)을 더 포함하는, 3차원(3D) 메모리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 칩 콘택트와 상기 메모리 스트링은 상기 교번 도체/유전체 스택이 형성된 칩 기판의 서로 다른 면에 배치되는, 3차원(3D) 메모리 장치.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제2 칩 콘택트와 상기 메모리 스트링은 상기 교번 도체/유전체 스택이 형성된 칩 기판의 동일한 면에 배치되는, 3차원(3D) 메모리 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 칩 콘택트와 상기 주변 장치는 상기 주변 장치가 형성된 칩 기판의 서로 다른 면에 배치되는, 3차원(3D) 메모리 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 칩 콘택트와 상기 주변 장치는 상기 주변 장치가 형성된 칩 기판의 동일한 면에 배치되는, 3차원(3D) 메모리 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 3D 메모리 장치는,
    제3 장치 칩; 및
    상기 제1 장치 칩과 상기 제2 장치 칩 중 하나와 상기 제3 장치 칩 사이에 수직으로 배치된 다른 인터포저
    를 더 포함하고,
    상기 제3 장치 칩은 다른 교번 도체/유전체 스택과 상기 다른 교번 도체/유전체 스택을 통해 수직으로 연장되는 다른 메모리 스트링, 및 상기 제3 장치 칩의 표면에 배치되고 상기 다른 메모리 스트링에 전기적으로 연결된 제3 칩 콘택트를 포함하며,
    상기 다른 인터포저는 다른 인터포저 기판, 상기 다른 인터포저의 제1 표면에 배치된 제3 인터포저 콘택트, 및 상기 다른 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 다른 인터포저 기판을 통해 상기 제3 인터포저 콘택트에 전기적으로 연결된 제4 인터포저 콘택트를 포함하고,
    상기 제1 및 제2 장치 칩 중 하나는 상기 제1 및 제2 장치 칩 중 하나의 다른 표면에 배치된 제4 칩 콘택트를 더 포함하며,
    상기 제3 인터포저 콘택트는 상기 제3 칩 콘택트에 부착되고, 상기 제4 인터포저 콘택트는 상기 제4 칩 콘택트에 부착되는, 3차원(3D) 메모리 장치.
  15. 3차원(three-dimensional, 3D) 메모리 장치로서,
    제1 장치 칩;
    제2 장치 칩; 및
    상기 제1 장치 칩과 상기 제2 장치 칩 사이에 수직으로 배치된 인터포저(interposer)
    를 포함하고,
    상기 제1 장치 칩은 제1 교번 도체/유전체 스택(alternating conductor/dielectric stack)과 상기 제1 교번 도체/유전체 스택을 통해 수직으로 연장되는 제1 메모리 스트링, 및 상기 제1 장치 칩의 표면에 배치되고 상기 제1 메모리 스트링에 전기적으로 연결된 제1 칩 콘택트를 포함하며,
    상기 제2 장치 칩은 제2 교번 도체/유전체 스택과 상기 제2 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 메모리 스트링, 및 상기 제2 장치 칩의 표면에 배치되고 상기 제2 메모리 스트링에 전기적으로 연결된 제2 칩 콘택트를 포함하며,
    상기 인터포저는 인터포저 기판, 상기 인터포저의 제1 표면에 배치된 제1 인터포저 콘택트, 및 상기 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결된 제2 인터포저 콘택트를 포함하고,
    상기 제1 인터포저 콘택트는 상기 제1 칩 콘택트에 부착되고, 상기 제2 인터포저 콘택트는 상기 제2 칩 콘택트에 부착되는, 3차원(3D) 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 및 제2 칩 콘택트 중 적어도 하나 또는 상기 제1 및 제2 인터포저 콘택트 중 적어도 하나는 전도성 범프(conductive bump)를 포함하는, 3차원(3D) 메모리 장치.
  17. 제16항에 있어서,
    상기 전도성 범프의 크기가 약 1 ㎛ ~ 약 100 ㎛인, 3차원(3D) 메모리 장치.
  18. 제15항에 있어서,
    상기 제1 및 제2 칩 콘택트 중 적어도 하나 또는 상기 제1 및 제2 인터포저 콘택트 중 적어도 하나는 전도성 패드(conductive pad)를 포함하는, 3차원(3D) 메모리 장치.
  19. 제18항에 있어서,
    상기 전도성 패드의 크기가 약 100 nm ~ 약 1 ㎛인, 3차원(3D) 메모리 장치.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 및 제2 칩 콘택트와 상기 제1 및 제2 인터포저 콘택트 각각이 도체를 포함하는, 3차원(3D) 메모리 장치.
  21. 제15항 내지 제20항 중 어느 한 항에 있어서,
    상기 인터포저는,
    상기 인터포저 기판 위에 배치되고 상기 제1 및 제2 인터포저 콘택트 중 하나와 접촉하는 재분배층(redistribution layer); 및
    상기 제1 및 제2 인터포저 콘택트가 상기 재분배층과 제1 비아 콘택트(via contact)을 통해 전기적으로 연결될 수 있도록, 상기 인터포저 기판을 통해 연장되고 상기 제1 및 제2 인터포저 중 다른 하나와 상기 재분배층에 전기적으로 연결된 제1 비아 콘택트
    을 더 포함하는, 3차원(3D) 메모리 장치.
  22. 제15항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 및 제2 장치 칩 중 적어도 하나는 대응하는 상기 제1 또는 제2 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 비아 콘택트를 더 포함하고, 상기 제2 비아 콘택트는 대응하는 상기 제1 또는 제2 칩 콘택트와 접촉하는 제1 단부를 포함하는, 3차원(3D) 메모리 장치.
  23. 제22항에 있어서,
    상기 제1 및 제2 장치 칩 중 적어도 하나는 상기 제2 비아 콘택트의 제2 단부와 접촉하는 상호 연결층(interconnect layer)을 더 포함하는, 3차원(3D) 메모리 장치.
  24. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제2 칩 콘택트와 상기 제2 메모리 스트링은 상기 제2 교번 도체/유전체 스택이 형성된 칩 기판의 서로 다른 면에 배치되는, 3차원(3D) 메모리 장치.
  25. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제2 칩 콘택트와 상기 제2 메모리 스트링은 상기 제2 교번 도체/유전체 스택이 형성된 칩 기판의 동일한 면에 배치되는, 3차원(3D) 메모리 장치.
  26. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 칩 콘택트와 상기 제1 메모리 스트링은 상기 제1 교번 도체/유전체 스택이 형성된 칩 기판의 서로 다른 면에 배치되는, 3차원(3D) 메모리 장치.
  27. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1 칩 콘택트와 상기 제1 메모리 스트링은 상기 제1 교번 도체/유전체 스택이 형성된 칩 기판의 동일한 면에 배치되는, 3차원(3D) 메모리 장치.
  28. 제15항 내지 제27항 중 어느 한 항에 있어서,
    상기 3D 메모리 장치는,
    제3 장치 칩; 및
    상기 제3 장치 칩과, 상기 제1 장치 칩과 상기 제2 장치 칩 중 하나 사이에 수직으로 배치된 다른 인터포저
    를 더 포함하고,
    상기 제3 장치 칩은 주변 장치, 및 상기 제3 장치 칩의 표면에 배치되고 상기 주변 장치에 전기적으로 연결된 제3 칩 콘택트를 포함하며,
    상기 다른 인터포저는 다른 인터포저 기판, 상기 다른 인터포저의 제1 표면에 배치된 제3 인터포저 콘택트, 및 상기 다른 인터포저의 제1 표면에 대향하는 제2 표면에 배치되고 상기 다른 인터포저 기판을 통해 상기 제3 인터포저 콘택트에 전기적으로 연결된 제4 인터포저 콘택트를 포함하고,
    상기 제1 및 제2 장치 칩 중 하나는 상기 제1 및 제2 장치 칩 중 하나의 다른 표면에 배치된 제4 칩 콘택트를 더 포함하며;
    상기 제3 인터포저 콘택트는 상기 제3 칩 콘택트에 부착되고, 상기 제4 인터포저 콘택트는 상기 제4 칩 콘택트에 부착되는, 3차원(3D) 메모리 장치.
  29. 3차원(three-dimensional, 3D) 메모리 장치를 형성하기 위한 방법으로서,
    칩 기판의 제1 면에 교번 도체/유전체 스택(alternating conductor/dielectric stack)을 형성하는 단계;
    상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링을 형성하는 단계;
    상기 칩 기판의 제1 면에 대향하는 제2 면에 칩 콘택트를 형성하는 단계 - 상기 칩 콘택트는 상기 메모리 스트링에 전기적으로 연결됨 -;
    인터포저 기판의 제1 면에 제1 인터포저 콘택트를 형성하는 단계;
    상기 인터포저 기판의 제1 면에 대향하는 제2 면에 제2 인터포저 콘택트를 형성하는 단계 - 상기 제2 인터포저 콘택트는 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결됨 -; 및
    상기 제1 인터포저 콘택트를 상기 칩 콘택트에 부착하는 단계
    를 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
  30. 제29항에 있어서,
    상기 제1 인터포저 콘택트를 형성하는 단계 이전에, 상기 인터포저 기판 위에 재분배층(redistribution layer)을 형성하는 단계; 및
    상기 제1 및 제2 인터포저 콘택트가 상기 재분배층과 제1 비아 콘택트를 통해 전기적으로 연결될 수 있도록, 상기 인터포저 기판을 통해 연장되고 상기 재분배층과 접촉하는 상기 제1 비아 콘택트를 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
  31. 제29항 또는 제30항에 있어서,
    상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 비아 콘택트를 형성하는 단계; 및
    상기 제2 비아 콘택트와 접촉하는 상호 연결층(interconnect layer)을 상기 칩 기판의 제1 면에 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
  32. 3차원(three-dimensional, 3D) 메모리 장치를 형성하기 위한 방법으로서,
    칩 기판의 제1 면에 교번 도체/유전체 스택(alternating conductor/dielectric stack)을 형성하는 단계;
    상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 메모리 스트링을 형성하는 단계;
    상기 칩 기판의 제1 면에 칩 콘택트를 형성하는 단계 - 상기 칩 콘택트는 상기 메모리 스트링에 전기적으로 연결됨 -;
    인터포저 기판의 제1 면에 제1 인터포저 콘택트를 형성하는 단계;
    상기 인터포저 기판의 제1 면에 대향하는 제2 면에 제2 인터포저 콘택트를 형성하는 단계 - 상기 제2 인터포저 콘택트는 상기 인터포저 기판을 통해 상기 제1 인터포저 콘택트에 전기적으로 연결됨 -; 및
    상기 제1 인터포저 콘택트를 상기 칩 콘택트에 부착하는 단계
    를 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
  33. 제32항에 있어서,
    상기 제1 인터포저 콘택트를 형성하는 단계 이전에, 상기 인터포저 기판 위에 재분배층(redistribution layer)을 형성하는 단계; 및
    상기 제1 및 제2 인터포저 콘택트가 상기 재분배층과 제1 비아 콘택트를 통해 전기적으로 연결될 수 있도록, 상기 인터포저 기판을 통해 연장되고 상기 재분배층과 접촉하는 상기 제1 비아 콘택트를 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
  34. 제32항 또는 제33항에 있어서,
    상기 교번 도체/유전체 스택을 통해 수직으로 연장되는 제2 비아 콘택트를 형성하는 단계; 및
    상기 칩 기판의 제1 면에 있고 상기 제2 비아 콘택트 및 상기 칩 콘택트와 접촉하는 상호 연결층(interconnect layer)을 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 장치를 형성하기 위한 방법.
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