KR20200108889A - 반도체 장치, 및 반도체 장치의 제조 방법 - Google Patents

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신-이치로 다카기
야스히토 요네타
마사하루 무라마츠
나오 이노우에
히로카즈 야마모토
신이치 나카타
다쿠오 고야마
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하마마츠 포토닉스 가부시키가이샤
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Abstract

반도체 장치는 실장 영역을 가지는 지지체와, 소정 거리를 통해서 실장 영역 상에 배치된 반도체 칩과, 지지체와 반도체 칩의 사이에 배치된 범프와, 반도체 칩의 바깥 가장자리의 일부분을 따르도록, 지지체와 반도체 칩의 사이에 배치된 벽부와, 지지체와 반도체 칩의 사이에 배치된 언더 필 수지층을 구비하고, 언더 필 수지층은 벽부의 외측의 측면을 덮고 있다.

Description

반도체 장치, 및 반도체 장치의 제조 방법
본 개시는 반도체 장치, 및 반도체 장치의 제조 방법에 관한 것이다.
제1 반도체 칩의 실장 영역에 제2 반도체 칩이 실장된 반도체 장치로서, 범프에 의해서 접합된 제1 반도체 칩과 제2 반도체 칩의 사이에 언더 필 수지층이 배치된 것이 알려져 있다. 이러한 반도체 장치를 제조함에 있어서는, 제1 반도체 칩과 제2 반도체 칩의 사이에 언더 필 수지층을 확실히 배치하기 위해서, 진공 충전법을 이용하는 경우가 있다(예를 들면, 특허 문헌 1 참조).
진공 충전법에서는, 진공 환경에 있어서, 제2 반도체 칩의 바깥 가장자리를 따르도록 제1 반도체 칩의 실장 영역에 언더 필 수지제를 환상으로 배치하여, 제1 반도체 칩과 제2 반도체 칩의 사이에 폐공간을 형성한다. 그 후, 대기압 환경으로의 해방에 의해서, 해당 폐공간에 대응하는 영역에 언더 필 수지제를 충전하고, 언더 필 수지제를 경화시킴으로써, 제1 반도체 칩과 제2 반도체 칩의 사이에 언더 필 수지층을 형성한다.
특허 문헌 1: 일본 공개특허공보 평8－264587호
그렇지만, 상술한 것 같은 반도체 장치를 제조함에 있어서, 언더 필 수지층의 확실한 배치를 위해서 진공 충전법을 이용하는 경우에는, 장치 사이즈의 소형화가 방해될 우려가 있다. 그 이유는 제2 반도체 칩의 바깥 가장자리를 따르도록 제1 반도체 칩의 실장 영역에 언더 필 수지제를 환상으로 배치하기 위해서, 제2 반도체 칩의 바깥 가장자리의 모든 부분을 따라서 제1 반도체 칩의 실장 영역을 확폭(擴幅)시키지 않을 수 없기 때문이다.
본 개시는 신뢰성의 향상 및 소형화가 도모된 반도체 장치, 및 그러한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 개시의 일 측면의 반도체 장치는, 실장 영역을 가지는 지지체와, 소정 거리를 통해서 실장 영역 상에 배치된 반도체 칩과, 지지체와 반도체 칩의 사이에 배치된 범프와, 반도체 칩의 바깥 가장자리의 일부분을 따르도록, 지지체와 반도체 칩의 사이에 배치된 벽부와, 지지체와 반도체 칩의 사이에 배치된 언더 필 수지층을 구비하고, 언더 필 수지층은 벽부의 외측의 측면을 덮고 있다.
이 반도체 장치에서는, 예를 들면 제조할 때 진공 충전법을 이용하는 경우에, 반도체 칩의 바깥 가장자리의 일부분을 따르도록 배치된 벽부와, 반도체 칩의 바깥 가장자리 중 해당 일부분을 제외한 다른 부분을 따르도록 배치된 언더 필 수지제로, 지지체와 반도체 칩의 사이에 폐공간을 형성할 수 있다. 이것에 의해, 반도체 칩의 바깥 가장자리의 일부분을 따라서 지지체의 실장 영역을 확폭시킬 필요가 없다. 따라서, 이 반도체 장치에서는, 언더 필 수지층의 확실한 배치, 및 장치 사이즈의 소형화가 실현된다. 또한, 이 반도체 장치에서는, 언더 필 수지층이 벽부의 외측의 측면을 덮고 있기 때문에, 벽부의 열화의 억제, 및 지지체와 반도체 칩의 접합 강도의 향상이 실현된다. 이상에 의해, 이 반도체 장치에 의하면, 신뢰성의 향상 및 소형화를 도모할 수 있다.
본 개시의 일 측면의 반도체 장치에서는, 언더 필 수지층은 벽부의 외측의 측면의 전체를 덮고 있어도 된다. 이 구성에 의하면, 벽부의 열화의 억제, 및 지지체와 반도체 칩의 접합 강도의 향상이 보다 확실히 실현된다.
본 개시의 일 측면의 반도체 장치에서는, 벽부의 재료는 범프의 재료와 동일해도 된다. 이 구성에 의하면, 범프와 벽부 사이의 열팽창 계수의 차에 기인하는 파손 등이 억제된다. 또, 범프 및 벽부의 형성이 용이해진다.
본 개시의 일 측면의 반도체 장치에서는, 지지체와 반도체 칩이 대향하는 방향에서 보았을 경우에, 벽부의 외측의 측면은, 반도체 칩의 바깥 가장자리의 일부분보다도 내측에 위치해 있어도 된다. 이 구성에 의하면, 벽부의 외측의 측면을 저면으로 하는 홈이 반도체 칩의 바깥 가장자리의 일부분을 따르도록 형성되기 때문에, 언더 필 수지층 중 벽부의 외측의 측면을 덮는 부분이 안정화됨과 아울러, 소형화에 기여하는 해당 부분의 돌출량이 보다 작아진다.
본 개시의 일 측면의 반도체 장치에서는, 언더 필 수지층은 반도체 칩의 바깥 가장자리의 일부분을 따르도록 해당 일부분의 외측에 있어서 실장 영역에 배치된 제1 필릿(fillet)부와, 반도체 칩의 바깥 가장자리 중 일부분을 제외한 다른 부분을 따르도록 해당 다른 부분의 외측에 있어서 실장 영역에 배치된 제2 필릿부를 포함하고, 제1 필릿부의 폭은, 제2 필릿부의 폭보다도 작아도 된다. 이 구성에 의하면, 장치 사이즈의 소형화가 유지되면서, 지지체와 반도체 칩의 접합 밸런스 및 접합 강도의 향상이 실현된다.
본 개시의 일 측면의 반도체 장치에서는, 제1 필릿부 및 제2 필릿부는, 반도체 칩의 측면에 도달해 있어도 된다. 이 구성에 의하면, 지지체와 반도체 칩의 접합 밸런스 및 접합 강도의 향상이 보다 확실히 실현된다.
본 개시의 일 측면의 반도체 장치에서는, 지지체는 실장 영역과 서로 이웃하는 수광 영역을 추가로 가지고, 반도체 칩의 바깥 가장자리의 일부분은, 반도체 칩의 바깥 가장자리 중 수광 영역을 따르도록 연장되는 부분이어도 된다. 이 구성에 의하면, 반도체 칩과 수광 영역의 근접 배치가 가능해진다.
본 개시의 일 측면의 반도체 장치는, 실장 영역에 있어서 반도체 칩과 서로 이웃하는 다른 반도체 칩을 추가로 구비하고, 반도체 칩의 바깥 가장자리의 일부분은, 반도체 칩의 바깥 가장자리 중 다른 반도체 칩을 따르도록 연장되는 부분이어도 된다. 이 구성에 의하면, 반도체 칩과 다른 반도체 칩의 근접 배치가 가능해진다.
본 개시의 일 측면의 반도체 장치에서는, 지지체는 실장 영역과 서로 이웃하는 단자 영역을 추가로 가지고, 반도체 칩의 바깥 가장자리의 일부분은, 반도체 칩의 바깥 가장자리 중 단자 영역을 따르도록 연장되는 부분이어도 된다. 이 구성에 의하면, 반도체 칩과 단자 영역의 근접 배치가 가능해진다.
본 개시의 일 측면의 반도체 장치의 제조 방법은, 지지체가 가지는 실장 영역 상에, 소정 거리를 통해서 반도체 칩을 배치하고, 지지체와 반도체 칩의 사이에 배치된 범프, 및 반도체 칩의 바깥 가장자리의 일부분을 따르도록, 지지체와 반도체 칩의 사이에 배치된 벽부에 의해서, 지지체와 반도체 칩을 접합하는 제1 공정과, 제1 기압의 환경에 있어서, 반도체 칩의 바깥 가장자리 중 일부분을 제외한 다른 부분을 따르도록 다른 부분의 외측에 있어서 실장 영역에 언더 필 수지제를 배치하고, 벽부 및 언더 필 수지제에 의해서, 지지체와 반도체 칩의 사이에 폐공간을 형성하는 제2 공정과, 상기 제1 기압보다도 높은 제2 기압의 환경으로의 배치에 의해서, 폐공간에 대응하는 영역에 언더 필 수지제를 충전하고, 언더 필 수지제를 경화시킴으로써, 지지체와 반도체 칩의 사이에 언더 필 수지층을 배치하는 제3 공정을 구비한다.
이 반도체 장치의 제조 방법에서는, 반도체 칩의 바깥 가장자리의 일부분을 따르도록 배치된 벽부와, 반도체 칩의 바깥 가장자리 중 해당 일부분을 제외한 다른 부분을 따르도록 배치된 언더 필 수지제로, 지지체와 반도체 칩의 사이에 폐공간을 형성한다. 이것에 의해, 반도체 칩의 바깥 가장자리의 일부분을 따라서는 지지체의 실장 영역을 확폭시킬 필요가 없다. 따라서, 이 반도체 장치의 제조 방법에 의하면, 신뢰성의 향상, 및 장치 사이즈의 소형화가 실현된 반도체 장치가 얻어진다.
본 개시에 의하면, 신뢰성의 향상 및 소형화가 도모된 반도체 장치, 및 그러한 반도체 장치의 제조 방법을 제공할 수 있다.
도 1은 일 실시 형태의 반도체 장치의 평면도이다.
도 2는 도 1에 도시되는 II－II선을 따른 반도체 장치의 단면도이다.
도 3의 (a)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 평면도이다. 도 3의 (b)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 4의 (a)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 평면도이다. 도 4의 (b)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 5의 (a)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 평면도이다. 도 5의 (b)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 6의 (a)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 평면도이다. 도 6의 (b)는 도 1에 도시되는 반도체 장치의 제조 방법의 일 공정을 나타내는 단면도이다.
도 7의 (a) 및 (b)는 다른 실시 형태의 반도체 장치의 일부의 단면도이다.
도 8은 다른 실시 형태의 반도체 장치의 평면도이다.
도 9는 도 8에 도시되는 IX－IX선을 따른 반도체 장치의 단면도이다.
도 10의 (a), (b) 및 (c)는, 다른 실시 형태의 반도체 장치의 평면도이다.
이하, 본 개시의 실시 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 덧붙여, 각 도면에 있어서 동일 또는 상당 부분에는 동일 부호를 부여하고, 중복하는 설명을 생략한다.
［반도체 장치의 구성］
도 1 및 도 2에 도시되는 것처럼, 반도체 장치(1)는 제1 반도체 칩(지지체)(10)과, 제2 반도체 칩(반도체 칩)(20)을 구비하고 있다. 제1 반도체 칩(10)은, 예를 들면 이미지 센서이다. 제2 반도체 칩(20)은, 예를 들면 판독 회로(ROIC)이다. 제1 반도체 칩(10)과 제2 반도체 칩(20)은, 플립 칩 본딩에 의해서 서로 접합되어 있다.
제1 반도체 칩(10)은 반도체 기판(11)에 있어서의 표면(11a) 측의 부분에 수광부(12) 및 회로부(13)가 만들어진 반도체 칩이다. 수광부(12)는 복수의 화소를 포함하고 있다. 회로부(13)는 표면(11a)에 마련된 복수의 전극 패드를 포함하고 있다. 대응하는 화소와 전극 패드는, 반도체 기판(11)에 만들어진 배선에 의해서 전기적으로 접속되어 있다. 덧붙여, 각 전극 패드는 언더 범프 메탈을 포함하는 경우가 있다.
반도체 기판(11)의 표면(11a)에는, 수광 영역(14) 및 실장 영역(15)이 마련되어 있다. 수광 영역(14)은 수광부(12)에 대응하는 영역이다. 실장 영역(15)은 회로부(13)에 대응하는 영역이다. 수광 영역(14)은 실장 영역(15)과 서로 이웃하고 있다. 일례로서, 반도체 기판(11)은 직사각형 판 모양(예를 들면, 20mm×15mm×1mm(두께) 정도의 직사각형 판 모양)으로 형성되어 있고, 직사각형 모양의 수광 영역(14)은, 직사각형 모양의 표면(11a)에 있어서, 직사각형 모양의 실장 영역(15)과 서로 이웃하고 있다.
제2 반도체 칩(20)은 반도체 기판(21)에 있어서의 표면(21a) 측의 부분에 회로부(23)가 만들어진 반도체 칩이다. 회로부(23)는 표면(21a)에 마련된 복수의 전극 패드를 포함하고 있다. 일례로서, 반도체 기판(21)은 직사각형 판 모양(예를 들면, 10mm×10mm×1mm(두께) 정도의 직사각형 판 모양)으로 형성되어 있다. 덧붙여, 각 전극 패드는 언더 범프 메탈을 포함하는 경우가 있다.
제2 반도체 칩(20)은 반도체 기판(11)의 표면(11a)과 반도체 기판(21)의 표면(21a)이 마주 본 상태로, 소정 거리(예를 들면 5μm 정도)를 통해서 제1 반도체 칩(10)의 실장 영역(15) 상에 배치되어 있다. 제1 반도체 칩(10)과 제2 반도체 칩(20)이 대향하는 방향 A(이하, 간단하게 「방향 A」라고 함)에 있어서, 반도체 기판(11)의 표면(11a)에 마련된 복수의 전극 패드와 반도체 기판(21)의 표면(21a)에 마련된 복수의 전극 패드는, 1대 1로 대향하고 있다. 대향하는 전극 패드끼리는, 범프(2)에 의해서 전기적 또한 물리적으로 접속되어 있다. 각 범프(2)의 높이 및 폭은, 예를 들면 5μm 정도이며, 서로 이웃하는 범프(2)의 중심간 거리는, 예를 들면 20μm 정도이다.
제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에는, 복수의 범프(2)에 더하여 1개의 벽부(3)가 배치되어 있다. 벽부(3)의 높이 및 폭은, 예를 들면 5μm 정도이다. 제1 반도체 칩(10)과 제2 반도체 칩(20)은, 복수의 범프(2) 및 1개의 벽부(3)에 의해서 접합되어 있다. 즉, 벽부(3)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)에 맞닿아 있다. 벽부(3)의 재료는 범프(2)의 재료(예를 들면 SnAg, SnAgCu, SnBi, In 등)와 동일하다. 다만, 벽부(3)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 각각에 물리적으로는 접속되어 있지만, 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 각각에 전기적으로는 접속되어 있지 않다.
벽부(3)는 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 배치되어 있다. 바깥 가장자리(22)는, 방향 A에서 보았을 경우에 있어서의 제2 반도체 칩(20)의 바깥 가장자리이다. 바깥 가장자리(22)는, 방향 A에서 보았을 경우에 제1 반도체 칩(10)의 실장 영역(15)의 바깥 가장자리에 포함되어 있다. 바깥 가장자리(22)의 일부분(22a)은, 방향 A에서 보았을 경우에 수광 영역(14)을 따르도록 연장되는 부분이다. 일례로서, 바깥 가장자리(22)의 일부분(22a)은, 방향 A에서 보았을 경우에, 직사각형 모양의 바깥 가장자리(22)에 있어서의 수광 영역(14) 측의 한 변이며, 직사각형 모양의 수광 영역(14)에 있어서의 실장 영역(15) 측의 한 변을 따르도록 연장되어 있다.
벽부(3)의 외측의 측면(3a)(이하, 간단하게 「 측면(3a)」이라고 함)은, 방향 A에서 보았을 경우에, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)보다도 내측에 위치해 있다. 방향 A에서 보았을 경우에 있어서의 바깥 가장자리(22)의 일부분(22a)와 벽부(3)의 측면(3a)의 거리는, 10~100μm 정도이다. 덧붙여, 외측이란 방향 A에서 보았을 경우에 제2 반도체 칩(20)의 중심(中心)(중심(重心))에 대해서 제2 반도체 칩(20)의 바깥 가장자리(22)가 위치하는 측이고, 내측이란 방향 A에서 보았을 경우에 제2 반도체 칩(20)의 바깥 가장자리(22)에 대해서 제2 반도체 칩(20)의 중심(중심)이 위치하는 측이다.
제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에는, 언더 필 수지층(4)이 배치되어 있다. 언더 필 수지층(4)은 벽부(3)의 측면(3a)의 전체를 덮고 있다. 언더 필 수지층(4) 중 벽부(3)의 측면(3a)을 덮는 부분에 있어서는, 방향 A에서 보았을 경우에 있어서의 해당 부분의 폭(측면(3a)에 수직인 방향에 있어서의 폭)이, 벽부(3)의 한쪽의 단부(3b) 및 다른 쪽의 단부(3c)의 각각으로부터 벽부(3)의 측면(3a)의 중앙부(3d)에 가까워질수록 작아지고 있다. 다만, 방향 A에서 보았을 경우에 있어서의 해당 부분의 폭은, 대략 일정해도 된다.
언더 필 수지층(4)의 바깥 가장자리에는, 제1 필릿부(4a) 및 제2 필릿부(4b)가 마련되어 있다. 제1 필릿부(4a)는 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 해당 일부분(22a)의 외측에 있어서 제1 반도체 칩(10)의 실장 영역(15)에 배치된 부분이다. 제2 필릿부(4b)는 제2 반도체 칩(20)의 바깥 가장자리(22) 중 일부분(22a)을 제외한 다른 부분(22b)을 따르도록 해당 다른 부분(22b)의 외측에 있어서 제1 반도체 칩(10)의 실장 영역(15)에 배치된 부분이다.
제1 필릿부(4a) 및 제2 필릿부(4b)는, 제2 반도체 칩(20)의 측면(20a)(즉, 반도체 기판(21)의 측면)에 도달해 있다. 제1 필릿부(4a) 및 제2 필릿부(4b)의 각각의 높이(실장 영역(15)으로부터의 높이)는, 외측일수록 작아지고 있다. 제1 필릿부(4a)의 높이 H1은, 제2 필릿부(4b)의 높이 H2보다도 작다. 제1 필릿부(4a)의 폭 W1은, 제2 필릿부(4b)의 폭 W2보다도 작다. 덧붙여, 높이 H1, H2는 실장 영역(15)으로부터의 높이의 최대치이다. 폭 W1, W2는 방향 A에서 보았을 경우에 제2 반도체 칩(20)의 측면(20a)으로부터 외측으로 돌출되는 폭의 최대치이다.
［반도체 장치의 제조 방법］
도 3에 도시되는 것처럼, 각 범프(2)의 일부 및 벽부(3)의 일부가 마련된 제1 반도체 칩(10)과, 각 범프(2)의 일부 및 벽부(3)의 일부가 마련된 제2 반도체 칩(20)을 준비한다. 이어서, 제1 반도체 칩(10)의 실장 영역(15) 상에, 소정 거리를 통해서 제2 반도체 칩(20)을 배치하고, 대응하는 범프(2)의 일부끼리를 접촉시킴과 아울러 벽부(3)의 일부끼리를 접촉시킨다. 이어서, 도 4에 도시되는 것처럼, 가열에 의해서, 대응하는 범프(2)의 일부끼리를 일체화시킴과 아울러 벽부(3)의 일부끼리를 일체화시켜, 복수의 범프(2) 및 1개의 벽부(3)에 의해서, 제1 반도체 칩(10)과 제2 반도체 칩(20)을 접합한다(제1 공정).
이어서, 진공 충전법에 의해서, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 언더 필 수지층(4)을 배치한다. 즉, 도 5에 도시되는 것처럼, 진공 환경(소정의 진공도로 유지된 대기압보다도 저압의 환경)(제1 기압의 환경)에 있어서, 벽부(3)의 한쪽의 단부(3b)의 근방이 시점(始点)이 되고, 벽부(3)의 다른 쪽의 단부(3c)의 근방이 종점(終点)이 되도록, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(22b)을 따라서, 제1 반도체 칩(10)의 실장 영역(15)에 언더 필 수지제(40)를 공급해 간다. 이 언더 필 수지제(40)의 공급은, 디스펜서(50)를 주행시킴으로써 실시된다. 이것에 의해, 진공 환경에 있어서, 바깥 가장자리(22)의 다른 부분(22b)을 따르도록 해당 다른 부분(22b)의 외측에 있어서 실장 영역(15)에 언더 필 수지제(40)를 배치하여, 벽부(3) 및 언더 필 수지제(40)에 의해서, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 폐공간 S를 형성한다(제2 공정).
언더 필 수지제(40)의 공급의 시점은, 언더 필 수지제(40)가 모세관(毛細管) 현상에 의해서 벽부(3)의 한쪽의 단부(3b)에 도달하는 정도로 해당 단부(3b)의 근방일 필요가 있다. 마찬가지로, 언더 필 수지제(40)의 공급의 종점은, 언더 필 수지제(40)가 모세관 현상에 의해서 벽부(3)의 다른 쪽의 단부(3c)에 도달하는 정도로 해당 단부(3c)의 근방일 필요가 있다. 언더 필 수지제(40)의 공급의 시점과 벽부(3)의 한쪽의 단부(3b)의 거리, 및 언더 필 수지제(40)의 공급의 종점과 벽부(3)의 다른 쪽의 단부(3c)의 거리는, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 거리, 언더 필 수지제(40)의 점도 등에 의해서 설정된다. 덧붙여, 벽부(3)의 한쪽의 단부(3b)와 제2 반도체 칩(20)의 바깥 가장자리(22)의 최단 거리, 및 벽부(3)의 다른 쪽의 단부(3c)와 제2 반도체 칩(20)의 바깥 가장자리(22)의 최단 거리가, 각각, 10~100μm 정도(제1 반도체 칩(10)과 제2 반도체 칩(20)의 거리의 20배 미만 정도)이면, 언더 필 수지제(40)를 모세관 현상에 의해서 벽부(3)의 한쪽의 단부(3b) 및 다른 쪽의 단부(3c)에 도달하게 하여, 폐공간 S를 형성할 수 있다. 또, 방향 A에서 보았을 경우에, 벽부(3)의 한쪽의 단부(3b) 측에 있어서, 실장 영역(15) 중 제2 반도체 칩(20)의 바깥 가장자리(22)를 따른 환상 영역과 벽부(3)의 측면(3a)의 연장선이 교차하는 부분을 언더 필 수지제(40)의 공급의 시점으로 하고, 방향 A에서 보았을 경우에, 벽부(3)의 다른 쪽의 단부(3b) 측에 있어서, 실장 영역(15) 중 제2 반도체 칩(20)의 바깥 가장자리(22)를 따른 환상 영역과 벽부(3)의 측면(3a)의 연장선이 교차하는 부분을 언더 필 수지제(40)의 공급의 종점으로 하면, 후술하는 제3 공정에 있어서, 언더 필 수지제(40)의 일부가, 벽부(3)의 측면(3a)을 따라서 벽부(3)의 한쪽의 단부(3b) 및 다른 쪽의 단부(3c)의 각각으로부터 벽부(3)의 측면(3a)의 중앙부(3d)로 진행하기 쉬워진다.
이어서, 진공 환경을 해제하여 대기압으로 해방시킴으로써, 벽부(3) 및 언더 필 수지제(40)에 의해서 폐공간 S가 형성된 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 대기압 환경에 배치한다. 이 대기압 환경으로의 배치(제1 기압보다도 높은 제2 기압의 환경으로의 배치)에 의해서, 도 6에 도시되는 것처럼, 폐공간 S에 대응하는 영역에 언더 필 수지제(40)를 충전한다. 이 때, 언더 필 수지제(40)의 일부가, 벽부(3)의 측면(3a)을 따라서 벽부(3)의 한쪽의 단부(3b) 및 다른 쪽의 단부(3c)의 각각으로부터 벽부(3)의 측면(3a)의 중앙부(3d)로 진행하여, 해당 측면(3a)의 전체를 덮는다. 폐공간 S에 대응하는 영역으로의 언더 필 수지제(40)의 진행은, 폐공간 S의 내외의 압력차에 의한 것이고, 벽부(3)의 측면(3a)을 따라서 언더 필 수지제(40)의 진행은, 모세관 현상에 의한 것이다. 이어서, 언더 필 수지제(40)를 경화시킴으로써 언더 필 수지층(4)을 형성하고, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 언더 필 수지층(4)을 배치한다(제3 공정). 덧붙여, 언더 필 수지제(40)의 일부는, 언더 필 수지제(40)를 열경화시킬 때, 모세관 현상에 의해서, 벽부(3)의 측면(3a)을 따라서 진행하고 있는 경우도 있다. 이상에 의해, 반도체 장치(1)가 제조된다.
［작용 및 효과］
반도체 장치(1)에서는, 예를 들면 제조할 때 진공 충전법을 이용하는 경우에, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 배치된 벽부(3)와, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(22b)을 따르도록 배치된 언더 필 수지제(40)로, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 폐공간 S를 형성할 수 있다. 이것에 의해, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따라서는 제1 반도체 칩(10)의 실장 영역(15)을 확폭시킬 필요가 없다. 따라서, 반도체 장치(1)에서는, 언더 필 수지층(4)의 확실한 배치, 및 장치 사이즈의 소형화가 실현된다. 또한, 반도체 장치(1)에서는, 언더 필 수지층(4)이 벽부(3)의 측면(3a)의 전체를 덮고 있기 때문에, 벽부(3)의 열화의 억제, 및 제1 반도체 칩(10)과 제2 반도체 칩(20)의 접합 강도(예를 들면, 충격 등에 대한 내성)의 향상이 실현된다. 이상에 의해, 반도체 장치(1)에 의하면, 신뢰성의 향상 및 소형화를 도모할 수 있다.
또, 반도체 장치(1)에서는, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)이, 제2 반도체 칩(20)의 바깥 가장자리(22) 중 수광 영역(14)을 따르도록 연장되는 부분이다. 이 구성에 의해, 수광 영역(14) 상으로의 언더 필 수지층(4)의 돌출을 방지하면서, 제2 반도체 칩(20)과 수광 영역(14)의 근접 배치가 가능해진다. 제2 반도체 칩(20)과 수광 영역(14)의 근접 배치는, 장치 사이즈의 소형화는 물론, 수광부(12)와 회로부(13) 사이의 배선 길이의 단축화에 의한 노이즈 발생의 억제에도 기여한다.
또, 반도체 장치(1)에서는, 벽부(3)의 재료가 범프(2)의 재료와 동일하다. 이 구성에 의해, 범프(2)와 벽부(3) 사이의 열팽창 계수의 차에 기인하는 파손 등이 억제된다. 또, 범프(2) 및 벽부(3)의 형성이 용이해진다. 예를 들면, 상술한 반도체 장치(1)의 제조 방법의 제1 공정에 있어서, 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 각각에 있어서의 각 범프(2)의 일부의 형성 및 벽부(3)의 일부의 형성을 동시에 (동일 공정에서) 실시할 수 있어, 대응하는 범프(2)의 일부끼리의 일체화 및 벽부(3)의 일부끼리의 일체화를 동시에 (동일 공정에서) 실시할 수 있다.
또, 반도체 장치(1)에서는, 방향 A에서 보았을 경우에, 벽부(3)의 측면(3a)이, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)보다도 내측에 위치해 있다. 이 구성에 의해, 벽부(3)의 측면(3a)을 저면으로 하는 홈이 바깥 가장자리(22)의 일부분(22a)을 따르도록 형성되기 때문에, 언더 필 수지층(4) 중 벽부(3)의 측면(3a)을 덮는 부분이 안정화됨과 아울러, 소형화에 기여하는 해당 부분의 돌출량이 보다 작아진다. 또, 벽부(3)의 측면(3a)을 저면으로 하는 홈이 바깥 가장자리(22)의 일부분(22a)을 따르도록 형성되기 때문에, 예를 들면, 상술한 반도체 장치(1)의 제조 방법의 제3 공정에 있어서, 벽부(3)의 측면(3a)을 따라서 언더 필 수지제(40)를 모세관 현상에 의해서 진행시키기 쉽다. 또한, 예를 들면, 상술한 반도체 장치(1)의 제조 방법의 제1 공정에 있어서, 복수의 제2 반도체 칩(20)이 웨이퍼로서 존재하는 상태로 제2 반도체 칩(20)에 각 범프(2)의 일부 및 벽부(3)의 일부를 형성하고, 그 후에 웨이퍼를 복수의 제2 반도체 칩(20)으로 다이싱하는 경우에, 다이싱에 의해서 벽부(3)의 일부가 손상되는 것을 확실히 방지할 수 있다.
또, 반도체 장치(1)에서는, 언더 필 수지층(4)이 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 배치된 제1 필릿부(4a)와, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(22b)을 따르도록 배치된 제2 필릿부(4b)를 포함하고, 제1 필릿부(4a)의 폭이 제2 필릿부(4b)의 폭보다도 작다. 이 구성에 의해, 장치 사이즈의 소형화가 유지되면서, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 접합 밸런스 및 접합 강도의 향상이 실현된다.
또, 반도체 장치(1)에서는, 제1 필릿부(4a) 및 제2 필릿부(4b)가 제2 반도체 칩(20)의 측면(20a)에 도달해 있다. 이 구성에 의해, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 접합 밸런스 및 접합 강도의 향상이 보다 확실히 실현된다.
또, 반도체 장치(1)의 제조 방법에서는, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 배치된 벽부(3)와, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(22b)을 따르도록 배치된 언더 필 수지제(40)로, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 폐공간 S를 형성한다. 이것에 의해, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따라서는 제1 반도체 칩(10)의 실장 영역(15)을 확폭시킬 필요가 없다. 구체적으로는, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(22b)을 따라서, 디스펜서(50)가 주행하기 때문에, 디스펜서(50)의 지름(예를 들면 400μm 정도) 이상은, 실장 영역(15)을 확폭시킬 필요가 있다. 그에 대해, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따라서는, 디스펜서(50)가 주행하지 않기 때문에, 제1 반도체 칩(10)의 실장 영역(15)을 확폭시킬 필요가 없다. 따라서, 반도체 장치(1)의 제조 방법에 의하면, 신뢰성의 향상, 및 장치 사이즈의 소형화가 실현된 반도체 장치(1)가 얻어진다.
덧붙여, 언더 필 수지층(4)을 형성하기 위한 일 방법인 진공 충전법은, 칩 구조의 고정밀화에 따라, 중요성을 더해가고 있다. 칩 구조의 고정밀화에 의해서, 서로 이웃하는 범프(2)의 중심간 거리가 예를 들면 20μm 정도로 축소되고, 그것을 실현하기 위해서, 각 범프(2)의 높이 및 폭이 예를 들면 5μm 정도로 축소되면, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 거리도 예를 들면 5μm 정도로까지 좁아진다. 그 경우, 모세관 현상만으로는, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 언더 필 수지제(40)가 진행하기 어려워지기(특히 중심 부분에까지 충전하는 것이 곤란지기) 때문에, 폐공간 S의 내외의 압력차에 의해서 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 언더 필 수지제(40)를 진행시키는 진공 충전법이 적합해진다. 그러나, 환상의 언더 필 수지제(40)에 의해서 폐공간을 형성하려고 하면, 제2 반도체 칩(20)의 바깥 가장자리(22)의 모든 부분을 따라서, 디스펜서(50)를 환상으로 주행시키기 위해서, 제1 반도체 칩(10)의 실장 영역(15)을 확폭 시키지 않을 수 없다. 이에, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록 벽부(3)를 배치함으로써, 해당 일부분(22a)을 따라서 제1 반도체 칩(10)의 실장 영역(15)의 확폭이 필요하지 않은, 반도체 장치(1)의 구성 및 반도체 장치(1)의 제조 방법은, 언더 필 수지층(4)의 확실한 배치, 및 장치 사이즈의 소형화를 실현하는데 있어서 매우 유효하다.
［변형예］
본 개시는 상술한 실시 형태로 한정되지 않는다. 예를 들면, 상술한 실시 형태에 있어서의 각 구성에는, 상술한 재료 및 형상으로 한정되지 않고, 다양한 재료 및 형상을 적용할 수 있다. 또, 상술한 일 실시 형태 또는 변형예에 있어서의 각 구성은, 다른 실시 형태 또는 변형예에 있어서의 각 구성에 임의로 적용할 수 있다.
또, 도 7의 (a)에 도시되는 것처럼, 언더 필 수지층(4) 중 벽부(3)의 측면(3a)을 따른 부분은, 벽부(3)의 측면(3a)을 저면으로 하는 홈 안에 들어가 있어도 된다. 또, 도 7의 (b)에 도시되는 것처럼, 제1 필릿부(4a)는 제2 반도체 칩(20)의 측면(20a)에 도달해 있지 않아도 된다. 또, 언더 필 수지층(4)은 벽부(3)의 측면(3a)의 전체를 덮지 않아도 된다. 예를 들면, 언더 필 수지층(4)은 벽부(3)의 측면(3a) 중 중앙부(3d)(도 6의 (a) 참조)를 제외하는 부분만을 덮고 있어도 된다. 언더 필 수지층(4)이 벽부(3)의 측면(3a)의 일부를 덮고 있으면, 벽부(3)의 열화의 억제, 및 제1 반도체 칩(10)과 제2 반도체 칩(20)의 접합 강도의 향상이 실현된다.
또, 벽부(3)의 측면(3a)은, 방향 A에서 보았을 경우에, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a) 상에 위치해 있어도 된다. 즉, 벽부(3)는 측면(3a)이 제2 반도체 칩(20)의 측면(20a)과 같은 면이 되도록, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 배치되어 있어도 된다. 또, 벽부(3)의 재료는, 범프(2)의 재료와 동일하지 않아도 된다. 일례로서, 범프(2)의 재료가 SnAgCu인데 대해, 벽부(3)의 재료는 폴리이미드여도 된다. 이와 같이, 벽부(3)의 재료로서는, 금속 재료뿐만이 아니라, 수지 재료가 이용되어도 된다.
또, 도 8 및 도 9에 도시되는 것처럼, 반도체 장치(1)는 서로 이웃하는 제2 반도체 칩(20) 및 제3 반도체 칩(다른 반도체 칩)(30)이 플립 칩 본딩에 의해서 제1 반도체 칩(10)의 실장 영역(15)에 실장된 것이어도 된다. 이 반도체 장치(1)에서는, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 벽부(3)가 배치되어 있고, 제3 반도체 칩(30)의 바깥 가장자리(32)의 일부분(32a)을 따르도록, 제1 반도체 칩(10)과 제3 반도체 칩(30)의 사이에 벽부(3)가 배치되어 있다. 바깥 가장자리(22)의 일부분(22a)은, 방향 A에서 보았을 경우에 제3 반도체 칩(30)을 따르도록 연장되는 부분이다. 바깥 가장자리(32)의 일부분(32a)은, 방향 A에서 보았을 경우에 제2 반도체 칩(20)을 따르도록 연장되는 부분이다. 이 반도체 장치(1)에서는, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이, 제1 반도체 칩(10)과 제3 반도체 칩(30)의 사이, 및 대향하는 벽부(3)의 측면(3a)끼리의 사이에, 언더 필 수지층(4)이 일련으로 배치되어 있다. 이 반도체 장치(1)에 의하면, 제2 반도체 칩(20)과 제3 반도체 칩(30)의 근접 배치가 가능해진다.
도 8 및 도 9에 도시되는 반도체 장치(1)에서는, 언더 필 수지층(4)은, 진공 충전법에 있어서, 제2 반도체 칩(20)의 바깥 가장자리(22)의 다른 부분(23b), 및 제3 반도체 칩(30)의 바깥 가장자리(32)의 다른 부분(32b)을 따르도록, 제1 반도체 칩(10)의 실장 영역(15)에 언더 필 수지제(40)를 환상으로 배치함으로써, 형성 가능하다. 제1 반도체 칩(10)과 제2 반도체 칩(20) 사이, 및 제1 반도체 칩(10)과 제3 반도체 칩(30) 사이의 각각에, 벽부(3) 및 언더 필 수지제(40)에 의해서 폐공간 S가 형성되기 때문이다. 이러한 언더 필 수지제(40)의 배치는, 예를 들면 도 8의 화살표로 도시되는 것처럼 디스펜서(50)를 주행시킴으로써, 실시된다. 덧붙여, 대향하는 벽부(3)의 측면(3a)끼리의 사이에는, 모세관 현상에 의해서 언더 필 수지제(40)가 진행한다.
또, 도 10의 (a), (b) 및 (c)에 도시되는 것처럼, 반도체 장치(1)는 서로 이웃하는 실장 영역(15) 및 단자 영역(16)을 제1 반도체 칩(10)이 가지는 것이어도 된다. 단자 영역(16)은, 반도체 기판(11)의 표면(11a) 중 복수의 단자(16a)가 마련된 영역이다. 이 반도체 장치(1)에서는, 제2 반도체 칩(20)의 바깥 가장자리(22)의 일부분(22a)을 따르도록, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 벽부(3)가 배치되어 있다. 바깥 가장자리(22)의 일부분(22a)은, 방향 A에서 보았을 경우에 단자 영역(16)을 따르도록 연장되는 부분이다. 이 반도체 장치(1)에서는, 수광 영역(14)을 대신하여 단자 영역(16)이 제1 반도체 칩(10)에 마련되어 있는 점에서, 도 1 및 도 2에 도시되는 반도체 장치(1)와 주로 차이가 난다. 이 반도체 장치(1)에 의하면, 단자 영역(16) 상으로의 언더 필 수지층(4)의 돌출을 방지하면서, 제2 반도체 칩(20)과 단자 영역(16)의 근접 배치가 가능해진다. 덧붙여, 도 10의 (a), (b) 및 (c)에서는, 범프(2)의 도시가 생략되어 있다.
도 10의 (a)에 도시되는 것처럼, 벽부(3)는 서로 떨어진 복수의 바깥 가장자리(22)의 일부분(22a)의 각각을 따르도록, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 배치되어 있어도 된다. 즉, 제1 반도체 칩(10)과 제2 반도체 칩(20)의 사이에 복수의 벽부(3)가 배치되어 있어도 된다. 이것은, 도 1 및 도 2에 도시되는 반도체 장치(1), 도 8 및 도 9에 도시되는 반도체 장치(1)에 있어서도 마찬가지이다. 또, 도 10의 (b) 및 (c)에 도시되는 것처럼, 바깥 가장자리(22)의 일부분(22a)의 길이는, 바깥 가장자리(22)의 다른 부분(22b)의 길이보다도 작아도 된다. 또, 벽부(3)는 직선 모양으로 연장되는 것으로 한정되지 않고, 예를 들면 굴곡된 것이어도 된다. 이것들은, 도 1 및 도 2에 도시되는 반도체 장치(1), 도 8 및 도 9에 도시되는 반도체 장치(1)에 있어서도 마찬가지이다.
상술한 반도체 장치(1)에서는, 본 개시의 지지체가 제1 반도체 칩(10)이었지만, 본 개시의 지지체는 그것으로 한정되지 않는다. 본 개시의 지지체는, 실장 영역을 가지는 지지체이면, 예를 들면, 배선 기판, 전자 부품 등이어도 된다.
상술한 반도체 장치(1)의 제조 방법에서는, 제2 공정이 진공 환경에서 실시되고, 제3 공정이 대기압 환경에서 실시되었지만, 제2 공정이 제1 기압의 환경에서 실시되고, 제3 공정이 제1 기압보다도 높은 제2 기압의 환경에서 실시되면, 벽부(3) 및 언더 필 수지제(40)에 의해서 형성된 폐공간 S의 내외의 압력차에 의해서, 폐공간 S에 언더 필 수지제(40)를 진행시킨다.
1…반도체 장치 2…범프
3…벽부 3a…외측의 측면
4…언더 필 수지층 4a…제1 필릿부
4b…제2 필릿부 10…제1 반도체 칩(지지체)
14…수광 영역 15…실장 영역
16…단자 영역 20…제2 반도체 칩(반도체 칩)
20a… 측면 22…바깥 가장자리
22a…일부분 22b…다른 부분
30…제3 반도체 칩(다른 반도체 칩) 40…언더 필 수지제
S…폐공간

Claims (10)

  1. 실장 영역을 가지는 지지체와,
    소정 거리를 통해서 상기 실장 영역 상에 배치된 반도체 칩과,
    상기 지지체와 상기 반도체 칩의 사이에 배치된 범프와,
    상기 반도체 칩의 바깥 가장자리의 일부분을 따르도록, 상기 지지체와 상기 반도체 칩의 사이에 배치된 벽부와,
    상기 지지체와 상기 반도체 칩의 사이에 배치된 언더 필 수지층을 구비하고,
    상기 언더 필 수지층은 상기 벽부의 외측의 측면을 덮고 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 언더 필 수지층은 상기 벽부의 상기 외측의 측면의 전체를 덮고 있는, 반도체 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 벽부의 재료는 상기 범프의 재료와 동일한, 반도체 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 지지체와 상기 반도체 칩이 대향하는 방향에서 보았을 경우에, 상기 벽부의 상기 외측의 측면은, 상기 반도체 칩의 상기 바깥 가장자리의 상기 일부분보다도 내측에 위치해 있는, 반도체 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 언더 필 수지층은
    상기 반도체 칩의 상기 바깥 가장자리의 상기 일부분을 따르도록 해당 일부분의 외측에 있어서 상기 실장 영역에 배치된 제1 필릿부와,
    상기 반도체 칩의 상기 바깥 가장자리 중 상기 일부분을 제외한 다른 부분을 따르도록 해당 다른 부분의 외측에 있어서 상기 실장 영역에 배치된 제2 필릿부를 포함하고,
    상기 제1 필릿부의 폭은 상기 제2 필릿부의 폭보다도 작은, 반도체 장치.
  6. 청구항 5에 있어서,
    상기 제1 필릿부 및 상기 제2 필릿부는, 상기 반도체 칩의 측면에 도달해 있는, 반도체 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 지지체는 상기 실장 영역과 서로 이웃하는 수광 영역을 추가로 가지고,
    상기 반도체 칩의 상기 바깥 가장자리의 상기 일부분은, 상기 반도체 칩의 상기 바깥 가장자리 중 상기 수광 영역을 따르도록 연장되는 부분인, 반도체 장치.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 실장 영역에 있어서 상기 반도체 칩과 서로 이웃하는 다른 반도체 칩을 추가로 구비하고
    상기 반도체 칩의 상기 바깥 가장자리의 상기 일부분은, 상기 반도체 칩의 상기 바깥 가장자리 중 상기 다른 반도체 칩을 따르도록 연장되는 부분인, 반도체 장치.
  9. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 지지체는, 상기 실장 영역과 서로 이웃하는 단자 영역을 추가로 가지고,
    상기 반도체 칩의 상기 바깥 가장자리의 상기 일부분은, 상기 반도체 칩의 상기 바깥 가장자리 중 상기 단자 영역을 따르도록 연장되는 부분인, 반도체 장치.
  10. 지지체가 가지는 실장 영역 상에, 소정 거리를 통해서 반도체 칩을 배치하고, 상기 지지체와 상기 반도체 칩의 사이에 배치된 범프, 및 상기 반도체 칩의 바깥 가장자리의 일부분을 따르도록, 상기 지지체와 상기 반도체 칩의 사이에 배치된 벽부에 의해서, 상기 지지체와 상기 반도체 칩을 접합하는 제1 공정과,
    제1 기압의 환경에 있어서, 상기 반도체 칩의 상기 바깥 가장자리 중 상기 일부분을 제외한 다른 부분을 따르도록 상기 다른 부분의 외측에 있어서 상기 실장 영역에 언더 필 수지제를 배치하고, 상기 벽부 및 상기 언더 필 수지제에 의해서, 상기 지지체와 상기 반도체 칩의 사이에 폐공간을 형성하는 제2 공정과,
    상기 제1 기압보다도 높은 제2 기압의 환경으로의 배치에 의해서, 상기 폐공간에 대응하는 영역에 상기 언더 필 수지제를 충전하고, 상기 언더 필 수지제를 경화시킴으로써, 상기 지지체와 상기 반도체 칩의 사이에 언더 필 수지층을 배치하는 제3 공정을 구비하는, 반도체 장치의 제조 방법.
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