JPH09266210A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 モノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）を回路基板の配線パターンにフリップチップ接続す
るに際し、ＭＭＩＣにおける素子突起電極の偏在により
生じる回路基板とＭＭＩＣとの間の傾斜を防止し、配線
パターンと素子突起電極、外部端子突起電極とが均一に
接続できるようにする。 【解決手段】 半導体基板１１（半絶縁性ＧａＡｓ）上
に形成された半導体素子（縦型ヘテロ接合バイポーラト
ランジスタ／縦型ＨＢＴ）１１の直上に形成した素子突
起電極１３の偏在を補償するように半導体基板１１の外
周部にほぼ帯状のスペーサ突起電極１５を形成する。
Ｃ）を回路基板の配線パターンにフリップチップ接続す
るに際し、ＭＭＩＣにおける素子突起電極の偏在により
生じる回路基板とＭＭＩＣとの間の傾斜を防止し、配線
パターンと素子突起電極、外部端子突起電極とが均一に
接続できるようにする。 【解決手段】 半導体基板１１（半絶縁性ＧａＡｓ）上
に形成された半導体素子（縦型ヘテロ接合バイポーラト
ランジスタ／縦型ＨＢＴ）１１の直上に形成した素子突
起電極１３の偏在を補償するように半導体基板１１の外
周部にほぼ帯状のスペーサ突起電極１５を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
には高周波で動作する縦型ヘテロ接合バイポーラトラン
ジスタ（縦型ＨＢＴ）のような半導体素子を内蔵するモ
ノリシックマイクロ波集積回路（ＭＭＩＣ）に関する。
には高周波で動作する縦型ヘテロ接合バイポーラトラン
ジスタ（縦型ＨＢＴ）のような半導体素子を内蔵するモ
ノリシックマイクロ波集積回路（ＭＭＩＣ）に関する。
【０００２】
【従来の技術】図６に、従来の半導体装置の電極配置の
概略平面図を示す。図において半導体装置６０は、ＭＭ
ＩＣであり、半導体基板６１の一表面上に複数の半導体
素子６２（図６では図示省略）が形成され、その半導体
素子６２の直上には素子突起電極６３（図では６３−
１、６３−２、６３−３）が形成されている。
概略平面図を示す。図において半導体装置６０は、ＭＭ
ＩＣであり、半導体基板６１の一表面上に複数の半導体
素子６２（図６では図示省略）が形成され、その半導体
素子６２の直上には素子突起電極６３（図では６３−
１、６３−２、６３−３）が形成されている。
【０００３】通常、半導体基板６１は、半絶縁性ＧａＡ
ｓ等の化合物半導体材料からなり、半導体素子６２はＡ
ｌＧａＡｓ／ＧａＡｓ等の異種化合物半導体材料が積層
され、その導電型を制御することによりＮＰＮあるいは
ＰＮＰの３層構造を持つ縦型ＨＢＴを形成している。
ｓ等の化合物半導体材料からなり、半導体素子６２はＡ
ｌＧａＡｓ／ＧａＡｓ等の異種化合物半導体材料が積層
され、その導電型を制御することによりＮＰＮあるいは
ＰＮＰの３層構造を持つ縦型ＨＢＴを形成している。
【０００４】素子突起電極６３は半導体素子６２の直上
に直接形成され、縦型ＨＢＴのエミッタ電極（あるいは
コレクタ電極）を構成している。素子突起電極６３は半
導体素子６２との間にチタン（Ｔｉ）層を介して、金
（Ａｕ）を蒸着あるいはメッキ等することにより形成さ
れ、ここでは円柱状に形成している。このような縦型Ｈ
ＢＴは特開平５−１９０５６３号公報に開示されてい
る。
に直接形成され、縦型ＨＢＴのエミッタ電極（あるいは
コレクタ電極）を構成している。素子突起電極６３は半
導体素子６２との間にチタン（Ｔｉ）層を介して、金
（Ａｕ）を蒸着あるいはメッキ等することにより形成さ
れ、ここでは円柱状に形成している。このような縦型Ｈ
ＢＴは特開平５−１９０５６３号公報に開示されてい
る。
【０００５】半導体装置６０は３段の増幅器を内蔵して
おり、素子突起電極６３−１、素子突起電極６３−２、
素子突起電極６３−３が各々第１段増幅器、第２段増幅
器、第３段増幅器に対応している。素子突起電極６３−
１は３個の縦型ＨＢＴ、素子突起電極６３−２は１６個
の縦型ＨＢＴ、素子突起電極６３−３は４２個の縦型Ｈ
ＢＴに各々対応して形成されている。
おり、素子突起電極６３−１、素子突起電極６３−２、
素子突起電極６３−３が各々第１段増幅器、第２段増幅
器、第３段増幅器に対応している。素子突起電極６３−
１は３個の縦型ＨＢＴ、素子突起電極６３−２は１６個
の縦型ＨＢＴ、素子突起電極６３−３は４２個の縦型Ｈ
ＢＴに各々対応して形成されている。
【０００６】半導体基板６１の外周部には外部端子突起
電極６４（図では６４−１、６４−２）、ダミー突起電
極６５が素子突起電極６３と同様に形成されている。外
部端子突起電極６４はさらに、バイアス端子突起電極６
４−１、入出力端子突起電極６４−２により構成されて
おり、半導体装置６０が高周波動作をする際の電気的役
割を果たす。ダミー突起電極６５は電気的な接続はしな
いで、機構的な目的で形成されている。
電極６４（図では６４−１、６４−２）、ダミー突起電
極６５が素子突起電極６３と同様に形成されている。外
部端子突起電極６４はさらに、バイアス端子突起電極６
４−１、入出力端子突起電極６４−２により構成されて
おり、半導体装置６０が高周波動作をする際の電気的役
割を果たす。ダミー突起電極６５は電気的な接続はしな
いで、機構的な目的で形成されている。
【０００７】外部端子突起電極６４、ダミー突起電極６
５は素子突起電極６３より大きな径で形成され、特にダ
ミー突起電極６５は、半導体装置６０を回路基板６６
（図６では図示省略）に接続する際の加熱押圧による半
導体素子６２へのダメージを軽減し、また接続後は接続
強度確保、半導体素子６２から回路基板６６への放熱の
効率向上を果たすことができる。このようなダミー突起
電極をもつ半導体装置は特開平６−１０４２７４号公報
に開示されている。
５は素子突起電極６３より大きな径で形成され、特にダ
ミー突起電極６５は、半導体装置６０を回路基板６６
（図６では図示省略）に接続する際の加熱押圧による半
導体素子６２へのダメージを軽減し、また接続後は接続
強度確保、半導体素子６２から回路基板６６への放熱の
効率向上を果たすことができる。このようなダミー突起
電極をもつ半導体装置は特開平６−１０４２７４号公報
に開示されている。
【０００８】図７は、上記従来の半導体装置を回路基板
に接続した実装状態での概略断面図を示しており、図６
における半導体装置６０の符号Ａ−Ａで示される部分に
対応し、図６と同一の部分は同一の数字で表わしてい
る。
に接続した実装状態での概略断面図を示しており、図６
における半導体装置６０の符号Ａ−Ａで示される部分に
対応し、図６と同一の部分は同一の数字で表わしてい
る。
【０００９】図において、半導体装置６０は回路基板６
６にフリップチップ接続されている。回路基板６６は放
熱効果の優れた熱伝導率の高い材料、例えば窒化アルミ
ニウム（ＡｌＮ）で形成され、その表面上には配線パタ
ーン６７が形成されている。
６にフリップチップ接続されている。回路基板６６は放
熱効果の優れた熱伝導率の高い材料、例えば窒化アルミ
ニウム（ＡｌＮ）で形成され、その表面上には配線パタ
ーン６７が形成されている。
【００１０】半導体基板６１には半導体素子６２、素子
突起電極６３、外部端子突起電極６４、ダミー突起電極
６５が形成されている。外部端子突起電極６４、ダミー
突起電極６５は素子突起電極６３と高さを合わせるため
に中間構造体６８を介して形成される。中間構造体６８
は半導体素子６２形成と同時に半導体基板６１を加工す
ることにより、あるいは別途金属を蒸着する等により形
成される。
突起電極６３、外部端子突起電極６４、ダミー突起電極
６５が形成されている。外部端子突起電極６４、ダミー
突起電極６５は素子突起電極６３と高さを合わせるため
に中間構造体６８を介して形成される。中間構造体６８
は半導体素子６２形成と同時に半導体基板６１を加工す
ることにより、あるいは別途金属を蒸着する等により形
成される。
【００１１】配線パターン６７は、素子突起電極６３、
外部端子突起電極６４、ダミー突起電極６５に相対する
位置に形成され、その表面は金処理されている。半導体
装置６０は配線パターン６７に位置合わせされたのち、
その背面から押圧加熱され、金の相互拡散により、配線
パターン６７と素子突起電極６３、外部端子突起電極６
４、ダミー突起電極６５とが相互に接続され、いわゆる
フリップチップ接続がなされる。このようなフリップチ
ップ接続をした半導体装置は電子情報通信学会技術報告
（信学技報）Ｖｏｌ．９３、Ｎｏ．４１６、６９頁乃至
７４頁にバンプヒートシンク（ＢＨＳ）技術として開示
されている。
外部端子突起電極６４、ダミー突起電極６５に相対する
位置に形成され、その表面は金処理されている。半導体
装置６０は配線パターン６７に位置合わせされたのち、
その背面から押圧加熱され、金の相互拡散により、配線
パターン６７と素子突起電極６３、外部端子突起電極６
４、ダミー突起電極６５とが相互に接続され、いわゆる
フリップチップ接続がなされる。このようなフリップチ
ップ接続をした半導体装置は電子情報通信学会技術報告
（信学技報）Ｖｏｌ．９３、Ｎｏ．４１６、６９頁乃至
７４頁にバンプヒートシンク（ＢＨＳ）技術として開示
されている。
【００１２】
【発明が解決しようとする課題】しかし、従来の半導体
装置６０は、素子突起電極６３が設計上の制約から半導
体基板６１の表面上において、偏って配置され偏在する
ことから、フリップチップ接続時に背面からの押圧によ
り傾斜を持った状態で回路基板６６に接続され、半導体
装置６０と回路基板６６とを平行に接続することが困難
であった。ダミー突起電極６５を配置して設けているこ
とから素子突起電極６３の偏在による影響を多少改善で
きるように思われるが、ダミー突起電極６５は分散して
設けられていることから、十分な効果が得られず、配線
パターン６７と素子突起電極６３、外部端子突起電極６
４、ダミー突起電極６５とを均一に接続することができ
なかった。これにより素子突起電極６３、外部端子突起
電極６４が接続不良となり、また半導体素子６２に加わ
る機械的圧力が不均一となり、半導体素子６２の破壊原
因となっていた。
装置６０は、素子突起電極６３が設計上の制約から半導
体基板６１の表面上において、偏って配置され偏在する
ことから、フリップチップ接続時に背面からの押圧によ
り傾斜を持った状態で回路基板６６に接続され、半導体
装置６０と回路基板６６とを平行に接続することが困難
であった。ダミー突起電極６５を配置して設けているこ
とから素子突起電極６３の偏在による影響を多少改善で
きるように思われるが、ダミー突起電極６５は分散して
設けられていることから、十分な効果が得られず、配線
パターン６７と素子突起電極６３、外部端子突起電極６
４、ダミー突起電極６５とを均一に接続することができ
なかった。これにより素子突起電極６３、外部端子突起
電極６４が接続不良となり、また半導体素子６２に加わ
る機械的圧力が不均一となり、半導体素子６２の破壊原
因となっていた。
【００１３】この発明は、半導体装置の素子突起電極、
外部端子突起電極を回路基板の配線パターンに対して均
一に接続できる半導体装置を提供することを目的とす
る。
外部端子突起電極を回路基板の配線パターンに対して均
一に接続できる半導体装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】この発明に係る第１の半
導体装置は、半導体基板上に形成された半導体素子と、
この半導体素子の直上に形成された素子突起電極とを備
えてなる半導体装置であって、前記半導体基板の素子形
成表面上に前記素子突起電極の偏在を補償するためのほ
ぼ帯状のスペーサ突起電極を設けたことを特徴とするも
のである。
導体装置は、半導体基板上に形成された半導体素子と、
この半導体素子の直上に形成された素子突起電極とを備
えてなる半導体装置であって、前記半導体基板の素子形
成表面上に前記素子突起電極の偏在を補償するためのほ
ぼ帯状のスペーサ突起電極を設けたことを特徴とするも
のである。
【００１５】この発明に係る第２の半導体装置は、前記
第１の半導体装置において、前記スペーサ突起電極が前
記半導体基板の外周部に額縁状に設けられてなることを
特徴とするものである。
第１の半導体装置において、前記スペーサ突起電極が前
記半導体基板の外周部に額縁状に設けられてなることを
特徴とするものである。
【００１６】この発明に係る第３の半導体装置は、前記
第１の半導体装置において、前記スペーサ突起電極が、
前記素子突起電極の偏在が疎の部分に対応する前記半導
体基板の外周部に部分的に設けられてなることを特徴と
するものである。
第１の半導体装置において、前記スペーサ突起電極が、
前記素子突起電極の偏在が疎の部分に対応する前記半導
体基板の外周部に部分的に設けられてなることを特徴と
するものである。
【００１７】この発明に係る第４の半導体装置は、前記
第１乃至第３のいずれかの半導体装置において、前記ス
ペーサ突起電極が前記素子突起電極と同一材料により形
成されてなることを特徴とするものである。
第１乃至第３のいずれかの半導体装置において、前記ス
ペーサ突起電極が前記素子突起電極と同一材料により形
成されてなることを特徴とするものである。
【００１８】この発明に係る第５の半導体装置は、前記
第１乃至第３のいずれかの半導体装置において、前記ス
ペーサ突起電極が接地電位であることを特徴とするもの
である。
第１乃至第３のいずれかの半導体装置において、前記ス
ペーサ突起電極が接地電位であることを特徴とするもの
である。
【００１９】この発明に係る第６の半導体装置は、前記
第４又は第５の半導体装置において、前記半導体装置が
モノリシックマイクロ波集積回路であることを特徴とす
るものである。
第４又は第５の半導体装置において、前記半導体装置が
モノリシックマイクロ波集積回路であることを特徴とす
るものである。
【００２０】この発明に係る第７の半導体装置は、前記
第６の半導体装置において、前記半導体基板が半絶縁性
ＧａＡｓであることを特徴とするものである。
第６の半導体装置において、前記半導体基板が半絶縁性
ＧａＡｓであることを特徴とするものである。
【００２１】この発明に係る第８の半導体装置は、前記
第７の半導体装置において、前記半導体素子が縦型ヘテ
ロ接合バイポーラトランジスタであることを特徴とする
ものである。
第７の半導体装置において、前記半導体素子が縦型ヘテ
ロ接合バイポーラトランジスタであることを特徴とする
ものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２３】（第１の実施の形態）図１は、この発明の
第１の実施の形態である半導体装置の電極配置の概略平
面図である。半導体装置１０は、ＭＭＩＣであり、半導
体基板１１の一表面上に複数の半導体素子１２（図１で
は図示省略）が形成され、その半導体素子１２の直上に
は素子突起電極１３（図では１３−１、１３−２、１３
−３）が形成されている。
第１の実施の形態である半導体装置の電極配置の概略平
面図である。半導体装置１０は、ＭＭＩＣであり、半導
体基板１１の一表面上に複数の半導体素子１２（図１で
は図示省略）が形成され、その半導体素子１２の直上に
は素子突起電極１３（図では１３−１、１３−２、１３
−３）が形成されている。
【００２４】半導体基板１１は、半絶縁性ＧａＡｓ等の
化合物半導体材料からなり、半導体素子１２はＡｌＧａ
Ａｓ／ＧａＡｓ等の異種化合物半導体材料が積層され、
その導電型を制御することによりＮＰＮあるいはＰＮＰ
の３層構造を持つ縦型ＨＢＴを形成している。素子突起
電極１３は半導体素子１２の直上に直接形成され、縦型
ＨＢＴのエミッタ電極（あるいはコレクタ電極）を構成
している。素子突起電極１３は半導体素子１２との間に
チタン（Ｔｉ）層を介して、金（Ａｕ）を蒸着あるいは
メッキ等することにより形成され、ここでは円柱状に形
成している。素子突起電極１３の寸法は、電流密度、放
熱性、高周波特性等を考慮して最適化される。
化合物半導体材料からなり、半導体素子１２はＡｌＧａ
Ａｓ／ＧａＡｓ等の異種化合物半導体材料が積層され、
その導電型を制御することによりＮＰＮあるいはＰＮＰ
の３層構造を持つ縦型ＨＢＴを形成している。素子突起
電極１３は半導体素子１２の直上に直接形成され、縦型
ＨＢＴのエミッタ電極（あるいはコレクタ電極）を構成
している。素子突起電極１３は半導体素子１２との間に
チタン（Ｔｉ）層を介して、金（Ａｕ）を蒸着あるいは
メッキ等することにより形成され、ここでは円柱状に形
成している。素子突起電極１３の寸法は、電流密度、放
熱性、高周波特性等を考慮して最適化される。
【００２５】半導体装置１０は３段の増幅器を内蔵して
おり、素子突起電極１３−１、素子突起電極１３−２、
素子突起電極１３−３が各々第１段増幅器、第２段増幅
器、第３段増幅器に対応している。素子突起電極１３−
１は３個の縦型ＨＢＴ、素子突起電極１３−２は１６個
の縦型ＨＢＴ、素子突起電極１３−３は４２個の縦型Ｈ
ＢＴに各々対応して形成されている。
おり、素子突起電極１３−１、素子突起電極１３−２、
素子突起電極１３−３が各々第１段増幅器、第２段増幅
器、第３段増幅器に対応している。素子突起電極１３−
１は３個の縦型ＨＢＴ、素子突起電極１３−２は１６個
の縦型ＨＢＴ、素子突起電極１３−３は４２個の縦型Ｈ
ＢＴに各々対応して形成されている。
【００２６】半導体基板１１の素子形成表面上の外周部
近傍には、外部端子突起電極１４（図では１４−１、１
４−２）、さらにその外側の外周部にはスペーサ突起電
極１５が、素子突起電極１３と同様に、同一材料で同時
に形成される。これにより、スペーサ突起電極１５の形
成に特別な工程を必要とせず、容易に目的とする半導体
装置１０を得ることができる。素子突起電極１３、外部
端子突起電極１４、スペーサ突起電極１５を金で形成し
ているから、一般的な半田（鉛／錫（Ｐｂ／Ｓｎ））合
金に比べ、熱伝導率が大きく、より大きな放熱効果が得
られる。
近傍には、外部端子突起電極１４（図では１４−１、１
４−２）、さらにその外側の外周部にはスペーサ突起電
極１５が、素子突起電極１３と同様に、同一材料で同時
に形成される。これにより、スペーサ突起電極１５の形
成に特別な工程を必要とせず、容易に目的とする半導体
装置１０を得ることができる。素子突起電極１３、外部
端子突起電極１４、スペーサ突起電極１５を金で形成し
ているから、一般的な半田（鉛／錫（Ｐｂ／Ｓｎ））合
金に比べ、熱伝導率が大きく、より大きな放熱効果が得
られる。
【００２７】外部端子突起電極１４はさらに、バイアス
端子突起電極１４−１、入出力端子突起電極１４−２に
より構成されており、半導体装置１０が高周波動作をす
る際の電気的役割を果たすものとなる。
端子突起電極１４−１、入出力端子突起電極１４−２に
より構成されており、半導体装置１０が高周波動作をす
る際の電気的役割を果たすものとなる。
【００２８】スペーサ突起電極１５は、素子突起電極１
３の偏在を補償するためにほぼ帯状に連続して伸びる平
面形状を持つようにパターニングされ、形成される。連
続した平面形状とすることにより、大きい面積を持つス
ペーサとすることができ、従来技術のような分散して形
成されたダミー突起電極に比べ、素子突起電極１３の偏
在を十分に補償することができる。
３の偏在を補償するためにほぼ帯状に連続して伸びる平
面形状を持つようにパターニングされ、形成される。連
続した平面形状とすることにより、大きい面積を持つス
ペーサとすることができ、従来技術のような分散して形
成されたダミー突起電極に比べ、素子突起電極１３の偏
在を十分に補償することができる。
【００２９】スペーサ突起電極１５を、半導体基板１１
の周囲を囲んで額縁状に形成していることから、素子突
起電極１３の偏在をほぼ完全に無視できるようになる。
なお、スペーサ突起電極１５は、完全な額縁状である必
要はなく、一部に切り欠き部があってもほぼ同様な効果
が得られる。また途中から枝状の分岐を形成することも
可能であり、その場合にはさらに大きな効果が期待でき
る。
の周囲を囲んで額縁状に形成していることから、素子突
起電極１３の偏在をほぼ完全に無視できるようになる。
なお、スペーサ突起電極１５は、完全な額縁状である必
要はなく、一部に切り欠き部があってもほぼ同様な効果
が得られる。また途中から枝状の分岐を形成することも
可能であり、その場合にはさらに大きな効果が期待でき
る。
【００３０】図２は、この発明の第１の実施の形態であ
る半導体装置を回路基板に接続した実装状態での概略断
面図を示しており、図１における半導体装置１０の符号
Ａ−Ａで示される部分に対応し、図１と同一の部分は同
一の数字で表わしている。
る半導体装置を回路基板に接続した実装状態での概略断
面図を示しており、図１における半導体装置１０の符号
Ａ−Ａで示される部分に対応し、図１と同一の部分は同
一の数字で表わしている。
【００３１】図において、半導体装置１０は回路基板１
６にフリップチップ接続されている。回路基板１６は放
熱効果の優れた熱伝導率の高い材料、例えば窒化アルミ
ニウム（ＡｌＮ）で形成され、その表面上には配線パタ
ーン１７が形成されている。
６にフリップチップ接続されている。回路基板１６は放
熱効果の優れた熱伝導率の高い材料、例えば窒化アルミ
ニウム（ＡｌＮ）で形成され、その表面上には配線パタ
ーン１７が形成されている。
【００３２】半導体基板１１には半導体素子１２、素子
突起電極１３、外部端子突起電極１４、スペーサ突起電
極１５が形成されている。外部端子突起電極１４、スペ
ーサ突起電極１５は素子突起電極１３と高さを合わせる
ために中間構造体１８を介して形成される。中間構造体
１８は半導体素子１２形成と同時に半導体基板１１を加
工することにより、あるいは別途金属を蒸着等すること
により形成される。
突起電極１３、外部端子突起電極１４、スペーサ突起電
極１５が形成されている。外部端子突起電極１４、スペ
ーサ突起電極１５は素子突起電極１３と高さを合わせる
ために中間構造体１８を介して形成される。中間構造体
１８は半導体素子１２形成と同時に半導体基板１１を加
工することにより、あるいは別途金属を蒸着等すること
により形成される。
【００３３】配線パターン１７は、素子突起電極１３、
外部端子突起電極１４、スペーサ突起電極１５に相対す
る位置に形成され、その表面は金処理されている。半導
体装置１０は配線パターン１７に位置合わせされたの
ち、その背面から押圧加熱され、金の相互拡散により、
配線パターン１７と素子突起電極１３、外部端子突起電
極１４、スペーサ突起電極１５とが相互に接続され、い
わゆるフリップチップ接続がなされる。
外部端子突起電極１４、スペーサ突起電極１５に相対す
る位置に形成され、その表面は金処理されている。半導
体装置１０は配線パターン１７に位置合わせされたの
ち、その背面から押圧加熱され、金の相互拡散により、
配線パターン１７と素子突起電極１３、外部端子突起電
極１４、スペーサ突起電極１５とが相互に接続され、い
わゆるフリップチップ接続がなされる。
【００３４】スペーサ突起電極１５を、半導体基板１１
の素子形成表面上の周囲を囲んで額縁状に形成している
ことから、この額縁状に形成したスペーサ突起電極１５
により素子突起電極１３の偏在を無視できることとな
り、半導体基板１１と回路基板１６との間に生じる傾斜
を防止でき、フリップチップ接続時に半導体基板１１を
回路基板１６に平行に保持した状態で、その背面からの
押圧加熱が可能となり、配線パターン１７と素子突起電
極１３、外部端子突起電極１４、スペーサ突起電極１５
とを均一に接続することが可能となる。
の素子形成表面上の周囲を囲んで額縁状に形成している
ことから、この額縁状に形成したスペーサ突起電極１５
により素子突起電極１３の偏在を無視できることとな
り、半導体基板１１と回路基板１６との間に生じる傾斜
を防止でき、フリップチップ接続時に半導体基板１１を
回路基板１６に平行に保持した状態で、その背面からの
押圧加熱が可能となり、配線パターン１７と素子突起電
極１３、外部端子突起電極１４、スペーサ突起電極１５
とを均一に接続することが可能となる。
【００３５】（第２の実施の形態）図３乃至図５は、こ
の発明の第２の実施の形態（その１乃至その３）である
半導体装置の電極配置の概略平面図である。図３乃至図
５において、第１の実施の形態（図１）と異なるのは、
スペーサ突起電極１５の平面形状のみであり、その他の
部分は第１の実施の形態と同一であり、図１と同一の部
分は同一の数字で表わし、詳細な説明は省略する。
の発明の第２の実施の形態（その１乃至その３）である
半導体装置の電極配置の概略平面図である。図３乃至図
５において、第１の実施の形態（図１）と異なるのは、
スペーサ突起電極１５の平面形状のみであり、その他の
部分は第１の実施の形態と同一であり、図１と同一の部
分は同一の数字で表わし、詳細な説明は省略する。
【００３６】この第２の実施の形態では、スペーサ突起
電極１５は、素子突起電極１３の偏在が疎の部分に対応
する半導体基板１１の外周部に部分的に設けられてお
り、素子突起電極１３の偏在を補償するように形成され
ている。
電極１５は、素子突起電極１３の偏在が疎の部分に対応
する半導体基板１１の外周部に部分的に設けられてお
り、素子突起電極１３の偏在を補償するように形成され
ている。
【００３７】図３は、この発明の第２の実施の形態（そ
の１）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の１辺の外
周部にほぼＩ字状に形成されている。
の１）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の１辺の外
周部にほぼＩ字状に形成されている。
【００３８】図４は、この発明の第２の実施の形態（そ
の２）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の２辺の外
周部にわたり、ほぼＬ字状に形成されている。
の２）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の２辺の外
周部にわたり、ほぼＬ字状に形成されている。
【００３９】図５は、この発明の第２の実施の形態（そ
の３）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の３辺の外
周部にわたり、ほぼＵ字状に形成されている。
の３）である半導体装置の電極配置の概略平面図を示
し、スペーサ突起電極１５は半導体基板１１の３辺の外
周部にわたり、ほぼＵ字状に形成されている。
【００４０】スペーサ突起電極１５の形状は、上記のよ
うにある程度自由に設計できるものであり、素子突起電
極１３の偏在を補償できる程度であれば良く、これらに
図示した範囲に限られるものでは無い。また、第１の実
施の形態と同様に、一部に切り欠き部があっても良く、
また途中から枝状の分岐を形成しても良い。
うにある程度自由に設計できるものであり、素子突起電
極１３の偏在を補償できる程度であれば良く、これらに
図示した範囲に限られるものでは無い。また、第１の実
施の形態と同様に、一部に切り欠き部があっても良く、
また途中から枝状の分岐を形成しても良い。
【００４１】なお、上記第１、第２の実施態様におい
て、スペーサ突起電極１５を接地電位とすることも可能
であり、その場合には、スペーサ電極突起１５は電磁波
のシールド作用を発揮することができる。
て、スペーサ突起電極１５を接地電位とすることも可能
であり、その場合には、スペーサ電極突起１５は電磁波
のシールド作用を発揮することができる。
【００４２】
【発明の効果】この発明の半導体装置は、スペーサ突起
電極を素子突起電極の偏在を補償するように連続的に帯
状に形成するので、回路基板に実装する際に、半導体装
置と回路基板とを確実に平行に保持でき、安定したフリ
ップチップ接続が可能となる。
電極を素子突起電極の偏在を補償するように連続的に帯
状に形成するので、回路基板に実装する際に、半導体装
置と回路基板とを確実に平行に保持でき、安定したフリ
ップチップ接続が可能となる。
【００４３】また、比較的大きな面積のスペーサ突起電
極を形成することから、フリップチップ接続時に大きな
緩衝効果、圧力分散効果が得られ、半導体素子の破壊の
少ないフリップチップ接続が可能となる。さらに、接続
後はより大きな接続強度の確保が可能となり、信頼性が
大きく向上する。
極を形成することから、フリップチップ接続時に大きな
緩衝効果、圧力分散効果が得られ、半導体素子の破壊の
少ないフリップチップ接続が可能となる。さらに、接続
後はより大きな接続強度の確保が可能となり、信頼性が
大きく向上する。
【００４４】スペーサ突起電極１５を接地電位とした場
合には、連続的に帯状に形成されていることから、電磁
波シールド効果が得られ、電磁波シールド対策用の特別
な部品が不要になる。
合には、連続的に帯状に形成されていることから、電磁
波シールド効果が得られ、電磁波シールド対策用の特別
な部品が不要になる。
【図１】この発明の第１の実施の形態の半導体装置の電
極配置の概略平面図である。
極配置の概略平面図である。
【図２】この発明の第１の実施の形態の半導体装置を回
路基板に接続した実装状態での概略断面図である。
路基板に接続した実装状態での概略断面図である。
【図３】この発明の第２の実施の形態（その１）の半導
体装置の電極配置の概略平面図である。
体装置の電極配置の概略平面図である。
【図４】この発明の第２の実施の形態（その２）の半導
体装置の電極配置の概略平面図である。
体装置の電極配置の概略平面図である。
【図５】この発明の第２の実施の形態（その３）の半導
体装置の電極配置の概略平面図である。
体装置の電極配置の概略平面図である。
【図６】従来の半導体装置の電極配置の概略平面図であ
る。
る。
【図７】従来の半導体装置を回路基板に接続した実装状
態での概略断面図である。
態での概略断面図である。
１０、６０ 半導体装置 １１、６１ 半導体基板 １２、６２ 半導体素子 １３、６３ 素子突起電極 １４、６４ 外部端子突起電極 １５ スペーサ突起電極 ６５ ダミー突起電極 １６、６６ 回路基板 １７、６７ 配線パターン １８、６８ 中間構造体
Claims (8)
- 【請求項１】 半導体基板上に形成された半導体素子
と、この半導体素子の直上に形成された素子突起電極と
を備えてなる半導体装置において、 前記半導体基板の素子形成表面上に前記素子突起電極の
偏在を補償するためのほぼ帯状のスペーサ突起電極を設
けたことを特徴とする半導体装置。 - 【請求項２】 前記スペーサ突起電極が前記半導体基板
の外周部に額縁状に設けられてなることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記スペーサ突起電極が、前記素子突起
電極の偏在が疎の部分に対応する前記半導体基板の外周
部に部分的に設けられてなることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記スペーサ突起電極は前記素子突起電
極と同一材料により形成されてなることを特徴とする請
求項１乃至請求項３のいずれかに記載の半導体装置。 - 【請求項５】 前記スペーサ突起電極が接地電位である
ことを特徴とする請求項１乃至請求項３のいずれかに記
載の半導体装置。 - 【請求項６】 前記半導体装置はモノリシックマイクロ
波集積回路であることを特徴とする請求項４又は請求項
５に記載の半導体装置。 - 【請求項７】 前記半導体基板は半絶縁性ＧａＡｓであ
ることを特徴とする請求項６に記載の半導体装置。 - 【請求項８】 前記半導体素子は縦型ヘテロ接合バイポ
ーラトランジスタであることを特徴とする請求項７に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073822A JPH09266210A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8073822A JPH09266210A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266210A true JPH09266210A (ja) | 1997-10-07 |
Family
ID=13529239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8073822A Pending JPH09266210A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266210A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897091B2 (en) | 1999-02-03 | 2005-05-24 | Rohm Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006245189A (ja) * | 2005-03-02 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体素子のフリップチップ実装方法及び実装構造体 |
| JPWO2007034764A1 (ja) * | 2005-09-26 | 2009-03-26 | パナソニック株式会社 | 非接触型情報記憶媒体とその製造方法 |
| JP2017005094A (ja) * | 2015-06-10 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
| WO2019146244A1 (ja) * | 2018-01-25 | 2019-08-01 | 浜松ホトニクス株式会社 | 半導体装置、及び半導体装置の製造方法 |
| US11289434B2 (en) | 2019-06-18 | 2022-03-29 | Murata Manufacturing Co., Ltd. | Semiconductor element and power amplification device |
-
1996
- 1996-03-28 JP JP8073822A patent/JPH09266210A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897091B2 (en) | 1999-02-03 | 2005-05-24 | Rohm Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2006245189A (ja) * | 2005-03-02 | 2006-09-14 | Matsushita Electric Ind Co Ltd | 半導体素子のフリップチップ実装方法及び実装構造体 |
| JPWO2007034764A1 (ja) * | 2005-09-26 | 2009-03-26 | パナソニック株式会社 | 非接触型情報記憶媒体とその製造方法 |
| US8083150B2 (en) | 2005-09-26 | 2011-12-27 | Panasonic Corporation | Noncontact information storage medium and method for manufacturing same |
| JP2017005094A (ja) * | 2015-06-10 | 2017-01-05 | 富士電機株式会社 | 半導体装置 |
| WO2019146244A1 (ja) * | 2018-01-25 | 2019-08-01 | 浜松ホトニクス株式会社 | 半導体装置、及び半導体装置の製造方法 |
| JP2019129258A (ja) * | 2018-01-25 | 2019-08-01 | 浜松ホトニクス株式会社 | 半導体装置、及び半導体装置の製造方法 |
| CN111630645A (zh) * | 2018-01-25 | 2020-09-04 | 浜松光子学株式会社 | 半导体装置、及半导体装置的制造方法 |
| KR20200108889A (ko) * | 2018-01-25 | 2020-09-21 | 하마마츠 포토닉스 가부시키가이샤 | 반도체 장치, 및 반도체 장치의 제조 방법 |
| US11482555B2 (en) | 2018-01-25 | 2022-10-25 | Hamamatsu Photonics K.K. | Semiconductor device and method for manufacturing semiconductor device |
| CN111630645B (zh) * | 2018-01-25 | 2023-10-17 | 浜松光子学株式会社 | 半导体装置、及半导体装置的制造方法 |
| US11289434B2 (en) | 2019-06-18 | 2022-03-29 | Murata Manufacturing Co., Ltd. | Semiconductor element and power amplification device |
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