KR20200096739A - 기판 처리 방법 및 기판 처리 장치 - Google Patents

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KR20200096739A
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츠카사 히라야마
다카오 이나다
히로노부 햐쿠타케
가즈야 고야마
히사시 가와노
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도쿄엘렉트론가부시키가이샤
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Abstract

[과제] 실리콘 질화막 및 실리콘 산화막이 고적층된 기판에서도 실리콘 산화막의 양호한 패턴 형상을 얻는다.
[해결수단] 본 개시의 일 양태에 의한 기판 처리 방법은, 제1 에칭 공정과 가공 공정과 제2 에칭 공정을 포함한다. 제1 에칭 공정은, 실리콘 산화막 및 실리콘 질화막이 형성된 기판을 에칭액에 의해서 에칭한다. 가공 공정은, 제1 에칭 공정 후에, 기판에 있어서 실리콘 산화막으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공한다. 제2 에칭 공정은, 가공 공정 후에, 기판을 에칭액에 의해서 에칭한다.

Description

기판 처리 방법 및 기판 처리 장치{SUBSTRATE PROCESSING METHOD AND SUBSTRATE PROCESSING APPARATUS}
개시하는 실시형태는 기판 처리 방법 및 기판 처리 장치에 관한 것이다.
종래, 기판 처리 장치에 있어서, 실리콘을 포함한 인산 처리액에 기판을 침지함으로써, 이와 같은 기판에 에칭 처리를 실시하는 것이 알려져 있다(특허문헌 1 참조).
특허문헌 1: 일본 특허공개 2016-143684호 공보
본 개시는, 실리콘 질화막 및 실리콘 산화막이 고(高)적층된 기판에서도, 실리콘 산화막의 양호한 패턴 형상을 얻을 수 있는 기술을 제공한다.
본 개시의 일 양태에 따른 기판 처리 방법은, 제1 에칭 공정과 가공 공정과 제2 에칭 공정을 포함한다. 제1 에칭 공정은, 실리콘 산화막 및 실리콘 질화막이 형성된 기판을, 에칭액에 의해서 에칭한다. 가공 공정은, 상기 제1 에칭 공정 후에, 상기 기판에 있어서 상기 실리콘 산화막으로 형성되는 패턴을, 패턴 형상 가공액에 의해서 가공한다. 제2 에칭 공정은, 상기 가공 공정 후에, 상기 기판을 에칭액에 의해서 에칭한다.
본 개시에 의하면, 실리콘 질화막 및 실리콘 산화막이 고적층된 기판에서도 실리콘 산화막의 양호한 패턴 형상을 얻을 수 있다.
도 1은 실시형태에 따른 기판 처리 장치의 개략 평면도이다.
도 2는 실시형태에 따른 에칭용 처리조의 구성을 도시하는 개략 블록도이다.
도 3a은 에칭 처리를 행하기 전의 웨이퍼의 단면을 도시하는 개략도이다.
도 3b은 에칭 처리가 진행된 웨이퍼의 상태를 도시하는 개략도이다.
도 3c은 에칭 처리가 더욱 진행된 웨이퍼의 상태를 도시하는 개략도이다.
도 3d은 에칭 처리가 종료된 웨이퍼의 상태를 도시하는 개략도이다.
도 4a는 실시형태에 따른 에칭 처리 전의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 4b는 실시형태에 따른 제1 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 4c는 실시형태에 따른 가공 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 4d는 실시형태에 따른 제2 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 5는 실리콘 농도가 비교적 높은 인산 처리액으로 에칭한 경우의 실리콘 산화막의 막 두께의 추이의 일례를 도시하는 도면이다.
도 6a은 실시형태의 변형예 1에 따른 에칭 처리 전의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 6b은 실시형태의 변형예 1에 따른 제1 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 6c은 실시형태의 변형예 1에 따른 가공 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 6d은 실시형태의 변형예 1에 따른 제2 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 6e은 실시형태의 변형예 1에 따른 추가 가공 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 7a은 실시형태의 변형예 2에 따른 에칭 처리 전의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 7b은 실시형태의 변형예 2에 따른 제1 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 7c은 실시형태의 변형예 2에 따른 가공 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 7d은 실시형태의 변형예 2에 따른 제2 에칭 처리 후의 웨이퍼의 홈 근방을 확대한 단면도이다.
도 8은 실시형태의 변형예 1 및 참고예에 있어서의 에칭 처리 후의 실리콘 산화막의 막 두께에 관해서 도시한 도면이다.
도 9는 실시형태에 따른 기판 처리 장치에서의 에칭 처리를 설명하기 위한 도면이다.
도 10은 실시형태의 변형예 1에 따른 기판 처리 장치에서의 에칭 처리를 설명하기 위한 도면이다.
도 11은 실시형태의 변형예 2에 따른 기판 처리 장치에서의 에칭 처리를 설명하기 위한 도면이다.
도 12는 실시형태의 변형예 3에 따른 기판 처리 장치에서의 에칭 처리를 설명하기 위한 도면이다.
도 13은 실시형태의 변형예 4에 따른 기판 처리 장치의 구성을 도시하는 개략 블록도이다.
도 14는 실시형태에 따른 에칭 처리의 처리 수순을 도시하는 흐름도이다.
도 15는 실시형태의 변형예 1에 따른 에칭 처리의 처리 수순을 도시하는 흐름도이다.
이하, 첨부 도면을 참조하여, 본원이 개시하는 기판 처리 방법 및 기판 처리 장치의 실시형태를 상세히 설명한다. 또한, 이하에 기재하는 실시형태에 의해 본 개시가 한정되는 것은 아니다. 또한, 도면은 모식적인 것이며, 각 요소의 치수 관계, 각 요소의 비율 등은 현실과 다른 경우가 있다는 것에 유의할 필요가 있다. 또한, 도면의 상호간에도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있는 경우가 있다.
종래, 기판 처리 장치에 있어서, 실리콘을 포함한 인산 처리액에 기판을 침지함으로써, 이와 같은 기판에 에칭 처리를 행하는 것이 알려져 있다.
예컨대, 이와 같은 인산 처리액에 기판을 침지함으로써, 기판 상에 적층된 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2) 중 실리콘 질화막을 선택적으로 에칭할 수 있다.
그러나, 실리콘 질화막 및 실리콘 산화막이 수많이 적층된(이하, 「고적층된」이라고도 부른다.) 기판에 있어서 실리콘 질화막을 선택적으로 에칭하는 경우, 에칭된 실리콘 질화막의 성분을 기판 밖까지 배출하는 경로가 길어진다.
그 때문에, 실리콘 산화막 사이에 형성되는 간극에 들어간 인산 처리액의 실리콘 농도가 높아져, 실리콘 산화막 상에 실리콘 산화물이 석출될 우려가 있다. 따라서, 다층의 실리콘 산화막으로 형성되는 패턴이, 석출되는 실리콘 산화물에 의해서 원하는 형상으로 되지 않을 우려가 있다.
그래서, 실리콘 질화막 및 실리콘 산화막이 고적층된 기판에서도 실리콘 산화막의 양호한 패턴 형상을 얻는 것이 기대되고 있다.
<기판 처리 장치의 구성>
우선, 실시형태에 따른 기판 처리 장치(1)의 구성에 관해서 도 1을 참조하여 설명한다. 도 1은 기판 처리 장치(1)의 개략 평면도이다. 또한 이하에서는, 위치 관계를 명확하게 하기 위해서, 서로 직교하는 X축, Y축 및 Z축을 규정하고, Z축 정방향을 연직 상향 방향으로 한다.
도 1에 도시하는 것과 같이, 실시형태에 따른 기판 처리 장치(1)는, 캐리어반입출부(2)와 로트 형성부(3)와 로트 배치부(4)와 로트 반송부(5)와 로트 처리부(6)와 제어부(7)를 갖는다.
캐리어 반입출부(2)는, 복수(예컨대 25장)의 웨이퍼(W)를 수평 자세로 상하로 나란히 수용한 캐리어(9)의 반입 및 반출을 행한다. 웨이퍼(W)는 기판의 일례이다.
캐리어 반입출부(2)는 캐리어 스테이지(10)와 캐리어 반송 기구(11)와 캐리어 스톡(12, 13)과 캐리어 배치대(14)를 갖는다. 캐리어 스테이지(10)는 외부로부터 반송된 복수의 캐리어(9)를 배치한다.
캐리어 반송 기구(11)는, 캐리어 스테이지(10)와 캐리어 스톡(12, 13)과 캐리어 배치대(14)의 사이에서 캐리어(9)의 반송을 행한다. 캐리어 스톡(12, 13)은 캐리어(9)를 일시적으로 보관한다.
로트 형성부(3)는 기판 반송 기구(15)를 가지며, 로트를 형성한다. 이 로트는 하나 또는 복수의 캐리어(9)에 수용된 웨이퍼(W)를 조합하여 동시에 처리되는 복수(예컨대 50장)의 웨이퍼(W)로 구성된다.
기판 반송 기구(15)는 복수의 웨이퍼(W)를 반송한다. 기판 반송 기구(15)는, 웨이퍼(W)의 반송 도중에 웨이퍼(W)의 자세를 수평 자세에서 수직 자세 및 수직 자세에서 수평 자세로 변경시킬 수 있다.
기판 반송 기구(15)는, 캐리어 배치대(14)에 배치된 캐리어(9)로부터 로트 배치부(4)에 웨이퍼(W)를 반송한다. 또한 기판 반송 기구(15)는, 로트 배치부(4)로부터 캐리어 배치대(14)에 배치된 캐리어(9)에 웨이퍼(W)를 반송한다.
로트 배치부(4)는, 로트 반송대(16)를 가지며, 로트 반송부(5)에 의해서 로트 형성부(3)와 로트 처리부(6)의 사이에서 반송되는 로트를 일시적으로 배치(대기)한다. 로트 반송대(16)는 반입 측의 로트 배치대(16a)와 반출 측의 로트 배치대(16b)를 갖는다.
반입 측의 로트 배치대(16a)에는, 로트 형성부(3)에서 형성된 처리되기 전의 로트가 배치된다. 반출 측의 로트 배치대(16b)에는, 로트 처리부(6)에서 처리된 로트가 배치된다. 이와 같은 반입 측의 로트 배치대(16a) 및 반출 측의 로트 배치대(16b)에는, 1 로트분의 복수의 웨이퍼(W)가 수직 자세로 전후로 나란히 배치된다.
로트 반송부(5)는, 로트 반송 기구(17)를 가지며, 로트 배치부(4)와 로트 처리부(6)의 사이나 로트 처리부(6)의 내부에서 로트의 반송을 행한다. 로트 반송부(5)는 반송부의 일례이다. 로트 반송 기구(17)는 레일(17a)과 이동체(17b)와 기판 유지체(17c)를 갖는다.
레일(17a)은 로트 배치부(4) 및 로트 처리부(6)에 걸쳐 X축 방향을 따라 배치되어 있다. 이동체(17b)는, 복수의 웨이퍼(W)를 유지하면서 레일(17a)을 따라 이동할 수 있게 구성된다. 기판 유지체(17c)는 이동체(17b)에 마련되며, 수직 자세로 전후로 나란한 복수의 웨이퍼(W)를 유지한다.
그리고, 로트 반송부(5)는, 반입 측의 로트 배치대(16a)에 배치된 로트를 로트 처리부(6)에 반송한다. 또한 로트 반송부(5)는, 로트 처리부(6)에서 처리된 로트를 반출 측의 로트 배치대(16b)에 반송한다. 또한 로트 반송부(5)는, 로트 처리부(6)의 내부에서 로트를 반송한다.
로트 처리부(6)는, 수직 자세로 전후로 나란한 복수의 웨이퍼(W)를 1 로트로 하여, 에칭 처리나 세정 처리, 건조 처리 등을 행한다. 로트 처리부(6)에는, 예컨대 2대의 처리조(18)와 1대씩의 처리조(19∼24)가 레일(17a)을 따라 나란히 마련된다.
처리조(18)는 제1 처리조 및 제3 처리조의 일례이며, 로트의 에칭 처리를 행한다. 처리조(18)에는 에칭용의 인산 처리액(이하, 「에칭액」이라고도 부른다.)이 저류된다. 처리조(18)의 상세한 것에 관해서는 후술한다.
처리조(19, 22)는 로트의 린스 처리를 행한다. 처리조(19, 22)에는 린스용의 처리액(예컨대 순수 등)이 저류된다. 처리조(20)는 제2 처리조의 일례이며, 로트의 가공 처리를 행한다. 처리조(20)에는 가공 처리용의 처리액(이하, 「패턴 형상 가공액」이라고도 부른다.)이 저류된다.
처리조(21)는 로트의 세정 처리를 행한다. 처리조(21)에는 세정용의 처리액(예컨대 SC-1(암모니아, 과산화수소 및 물의 혼합액) 등)이 저류된다.
처리조(23)는 로트의 건조 처리를 행한다. 처리조(23)에는 건조용의 처리 가스(예컨대 IPA(이소프로필알코올) 등)가 공급된다. 처리조(24)는 기판 유지체(17c)의 세정 처리를 행한다. 처리조(24)에는 기판 유지체(17c)를 세정하는 처리액이나 건조 가스가 공급된다.
이와 같은 처리조(18∼22)에는 각각 기판 승강 기구(18a∼22a)가 마련된다. 이와 같은 기판 승강 기구(18a∼22a)는 승강 가능하게 구성되며, 로트를 형성하는 복수의 웨이퍼(W)를 수직 자세로 전후로 나란히 유지한다.
그리고, 유지된 복수의 웨이퍼(W)는, 기판 승강 기구(18a∼22a)에 의해서 처리조(18∼22) 내의 처리액에 침지된다. 또한 유지된 복수의 웨이퍼(W)는, 기판 승강 기구(23a)에 의해서 처리조(23) 내에서 건조용의 처리 가스에 노출되게 된다. 또한 기판 유지체(17c)는, 처리조(24) 내에서 세정용의 처리액이나 건조 가스에 노출되게 된다.
처리조(18∼23)를 이용한 웨이퍼(W) 처리의 상세한 점에 관해서는 후술한다. 여기서, 처리조(18∼24)의 대수는 도 1의 예에 한정되지 않는다.
제어부(7)는, 기판 처리 장치(1)의 각 부(캐리어 반입출부(2), 로트 형성부(3), 로트 배치부(4), 로트 반송부(5), 로트 처리부(6) 등)의 동작을 제어한다. 제어부(7)는, 스위치나 각종 센서 등으로부터의 신호에 기초하여, 기판 처리 장치(1)의 각 부의 동작을 제어한다.
이 제어부(7)는 예컨대 컴퓨터이며, 컴퓨터로 읽어들일 수 있는 기억 매체(8)를 갖는다. 기억 매체(8)에는, 기판 처리 장치(1)에 있어서 실행되는 각종 처리를 제어하는 프로그램이 저장된다.
제어부(7)는, 기억 매체(8)에 기억된 프로그램을 읽어내어 실행함으로써 기판 처리 장치(1)의 동작을 제어한다. 또한, 프로그램은 컴퓨터에 의해서 읽어들일 수 있는 기억 매체(8)에 기억되어 있었던 것으로, 다른 기억 매체로부터 제어부(7)의 기억 매체(8)에 인스톨된 것이라도 좋다.
컴퓨터에 의해서 읽어들일 수 있는 기억 매체(8)로서는, 예컨대 하드디스크(HD), 플렉시블 디스크(FD), 컴팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리 카드 등이 있다.
<에칭용 처리조의 구성>
이어서, 에칭용의 처리조(18)에 관해서 도 2를 참조하면서 설명한다. 도 2는 실시형태에 따른 에칭용 처리조(18)의 구성을 도시하는 개략 블록도이다.
처리조(18)에서는, 소정의 에칭액을 이용하여, 웨이퍼(W) 상에 형성된 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2) 중, 실리콘 질화막을 선택적으로 에칭한다.
이와 같은 실리콘 질화막의 에칭 처리에서는, 인산(H3PO4) 수용액에 실리콘(Si) 함유 화합물을 첨가하여 실리콘 농도를 조정한 인산 처리액이 에칭액으로서 이용된다.
이 에칭액에는, 에칭 처리 시에 실리콘 산화물(R)(도 4b 참조)의 재석출을 억제하는 첨가제를 추가로 포함하여도 좋다.
에칭액의 실리콘 농도를 조정하는 수법으로서는, 인산 수용액에 더미 기판을 침지시켜 실리콘을 용해시키는 방법(시즈닝)이나, 콜로이달 실리카 등의 실리콘 함유 화합물을 인산 수용액에 용해시키는 방법을 이용할 수 있다. 또한, 인산 수용액에 실리콘 함유 화합물 수용액을 첨가하여 실리콘 농도를 조정하여도 좋다.
에칭용의 처리조(18)는, 인산 수용액 공급부(30)와 실리콘 공급부(31)와 DIW 공급부(32)와 내조(34)와 외조(35)와 온도 조절 탱크(36)와 에칭액 배출부(37)를 갖는다.
인산 수용액 공급부(30)는, 인산 수용액 공급원(30a)과 인산 수용액 공급 라인(30b)과 유량 조정기(30c)를 갖는다.
인산 수용액 공급원(30a)은, 인산 농도가 원하는 농도로 농축된 인산 수용액을 공급한다. 인산 수용액 공급 라인(30b)은, 인산 수용액 공급원(30a)과 온도 조절 탱크(36)를 접속하여, 인산 수용액 공급원(30a)으로부터 온도 조절 탱크(36)에 인산 수용액을 공급한다.
유량 조정기(30c)는, 인산 수용액 공급 라인(30b)에 마련되며, 온도 조절 탱크(36)에 공급되는 인산 수용액의 공급량을 조정한다. 유량 조정기(30c)는 개폐 밸브나 유량 제어 밸브, 유량계 등으로 구성된다.
실리콘 공급부(31)는 실리콘 공급원(31a)과 실리콘 공급 라인(31b)과 유량 조정기(31c)를 갖는다.
실리콘 공급원(31a)은 실리콘 함유 화합물 수용액을 저류하는 탱크이다. 실리콘 공급 라인(31b)은, 실리콘 공급원(31a)과 온도 조절 탱크(36)를 접속하여, 실리콘 공급원(31a)으로부터 온도 조절 탱크(36)에 실리콘 함유 화합물 수용액을 공급한다.
유량 조정기(31c)는, 실리콘 공급 라인(31b)에 마련되며, 온도 조절 탱크(36)에 공급되는 실리콘 함유 화합물 수용액의 공급량을 조정한다. 유량 조정기(31c)는 개폐 밸브나 유량 제어 밸브, 유량계 등으로 구성된다. 유량 조정기(31c)에 의해서 실리콘 함유 화합물 수용액의 공급량이 조정됨으로써, 에칭액의 실리콘 농도가 조정된다.
또한, 실리콘 공급부(31)는 실리콘 함유 화합물 수용액을 외조(35)에 공급할 수 있게 구성되어도 좋다. 이에 따라, 실리콘 공급부(31)는, 에칭 처리 중에 에칭액의 실리콘 농도가 저하한 경우에, 이와 같은 에칭액의 실리콘 농도를 직접 조정할 수 있다.
DIW 공급부(32)는 DIW 공급원(32a)과 DIW 공급 라인(32b)과 유량 조정기(32c)를 갖는다. DIW 공급부(32)는, 에칭액을 가열함으로써 증발한 수분을 보급하기 위해서, 외조(35)에 DIW(DeIonized Water: 탈이온수)를 공급한다.
DIW 공급 라인(32b)은, DIW 공급원(32a)과 외조(35)를 접속하여, DIW 공급원(32a)으로부터 외조(35)에 소정 온도의 DIW를 공급한다.
유량 조정기(32c)는 DIW 공급 라인(32b)에 마련되며, 외조(35)에 공급되는 DIW의 공급량을 조정한다. 유량 조정기(32c)는 개폐 밸브나 유량 제어 밸브, 유량계 등으로 구성된다. 유량 조정기(32c)에 의해서 DIW의 공급량이 조정됨으로써, 에칭액의 온도, 인산 농도 및 실리콘 농도가 조정된다.
내조(34)는 상부가 개방되며, 에칭액이 상부 부근까지 공급된다. 이와 같은 내조(34)에서는, 기판 승강 기구(18a)로 복수의 웨이퍼(W)를 에칭액에 침지하여, 웨이퍼(W)에 에칭 처리가 이루어진다.
외조(35)는 내조(34)의 상부 주위에 마련됨과 더불어 상부가 개방된다. 외조(35)에는 내조(34)로부터 오버플로우한 에칭액이 유입된다. 또한, 외조(35)에는 온도 조절 탱크(36)로부터 예비액이 공급되고, DIW 공급부(32)로부터 DIW가 공급된다.
외조(35)에는 온도 센서(35a)와 인산 농도 센서(35b)가 마련된다. 온도 센서(35a)는 에칭액의 온도를 검출하고, 인산 농도 센서(35b)는 에칭액의 인산 농도를 검출한다. 온도 센서(35a) 및 인산 농도 센서(35b)에서 생성된 신호는 제어부(7)(도 1 참조)에 송신된다.
외조(35)와 내조(34)는 순환 라인(40)에 의해서 접속된다. 순환 라인(40)의 일단은 외조(35)에 접속되고, 순환 라인(40)의 타단은 내조(34) 내에 마련된 처리액 공급 노즐(39)에 접속된다.
순환 라인(40)에는, 외조(35) 측에서부터 순차, 펌프(41)와 히터(42)와 필터(43)와 실리콘 농도 센서(44)가 마련된다.
펌프(41)는, 외조(35)로부터 순환 라인(40)을 거쳐 내조(34)에 보내지는 에칭액의 순환류를 형성한다. 또한 에칭액은, 내조(34)로부터 오버플로우함으로써 다시 외조(35)로 유출된다. 이와 같이 하여 에칭액의 순환로(45)가 형성된다. 즉, 순환로(45)는 외조(35), 순환 라인(40) 및 내조(34)에 의해서 형성된다.
히터(42)는 순환 라인(40)을 순환하는 에칭액의 온도를 조정한다. 순환로(45)에서는, 내조(34)를 기준으로 하여 외조(35)가 히터(42)보다 상류 측에 마련된다.
필터(43)는 순환 라인(40)을 순환하는 에칭액을 여과한다. 실리콘 농도 센서(44)는 순환 라인(40)을 순환하는 에칭액의 실리콘 농도를 검출한다. 실리콘 농도 센서(44)에서 생성된 신호는 제어부(7)에 송신된다.
온도 조절 탱크(36)에서는, 예컨대 내조(34) 및 외조(35)의 에칭액을 전부 교체하는 경우에, 인산 수용액과 실리콘 함유 화합물 수용액이 혼합된 예비액이 생성되어, 저류된다. 또한 온도 조절 탱크(36)에서는, 예컨대 에칭 처리 중에 에칭액의 일부를 교체하는 경우에, 인산 수용액이 예비액으로서 저류된다.
온도 조절 탱크(36)에는 온도 조절 탱크(36) 내의 예비액을 순환시키는 순환 라인(50)이 접속된다. 순환 라인(50)에는 펌프(51) 및 히터(52)가 마련된다. 펌프(51)는, 온도 조절 탱크(36)로부터 순환 라인(50)을 거쳐 온도 조절 탱크(36)로 되돌아가는 예비액의 순환류를 형성한다. 히터(52)는 순환 라인(50)을 순환하는 예비액의 온도를 조정한다.
또한, 온도 조절 탱크(36)에는 공급 라인(53)의 일단이 접속된다. 공급 라인(53)의 타단은 외조(35)에 접속된다. 공급 라인(53)에는 펌프(54)와 유량 조정기(55)가 마련된다.
펌프(54)는 온도 조절 탱크(36)로부터 외조(35)에 예비액을 흘린다. 유량 조정기(55)는 외조(35)에 공급되는 예비액의 공급량을 조정한다. 유량 조정기(55)는 개폐 밸브나 유량 제어 밸브, 유량계 등으로 구성된다. 유량 조정기(55)에 의해서 예비액의 공급량이 조정됨으로써, 에칭액의 온도, 인산 농도 및 실리콘 농도가 조정된다.
에칭액 배출부(37)는, 에칭 처리에서 사용된 에칭액의 전부 또는 일부를 교체할 때에 에칭액을 배출한다. 에칭액 배출부(37)는 배출 라인(37a)과 유량 조정기(37b)와 냉각 탱크(37c)를 갖는다.
배출 라인(37a)은 순환 라인(40)에 접속된다. 유량 조정기(37b)는 배출 라인(37a)에 마련되어, 배출되는 에칭액의 배출량을 조정한다. 유량 조정기(37b)는 개폐 밸브나 유량 제어 밸브, 유량계 등으로 구성된다.
냉각 탱크(37c)는, 배출 라인(37a)을 흘러온 에칭액을 일시적으로 저류함과 더불어 냉각한다. 냉각 탱크(37c)에서는 유량 조정기(37b)에 의해서 에칭액의 배출량이 조정된다.
<에칭 처리의 개요>
이어서, 실시형태에 따른 에칭 처리에 관해서 도 3a∼도 3d을 참조하면서 설명한다. 도 3a은 에칭 처리를 행하기 전의 웨이퍼(W)의 단면을 도시하는 개략도이다. 도 3b은 에칭 처리가 진행된 웨이퍼(W)의 상태를 도시하는 개략도이다. 도 3c은 에칭 처리가 더욱 진행된 웨이퍼(W)의 상태를 도시하는 개략도이다. 도 3d은 에칭 처리가 종료된 웨이퍼(W)의 상태를 도시하는 개략도이다.
도 3a에 도시하는 것과 같이, 에칭 처리를 행하기 전의 웨이퍼(W)에는, 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)이 교대로 복수 적층되어 있다. 또한 웨이퍼(W)에는, 에칭액이 침입하여, 적층된 실리콘 질화막(SiN)을 에칭하기 위한 홈(Wa)이 복수 형성되어 있다.
웨이퍼(W)를 내조(34)(도 2 참조)에 침지하여 에칭 처리를 시작하면, 도 3b에 도시하는 것과 같이, 우선 홈(Wa) 부근의 실리콘 질화막(SiN)이 에칭된다. 즉, 에칭 처리에서는 홈(Wa)에 가까운 실리콘 질화막(SiN)부터 순차 에칭된다.
에칭에 의해 에칭액에 용출된 실리콘 질화막(SiN)의 성분은, 실리콘 질화막(SiN)이 에칭됨으로써 형성되는 간극(Wb)에서 홈(Wa)으로 배출되고, 홈(Wa)에서 웨이퍼(W) 밖으로 배출된다. 그리고, 홈(Wa)이나 간극(Wb)의 에칭액이 새로운 에칭액으로 치환됨으로써, 실리콘 질화막(SiN)의 에칭이 진행된다.
그 때문에, 에칭 처리가 진행됨에 따라서, 도 3c에 도시하는 것과 같이, 에칭되는 부위에서부터 홈(Wa)까지의 거리가 길어진다. 즉, 에칭액에 용출된 실리콘 질화막(SiN) 성분이 웨이퍼(W) 밖까지 배출되는 거리가 길어진다.
그 때문에, 실리콘 질화막(SiN)의 에칭 레이트가 큰 경우에는, 홈(Wa)이나 간극(Wb)의 에칭액에 포함되는 실리콘 농도가 높아진다. 특히 홈(Wa)의 안쪽, 즉 웨이퍼(W)의 표면으로부터의 거리가 긴 부위에 형성되는 홈(Wa) 바닥부의 간극(Wb)에서는, 에칭액의 실리콘 농도가 높아진다.
따라서, 에칭되어 용출된 실리콘 질화막(SiN)의 성분을 포함하는 에칭액이 웨이퍼(W) 밖까지 배출되는 동안에, 실리콘 산화물(R)(도 4b 참조)이 실리콘 산화막(SiO2)의 표면에 석출되는 경우가 있다. 또한, 에칭 처리가 더욱 진행되면, 도 3d에 도시하는 것과 같이 양측의 간극(Wb)이 연통된다.
<에칭 처리의 상세>
이어서, 실시형태에 따른 에칭 처리의 상세한 점에 관해서 도 4a∼도 13을 참조하면서 설명한다. 도 4a는 실시형태에 따른 에칭 처리 전의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다.
도 4a에 도시하는 것과 같이, 에칭 처리를 행하기 전의 웨이퍼(W)에는, 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)이 교대로 복수 적층되어 있다. 또한, 웨이퍼(W)에는 홈(Wa)이 형성되어 있다.
더욱이, 실리콘 산화막(SiO2)에는 소정의 부위에 메모리 홀(M)이 형성되고, 이와 같은 메모리 홀(M)이 블록 산화막에 의해서 메워져 있다. 이 메모리 홀(M)이란, 복수의 메모리 셀을 3차원적으로 배치하기 위해서 형성되어 있는 홀이다.
실시형태의 에칭 처리에서는, 우선 상술한 인산 처리액에 의한 제1 에칭 처리가 이루어진다. 도 4b는 실시형태에 따른 제1 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 4b에 도시하는 것과 같이, 제1 에칭 처리에서는, 홈(Wa) 근방의 실리콘 질화막(SiN)이 에칭되어, 홈(Wa) 근방에 간극(Wb)이 형성된다.
또한, 제1 에칭 처리에서는, 홈(Wa)이나 간극(Wb)에 노출되는 실리콘 산화막(SiO2)의 선단부(E)에 상술한 실리콘 산화물(R)이 석출된다. 그리고, 이와 같은 실리콘 산화물(R)에 의해서, 다층의 실리콘 산화막(SiO2)으로 형성되는 패턴이 원하는 형상으로 되지 않을 우려가 있었다.
예컨대 실리콘 산화물(R)에 의해서 간극(Wb)의 입구가 막힘으로써, 에칭액을 간극(Wb)의 안쪽에 공급할 수 없게 되므로, 간극(Wb)의 안쪽에 위치하는 실리콘 질화막(SiN)의 에칭이 진행되지 않게 될 우려가 있었다.
그래서, 실시형태에서는, 제1 에칭 처리 후에, 패턴 형상 가공액에 의한 가공 처리를 웨이퍼(W)에 실시하는 것으로 했다. 도 4c는 실시형태에 따른 가공 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 4c에 도시하는 것과 같이, 가공 처리에서는, 실리콘 산화막(SiO2)의 선단부(E)에 석출된 실리콘 산화물(R)을, 패턴 형상 가공액에 의해 에칭한다.
실시형태의 패턴 형상 가공액은, 실리콘 산화물(R) 및 실리콘 산화막(SiO2)을 에칭할 수 있음과 더불어, 실리콘 질화막(SiN)에 대한 에칭 능력이 없거나 또는 에칭 능력이 낮은 처리액이다. 이에 따라, 도 4c에 도시하는 것과 같이, 가공 처리에 있어서 실리콘 질화막(SiN)의 형상을 유지할 수 있다.
패턴 형상 가공액은 예컨대 DHF(Diluted HydroFluoric acid: 희불산)나 SC1(암모니아, 과산화수소 및 물의 혼합액) 등이다. 또한, 패턴 형상 가공액은 DHF나 SC1에 한정되지 않는다.
예컨대 인산 농도가 높은 인산 처리액에서는, 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)의 에칭 선택비가 역전하므로, 이와 같은 인산 농도가 높은 인산 처리액을 패턴 형상 가공액으로서 이용할 수 있다.
그리고, 실시형태에서는, 가공 처리 후에, 인산 처리액에 의한 제2 에칭 처리가 이루어진다. 도 4d는 실시형태에 따른 제2 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 4d에 도시하는 것과 같이, 제2 에칭 처리에서는 모든 실리콘 질화막(SiN)이 에칭된다.
또한, 실시형태의 제2 에칭 처리에서는, 상술한 제1 에칭 처리와 달리, 도 4d에 도시하는 것과 같이, 실리콘 산화막(SiO2)의 표면에 실리콘 산화물(R)이 거의 석출되지 않는다. 그 이유를 이하에 설명한다.
도 5는 실리콘 농도가 비교적 높은 인산 처리액으로 에칭한 경우의 실리콘 산화막(SiO2)의 막 두께의 추이의 일례를 도시하는 도면이다. 이와 같은 결과로부터, 실리콘 농도가 비교적 높은 에칭액으로 에칭 처리한 경우, 초기 단계에서는 확실히 실리콘 산화물(R)이 실리콘 산화막(SiO2)의 표면에 석출되어, 실리콘 산화막(SiO2)의 막 두께가 증가하는 현상이 보인다.
한편, 에칭 처리의 초기 단계를 지나면, 실리콘 농도가 비교적 높은 농도라도, 실리콘 산화막(SiO2)에 있어서의 막 두께의 증가 현상이 수습되는 것이 분명하게 되었다. 즉, 실리콘 산화물(R)이 실리콘 산화막(SiO2)의 표면에 석출되는 현상은, 에칭 처리의 초기 단계(즉, 제1 에칭 처리의 실시 단계)를 지나면 수습되는 것이 분명하게 되었다.
이 결과는, 웨이퍼(W)에서 이하와 같은 현상이 일어나고 있기 때문이라고 생각된다. 에칭 처리의 초기 단계에서는, 홈(Wa)의 체적에 대한 실리콘 질화막(SiN)의 에칭량이 많으므로, 홈(Wa) 내부(특히 홈(Wa)의 하측)의 실리콘 농도가 높아지기 쉽다. 따라서, 에칭 처리의 초기 단계에서는, 실리콘 산화물(R)이 실리콘 산화막(SiO2)의 표면에 석출되는 현상이 발생한다.
한편, 에칭 처리의 초기 단계를 지나면, 홈(Wa)의 체적은 간극(Wb)이 형성됨으로써 증가하는 한편, 실리콘 질화막(SiN)의 에칭량은 초기 단계와 그다지 변하지 않으므로, 홈(Wa) 내부의 실리콘 농도가 상대적으로 저하한다. 따라서, 에칭 처리의 초기 단계를 지나면, 실리콘 산화물(R)이 실리콘 산화막(SiO2)의 표면에 석출되는 현상이 수습된다고 생각된다.
여기까지 설명한 에칭 처리에 의해서, 실시형태에서는, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)에서도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
실시형태의 제1 에칭 처리는, 도 4b에 도시한 것과 같이, 실리콘 산화막(SiO2)에 형성되는 메모리 홀(M)이 간극(Wb)으로부터 노출되지 않게 실시하면 된다. 예컨대 실시형태에서는, 실리콘 산화막(SiO2)의 선단부(E)가 노출될 때까지 제1 에칭 처리를 실시하고, 노출된 선단부(E)를 가공 처리로 가공하면 된다.
이에 따라, 제1 에칭 처리 후의 가공 처리에 있어서, 메모리 홀(M)을 메우는 블록 산화막이 잘못 에칭되는 것을 억제할 수 있다.
이어서, 실시형태의 에칭 처리의 각종 변형예에 관해서 설명한다. 도 6a은 실시형태의 변형예 1에 따른 에칭 처리 전의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 6a에 도시하는 것과 같이, 에칭 처리를 행하기 전의 웨이퍼(W)에는, 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)이 교대로 복수 적층되어 있다.
그리고, 변형예 1에서는, 상기한 실시형태와 마찬가지로, 우선 인산 처리액에 의한 제1 에칭 처리가 이루어진다. 도 6b은 실시형태의 변형예 1에 따른 제1 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 6b에 도시하는 것과 같이, 제1 에칭 처리에서는, 홈(Wa) 근방에 간극(Wb)이 형성됨과 더불어, 실리콘 산화막(SiO2)의 선단부(E)에 실리콘 산화물(R)이 석출된다.
이어서, 변형예 1에서는, 패턴 형상 가공액에 의한 가공 처리가 이루어진다. 도 6c은 실시형태의 변형예 1에 따른 가공 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다.
여기서, 변형예 1의 가공 처리에서는, 도 6c에 도시하는 것과 같이, 실리콘 산화막(SiO2)의 선단부(E)에 석출된 실리콘 산화물(R)에 더하여, 실리콘 산화막(SiO2)의 선단부(E) 자체도 에칭한다. 이에 따라, 간극(Wb)의 입구가 넓어지므로, 그 후의 제2 에칭 처리 시에, 간극(Wb)의 입구가 실리콘 산화물(R)로 막히는 것을 효과적으로 억제할 수 있다.
예컨대 변형예 1에서는, 상술한 실시형태보다 패턴 형상 가공액에 의한 처리 시간을 길게 하면 된다. 또한 변형예 1에서는, 실시형태보다 에칭 레이트가 높은 패턴 형상 가공액으로 에칭하여도 좋다.
이어서, 변형예 1에서는 인산 처리액에 의한 제2 에칭 처리가 이루어진다. 도 6d은 실시형태의 변형예 1에 따른 제2 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 6d에 도시하는 것과 같이, 변형예 1의 제2 에칭 처리에서는 모든 실리콘 질화막(SiN)이 에칭된다.
도 6d에는 또한 실리콘 산화막(SiO2)의 선단부(E)의 표면에 실리콘 산화물(R)이 재차 석출되어 있는 상태를 도시하고 있다. 예컨대 실리콘 농도가 높은 인산 처리액을 에칭액에 이용한 경우에는, 에칭의 초기 단계가 지나간 제2 에칭 처리라도, 실리콘 산화막(SiO2)에 실리콘 산화물(R)이 석출되는 경우가 있다.
그래서, 변형예 1에서는, 제2 에칭 처리 후에, 패턴 형상 가공액에 의한 추가 가공 공정을 실시한다. 도 6e은 실시형태의 변형예 1에 따른 추가 가공 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다.
도 6e에 도시하는 것과 같이, 이와 같은 추가 가공 처리에 의해서, 실리콘 산화막(SiO2)의 선단부(E) 표면에 석출된 실리콘 산화물(R)의 적어도 일부를 제거한다. 여기까지 설명한 에칭 처리에 의해서, 변형예 1에서는, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)라도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
또한, 변형예 1의 추가 가공 처리에서는, 가공 처리보다 에칭 레이트가 낮은 패턴 형상 가공액을 이용하면 된다. 이에 따라, 추가 가공 처리 시에, 간극(Wb)으로부터 노출되는 메모리 홀(M)의 블록 산화막이 잘못 에칭되는 것을 억제할 수 있다.
또한, 변형예 1의 추가 가공 처리에서는, 실리콘 산화막(SiO2)의 선단부(E) 표면에 석출된 실리콘 산화물(R)만을 제거하고, 실리콘 산화막(SiO2) 자체는 에칭하지 않도록 하면 된다.
예컨대 추가 가공 처리 시간을, 실리콘 산화물(R)을 제거하는 데 드는 시간과 같거나 그보다 짧게 설정한다. 이에 따라, 실리콘 산화막(SiO2)의 패턴 형상이 과잉 에칭되는 것을 억제할 수 있다.
또한, 변형예 1의 추가 가공 처리에서는, 가공 처리와 같은 종류의 패턴 형상 가공액을 이용하여도 좋고, 가공 처리와 다른 종류의 패턴 형상 가공액을 이용하여도 좋다.
도 7a은 실시형태의 변형예 2에 따른 에칭 처리 전의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 7a에 도시하는 것과 같이, 에칭 처리를 행하기 전의 웨이퍼(W)에는, 실리콘 질화막(SiN)과 실리콘 산화막(SiO2)이 교대로 복수 적층되어 있다.
그리고, 변형예 2에서는, 우선 인산 처리액에 의한 제1 에칭 처리가 이루어진다. 도 7b은 실시형태의 변형예 2에 따른 제1 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다.
여기서, 변형예 2의 제1 에칭 처리는, 도 7b에 도시하는 것과 같이, 에칭액의 성분 등을 조정함으로써, 실리콘 산화막(SiO2)의 선단부(E)에 실리콘 산화물(R)이 석출되지 않게 실시한다.
예컨대 실리콘 농도가 낮은 인산 처리액을 에칭액에 이용함으로써, 선단부(E)에 실리콘 산화물(R)이 석출하지 않게 제1 에칭 처리를 실시할 수 있다.
이어서, 변형예 2에서는 패턴 형상 가공액에 의한 가공 처리가 이루어진다. 도 7c은 실시형태의 변형예 2에 따른 가공 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 7c에 도시하는 것과 같이, 변형예 2의 가공 처리에서는 실리콘 산화막(SiO2)의 선단부(E)를 에칭한다.
이에 따라, 간극(Wb)의 입구가 넓어지므로, 그 후의 제2 에칭 처리 시에, 간극(Wb)의 입구가 실리콘 산화물(R)로 막히는 것을 효과적으로 억제할 수 있다.
이어서, 변형예 2에서는 인산 처리액에 의한 제2 에칭 처리가 이루어진다. 도 7d은 실시형태의 변형예 2에 따른 제2 에칭 처리 후의 웨이퍼(W)의 홈(Wa) 근방을 확대한 단면도이다. 도 7d에 도시하는 것과 같이, 변형예 2의 제2 에칭 처리에서는 모든 실리콘 질화막(SiN)이 에칭된다.
여기까지 설명한 에칭 처리에 의해서, 변형예 2에서는, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)라도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
도 8은 실시형태의 변형예 1 및 참고예에 있어서의 에칭 처리 후의 실리콘 산화막(SiO2)의 막 두께에 관해서 도시한 도면이다. 여기서, 참고예란, 동일한 에칭액(온도 120℃, 실리콘 농도 0.1%)에 의해 일괄적으로 에칭 처리한 후의 실리콘 산화막(SiO2)의 막 두께이다.
또한, 변형예 1에서는, 참고예와 동일한 에칭액을 이용하여 제1 에칭 처리 및 제2 에칭 처리를 실시했다(제1 에칭 처리의 처리 시간:제2 에칭 처리의 처리 시간=5:95).
또한, 제1 에칭 처리와 제2 에칭 처리 사이에 가공 처리를 실시하고, 제2 에칭 처리 후에 추가 가공 처리를 실시했다. 또한, 가공 처리는 DHF 0.2%로 실리콘 산화물(R)을 5 nm 에칭하도록 실시하고, 추가 가공 처리는 온도 65℃의 SC1(암모니아:과산화수소:물= 1:2:50)로 600초 실시했다.
도 8에 도시하는 것과 같이, 참고예에서는 실리콘 산화막(SiO2)의 막 두께가 기준치(실리콘 산화막(SiO2)의 막 두께의 초기치)보다 증가하고 있었다. 특히 홈(Wa)의 중앙부(Middle) 및 바닥부(Bottom)의 선단부(Edge)에서 실리콘 산화막(SiO2)의 막 두께가 크게 증가하고 있어, 참고예에서는 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻지 못했음을 알 수 있었다.
한편, 변형예 1에서는, 모든 영역에 있어서 실리콘 산화막(SiO2)의 막 두께가 기준치 근방 또는 기준치보다 낮은 값을 보였다. 따라서, 변형예 1에서는 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻고 있음을 알 수 있었다.
또한, 도 8에는 도시하지 않지만, 실시형태나 변형예 2에서도 변형예 1과 마찬가지로 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻고 있음을 알 수 있었다.
도 9는 실시형태에 따른 기판 처리 장치(1)에서의 에칭 처리를 설명하기 위한 도면이다. 도 9의 (a)에 도시하는 것과 같이, 실시형태에서는 기판 처리 장치(1)에 처리조(18) 및 처리조(20)가 하나씩 준비된다.
처리조(18)에는, 에칭액으로서 실리콘 농도 및 인산 농도가 소정의 농도로 조정된 인산 처리액이 저류되고, 처리조(20)에는, 패턴 형상 가공액으로서 소정의 농도로 조정된 DHF가 저류된다.
그리고, 제어부(7)는, 도 9의 (a)에 도시하는 것과 같이, 웨이퍼(W)를 로트 반송부(5)(도 1 참조)로 처리조(18)에 반송하고, 처리조(18)에서 웨이퍼(W)에 제1 에칭 처리를 행한다. 이어서, 도 9에는 도시를 생략하고 있지만, 제어부(7)는, 제1 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다.
이어서, 제어부(7)는, 도 9의 (b)에 도시하는 것과 같이, 제1 에칭 처리 및 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(20)에 반송하여, 처리조(20)에서 웨이퍼(W)에 가공 처리를 실시한다. 그리고, 제어부(7)는, 도 9의 (c)에 도시하는 것과 같이, 가공 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(18)에 반송하여, 처리조(18)에서 웨이퍼(W)에 제2 에칭 처리를 실시한다.
이후의 처리는 도시를 생략하지만, 제어부(7)는, 제2 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다. 그리고, 제어부(7)는, 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(21)에 반송하여, 처리조(21)에서 웨이퍼(W)에 세정 처리를 실시한다.
마지막으로, 제어부(7)는, 세정 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(22)에 반송하고, 처리조(22)에서 웨이퍼(W)에 린스 처리를 실시하여, 실시형태에 따른 에칭 처리가 완료된다. 또한, 에칭 처리가 완료된 웨이퍼(W)는, 처리조(23)에 반송되어 건조 처리가 실시되고, 그 후에 로트 배치부(4)에 반송된다.
도 10은 실시형태의 변형예 1에 따른 기판 처리 장치(1)에서의 에칭 처리를 설명하기 위한 도면이다. 도 10의 (a)에 도시하는 것과 같이, 변형예 1에서는 실시형태와 마찬가지로 기판 처리 장치(1)에 처리조(18) 및 처리조(20)가 하나씩 준비된다.
그리고, 처리조(18)에는, 에칭액으로서 실리콘 농도 및 인산 농도가 소정의 농도로 조정된 인산 처리액이 저류되고, 처리조(20)에는, 패턴 형상 가공액으로서 소정의 농도로 조정된 DHF가 저류된다.
그리고, 제어부(7)는, 도 10의 (a)에 도시하는 것과 같이, 웨이퍼(W)를 로트 반송부(5)(도 1 참조)로 처리조(18)에 반송하여, 처리조(18)에서 웨이퍼(W)에 제1 에칭 처리를 실시한다. 이어서, 도 10에는 도시를 생략하고 있지만, 제어부(7)는, 제1 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다.
이어서, 제어부(7)는, 도 10의 (b)에 도시하는 것과 같이, 제1 에칭 처리 및 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(20)에 반송하여, 처리조(20)에서 웨이퍼(W)에 가공 처리를 실시한다. 그리고, 제어부(7)는, 도 10의 (c)에 도시하는 것과 같이, 가공 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(18)에 반송하여, 처리조(18)에서 웨이퍼(W)에 제2 에칭 처리를 실시한다.
이어서, 도 10에는 도시를 생략하고 있지만, 제어부(7)는, 제2 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다. 그리고, 제어부(7)는, 도 10의 (d)에 도시하는 것과 같이, 제2 에칭 처리 및 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(20)에 반송하여, 처리조(20)에서 웨이퍼(W)에 추가 가공 처리를 실시한다.
이후의 처리는 도시를 생략하지만, 제어부(7)는, 추가 가공 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(21)에 반송하여, 처리조(21)에서 웨이퍼(W)에 세정 처리를 실시한다. 마지막으로, 제어부(7)는, 세정 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(22)에 반송하고, 처리조(22)에서 웨이퍼(W)에 린스 처리를 실시하여, 변형예 1에 따른 에칭 처리가 완료된다.
도 11은 실시형태의 변형예 2에 따른 기판 처리 장치(1)에서의 에칭 처리를 설명하기 위한 도면이다. 도 11의 (a)에 도시하는 것과 같이, 변형예 2에서는, 기판 처리 장치(1)에 2개의 처리조(18)(이하, 처리조(18A, 18B)라고 부른다.)와 하나의 처리조(20)가 준비된다.
그리고, 처리조(18A)에는, 에칭액으로서 실리콘 농도가 낮은 인산 처리액이 저류되고, 처리조(18B)에는, 에칭액으로서 처리조(18A)보다 실리콘 농도가 높은 인산 처리액이 저류된다. 처리조(18A)는 제1 처리조의 일례이며, 처리조(18B)는 제3 처리조의 일례이다. 또한, 처리조(20)에는 패턴 형상 가공액으로서 소정의 농도로 조정된 DHF가 저류된다.
그리고, 제어부(7)는, 도 11의 (a)에 도시하는 것과 같이, 웨이퍼(W)를 로트 반송부(5)(도 1 참조)로 처리조(18A)에 반송하여, 처리조(18A)에서 웨이퍼(W)에 제1 에칭 처리를 실시한다. 이어서, 도 11에는 도시를 생략하고 있지만, 제어부(7)는, 제1 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다.
이어서, 제어부(7)는, 도 11의 (b)에 도시하는 것과 같이, 제1 에칭 처리 및 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(20)에 반송하여, 처리조(20)에서 웨이퍼(W)에 가공 처리를 실시한다. 그리고, 제어부(7)는, 도 11의 (c)에 도시하는 것과 같이, 가공 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(18B)에 반송하여, 처리조(18B)에서 웨이퍼(W)에 제2 에칭 처리를 실시한다.
이후의 처리는 도시를 생략하지만, 제어부(7)는, 제2 에칭 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(19)에 반송하여, 처리조(19)에서 웨이퍼(W)에 린스 처리를 실시한다. 그리고, 제어부(7)는, 린스 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(21)에 반송하여, 처리조(21)에서 웨이퍼(W)에 세정 처리를 실시한다.
마지막으로, 제어부(7)는, 세정 처리가 실시된 웨이퍼(W)를 로트 반송부(5)로 처리조(22)에 반송하고, 처리조(22)에서 웨이퍼(W)에 린스 처리를 실시하여, 변형예 2에 따른 에칭 처리가 완료된다.
도 11의 예에서는, 상술한 것과 같이, 제1 에칭 처리에 이용되는 에칭액의 실리콘 농도를, 제2 에칭 처리에 이용되는 에칭액의 실리콘 농도보다 낮게 설정하면 된다.
이에 따라, 제1 에칭 처리 시에 실리콘 산화막(SiO2)의 표면에 실리콘 산화물(R)이 석출되는 것을 억제할 수 있다.
또한 도 11의 예에서는, 제1 에칭 처리에 이용되는 에칭액의 온도를, 제2 에칭 처리에 이용되는 에칭액의 온도보다 낮게 하면 된다. 이에 따라, SiN의 에칭 레이트를 내려 국소적인 실리콘 농도의 상승을 억제하여, 제1 에칭 처리의 초기에 발생하기 쉬운 실리콘 산화물(R)의 석출을 억제할 수 있다.
즉, 제2 에칭 처리에 이용되는 에칭액의 온도를, 제1 에칭 처리에 이용되는 에칭액의 온도보다 높게 하면 된다. 이에 따라, 에칭액에 대한 실리콘의 포화 농도를 높일 수 있다. 따라서, 제2 에칭 처리에서의 에칭액의 실리콘 농도를, 제1 에칭 처리에서의 에칭액의 실리콘 농도보다 높게 할 수 있다.
또한, 제2 에칭 처리 시에, 실리콘 질화막(SiN)의 에칭 레이트를 높일 수 있으므로, 제2 에칭 처리의 처리 시간을 단축할 수 있다.
또한, 도 11의 예에서는, 변형예 2의 에칭 처리에서 2개의 처리조(18)를 이용한 경우에 관해서 나타냈지만, 실시형태나 변형예 1과 마찬가지로, 하나의 처리조(18)를 이용하여 변형예 2의 에칭 처리를 행하여도 좋다.
이 경우, 제2 에칭 처리 시에는, 제1 에칭 처리 시보다 하나의 처리조(18)에 저류되는 에칭액의 실리콘 농도를 증가시키면 된다. 또한, 제2 에칭 처리 시에는, 제1 에칭 처리 시보다 하나의 처리조(18)에 저류되는 에칭액의 온도를 상승시키면 된다.
또한, 변형예 2의 경우에 한정되지 않고, 실시형태나 변형예 1이라도, 제2 에칭 처리 시에는, 제1 에칭 처리 시보다 하나의 처리조(18)에 저류되는 에칭액의 실리콘 농도를 증가시키더라도 좋다. 또한, 제2 에칭 처리 시에는, 제1 에칭 처리 시보다 하나의 처리조(18)에 저류되는 에칭액의 온도를 상승시키더라도 좋다.
또한, 도 11의 예에서는, 2개의 처리조(18)를 이용하여 에칭 처리를 행한 경우에 관해서 나타냈지만, 3개 이상의 처리조(18)를 이용하여 에칭 처리를 행하여도 좋다. 도 12는 실시형태의 변형예 3에 따른 기판 처리 장치(1)에서의 에칭 처리를 설명하기 위한 도면이다.
도 12의 (a)에 도시하는 것과 같이, 변형예 3에서는, 기판 처리 장치(1)에 하나의 처리조(18A)와 3개의 처리조(18B)(18B1∼18B3)와 하나의 처리조(20)가 준비된다.
처리조(18A)에는, 에칭액으로서 실리콘 농도가 낮은 인산 처리액이 저류되고, 처리조(18B1∼18B3)에는, 에칭액으로서 처리조(18A)보다 실리콘 농도가 높은 인산 처리액이 저류된다. 또한 처리조(20)에는, 패턴 형상 가공액으로서 소정의 농도로 조정된 DHF가 저류된다.
그리고, 제어부(7)는, 도 12의 (a)에 도시하는 것과 같이, 웨이퍼(W1)를 로트 반송부(5)(도 1 참조)로 처리조(18A)에 반송하여, 처리조(18A)에서 웨이퍼(W1)에 제1 에칭 처리를 실시한다.
이어서, 제어부(7)는, 웨이퍼(W1)를 처리조(18A)에서 처리조(19)(도시하지 않음)로 반송하여 웨이퍼(W1)에 린스 처리를 실시한 후, 도 12의 (b)에 도시하는 것과 같이, 로트 반송부(5)로 처리조(20)에 반송하여, 이와 같은 처리조(20)에서 웨이퍼(W1)에 가공 처리를 실시한다.
그 때, 제어부(7)는, 다른 로트의 웨이퍼(W2)를 로트 반송부(5)로 빈 처리조(18A)에 반송하여, 처리조(18A)에서 웨이퍼(W2)에 제1 에칭 처리를 실시한다.
이어서, 도 12의 (c)에 도시하는 것과 같이, 제어부(7)는, 웨이퍼(W1)를 로트 반송부(5)로 처리조(18B1)에 반송하여, 이와 같은 처리조(18B1)에서 웨이퍼(W1)에 제2 에칭 처리를 실시한다.
그 때, 제어부(7)는, 웨이퍼(W2)를 로트 반송부(5)로 처리조(18A)로부터 처리조(19)(도시하지 않음)에 반송하여 웨이퍼(W2)에 린스 처리를 실시한 후, 웨이퍼(W2)를 로트 반송부(5)로 처리조(20)에 반송하여, 이와 같은 처리조(20)에서 웨이퍼(W2)에 가공 처리를 실시한다.
또한 그 때, 제어부(7)는, 다른 로트의 웨이퍼(W3)를 로트 반송부(5)로 빈 처리조(18A)에 반송하여, 처리조(18A)에서 웨이퍼(W3)에 제1 에칭 처리를 실시한다.
여기서, 제2 에칭 처리는 제1 에칭 처리나 그 후의 가공 처리보다 긴 시간(예컨대 제1 에칭 처리의 수배∼수십배의 시간)이 필요하게 된다. 따라서, 후에 투입한 웨이퍼(W2)의 제1 에칭 처리 및 가공 처리가 끝났을 때에, 먼저 투입한 웨이퍼(W1)의 제2 에칭 처리는 아직 끝나 있지 않다.
그래서, 변형예 3에서는, 도 12의 (d)에 도시하는 것과 같이, 제1 에칭 처리 및 가공 처리가 끝난 웨이퍼(W2)를 다른 처리조(18B2)에 로트 반송부(5)로 반송하여 제2 에칭 처리를 실시하는 것으로 했다. 이에 따라, 먼저 투입한 웨이퍼(W1)의 제2 에칭 처리가 끝날 때까지 대기하는 일 없이, 후에 투입한 웨이퍼(W2)에도 제2 에칭 처리를 실시할 수 있다.
또한 그 때, 제어부(7)는, 웨이퍼(W3)를 로트 반송부(5)로 처리조(18A)로부터 처리조(19)(도시하지 않음)에 반송하여 웨이퍼(W3)에 린스 처리를 실시한 후, 웨이퍼(W3)를 로트 반송부(5)로 처리조(20)에 반송하여, 이와 같은 처리조(20)에서 웨이퍼(W3)에 가공 처리를 실시한다.
이어서, 도 12의 (e)에 도시하는 것과 같이, 제어부(7)는, 웨이퍼(W3)를 처리조(20)로부터 또 다른 처리조(18B3)에 로트 반송부(5)로 반송하여, 이와 같은 처리조(18B3)에서 웨이퍼(W3)에 제2 에칭 처리를 실시한다.
이에 따라, 먼저 투입한 웨이퍼(W1, W2)의 제2 에칭 처리가 끝날 때까지 대기하는 일 없이, 후에 투입한 웨이퍼(W3)에도 제2 에칭 처리를 실시할 수 있다. 이후의 처리는 도 9∼도 11의 예와 마찬가가지이므로 설명은 생략한다.
여기까지 설명한 것과 같이, 변형예 3에서는, 제1 에칭 처리를 행하는 처리조(18)(처리조(18A))보다, 제2 에칭 처리를 행하는 처리조(18)(처리조(18B1∼18B3))를 많이 설치하고 있다.
이에 따라, 먼저 투입한 웨이퍼(W)의 제2 에칭 처리가 끝날 때까지 대기하는 일 없이, 후에 투입한 웨이퍼(W)에도 제2 에칭 처리를 실시할 수 있다. 따라서, 변형 예 3에 의하면, 에칭 처리의 스루풋을 향상시킬 수 있다.
또한, 도 12의 예에서는, 제2 에칭 처리를 실시하는 처리조(18B)를 3개 설치한 예에 관해서 나타냈지만, 제2 에칭 처리를 실시하는 처리조(18B)는 3개에 한정되지 않는다.
지금까지 기재한 실시형태 및 각종 변형예에서는, 웨이퍼(W)를 배치(batch) 처리로 에칭 처리한 경우에 관해서 설명했지만, 실시형태 및 각종 변형예의 에칭 처리를 매엽(枚葉) 처리로 실시하여도 좋다.
도 13은 실시형태의 변형예 4에 따른 기판 처리 장치(1A)의 구성을 도시하는 개략 블록도이다. 또한, 도 13에서는, 도 2에 도시한 실시형태와 같은 부위에 관해서는 동일한 부호를 붙이고, 상세한 설명은 생략한다.
도 13에 도시하는 기판 처리 장치(1A)에서는, 외조(35)에 상술한 인산 수용액 공급부(30)와 실리콘 공급부(31)와 DIW 공급부(32)가 접속된다. 또한, 이와 같은 외조(35)에는 상술한 순환 라인(40)이 접속된다. 이에 따라, 온도, 인산 농도 및 실리콘 농도가 조정된 에칭액이 외조(35)에 저류된다.
그리고, 기판 처리 장치(1A)에서는, 외조(35)에 저류되는 에칭액이 공급 라인(60)을 통해 매엽 처리부(61)에 공급된다. 공급 라인(60)은 유량 조정기(60a)를 갖는다. 또한, 매엽 처리부(61)는 기판 유지부(62)와 회전 기구(63)를 갖는다.
기판 유지부(62)는 웨이퍼(W)를 수평으로 유지한다. 회전 기구(63)는 기판 유지부(62) 및 기판 유지부(62)에 유지되는 웨이퍼(W)를 회전시킨다. 그리고, 기판 유지부(62)에 유지되는 웨이퍼(W)의 상면에, 외조(35)로부터 공급 라인(60)을 통해 에칭액을 토출함으로써, 웨이퍼(W)에 제1 에칭 처리 및 제2 에칭 처리를 실시할 수 있다.
또한 매엽 처리부(61)에는, 린스액 공급부(70)와 패턴 형상 가공액 공급부(71)와 세정액 공급부(72)가 접속된다.
린스액 공급부(70)는 린스액 공급원(70a)과 린스액 공급 라인(70b)과 유량 조정기(70c)를 갖는다. 그리고, 이와 같은 린스액 공급부(70)를 동작시켜, 기판 유지부(62)에 유지되는 웨이퍼(W)의 상면에 린스액을 토출함으로써, 웨이퍼(W)에 린스 처리를 실시할 수 있다.
패턴 형상 가공액 공급부(71)는, 패턴 형상 가공액 공급원(71a)과 패턴 형상 가공액 공급 라인(71b)과 유량 조정기(71c)를 갖는다. 그리고, 이와 같은 패턴 형상 가공액 공급부(71)를 동작시켜, 기판 유지부(62)에 유지되는 웨이퍼(W)의 상면에 패턴 형상 가공액을 토출함으로써, 웨이퍼(W)에 가공 처리 및 추가 가공 처리를 실시할 수 있다.
세정액 공급부(72)는 세정액 공급원(72a)과 세정액 공급 라인(72b)과 유량 조정기(72c)를 갖는다. 그리고, 이와 같은 세정액 공급부(72)를 동작시켜, 기판 유지부(62)에 유지되는 웨이퍼(W)의 상면에 세정액을 토출함으로써, 웨이퍼(W)에 세정 처리를 실시할 수 있다.
그리고, 제어부(7)는, 매엽 처리부(61)나 유량 조정기(60a, 70c∼72c) 등을 제어함으로써, 상기한 실시형태 및 각종 변형예의 에칭 처리를 웨이퍼(W)에 실시할 수 있다.
실시형태에 따른 기판 처리 장치(1)는, 제1 처리조(처리조(18))와 제2 처리조(처리조(20))와 반송부(로트 반송부(5))와 제어부(7)를 구비한다. 제1 처리조(처리조(18))는, 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)이 형성된 기판(웨이퍼(W))을 에칭액에 침지함으로써 에칭 처리를 행한다. 제2 처리조(처리조(20))는, 기판(웨이퍼(W))에 있어서 실리콘 산화막(SiO2)으로 형성되는 패턴을, 패턴 형상 가공액에 의해서 가공하는 가공 처리를 행한다. 반송부(로트 반송부(5))는, 기판(웨이퍼(W))을 제1 처리조(처리조(18)) 및 제2 처리조(처리조(20))에 반송한다. 제어부(7)는, 제1 처리조(처리조(18)), 제2 처리조(처리조(20)) 및 반송부(로트 반송부(5))를 제어한다. 또한 제어부(7)는, 기판(웨이퍼(W))을 제1 처리조(처리조(18))에 반송하고, 제1 처리조에 반송된 기판을 제2 처리조(처리조(20))에 반송하고, 제2 처리조(처리조(20))에 반송된 기판을 제1 처리조에 반송하도록 반송부(로트 반송부(5))를 제어한다. 이에 따라, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)라도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
또한, 실시형태에 따른 기판 처리 장치(1)는, 제1 처리조(처리조(18A))와 제2 처리조(처리조(20))와 제3 처리조(처리조(18B))와 반송부(로트 반송부(5))와 제어부(7)를 구비한다. 제1 처리조(처리조(18A))는, 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)이 형성된 기판(웨이퍼(W))을 에칭액에 침지함으로써 에칭 처리를 행한다. 제2 처리조(처리조(20))는, 기판(웨이퍼(W))에 있어서 실리콘 산화막(SiO2)으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공하는 가공 처리를 행한다. 제3 처리조(처리조(18B))는, 기판(웨이퍼(W))을 에칭액에 침지함으로써 에칭 처리를 행한다. 반송부(로트 반송부(5))는, 기판(웨이퍼(W))을 제1 처리조(처리조(18A)), 제2 처리조(처리조(20)) 및 제3 처리조(처리조(18B))에 반송한다. 제어부(7)는, 제1 처리조(처리조(18A)), 제2 처리조(처리조(20)), 제3 처리조(처리조(18B)) 및 반송부(로트 반송부(5))를 제어한다. 또한 제어부(7)는, 기판(웨이퍼(W))을 제1 처리조(처리조(18A))에 반송하고, 제1 처리조에 반송된 기판을 제2 처리조(처리조(20))에 반송하고, 제2 처리조에 반송된 기판을 제3 처리조(처리조(18B))에 반송하도록 반송부(로트 반송부(5))를 제어한다. 이에 따라, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)라도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
또한, 실시형태에 따른 기판 처리 장치(1)에 있어서, 제3 처리조(처리조(18B))는 제1 처리조(처리조(18A))보다 많은 수가 마련된다. 이에 따라, 웨이퍼(W)를 기판 처리 장치(1)의 내부에서 처리 대기시키는 일 없이 웨이퍼(W)에 원활하게 에칭 처리를 실시할 수 있다.
<에칭 처리의 상세>
이어서, 도 14 및 도 15를 참조하면서 실시형태에 따른 기판 처리 장치(1)가 실행하는 에칭 처리의 상세한 점에 관해서 설명한다. 도 14는 실시형태에 따른 에칭 처리의 처리 수순을 도시하는 흐름도이다.
맨 처음에 제어부(7)는 소정의 에칭액을 이용하여 웨이퍼(W)에 제1 에칭 처리를 실시한다(단계 S101). 이어서, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시한다(단계 S102). 그리고, 제어부(7)는 소정의 패턴 형상 가공액을 이용하여 웨이퍼(W)에 가공 처리를 실시한다(단계 S103).
이어서, 제어부(7)는 소정의 에칭액을 이용하여 웨이퍼(W)에 제2 에칭 처리를 실시한다(단계 S104). 그리고, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시한다(단계 S105).
이어서, 제어부(7)는 소정의 세정액을 이용하여 웨이퍼(W)에 세정 처리를 실시한다(단계 S106). 마지막으로, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시하고(단계 S107), 처리를 완료한다.
도 15는 실시형태의 변형예 1에 따른 에칭 처리의 처리 수순을 도시하는 흐름도이다.
맨 처음에, 제어부(7)는 소정의 에칭액을 이용하여 웨이퍼(W)에 제1 에칭 처리를 실시한다(단계 S201). 이어서, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시한다(단계 S202). 그리고, 제어부(7)는 소정의 패턴 형상 가공액을 이용하여 웨이퍼(W)에 가공 처리를 실시한다(단계 S203).
이어서, 제어부(7)는 소정의 에칭액을 이용하여 웨이퍼(W)에 제2 에칭 처리를 실시한다(단계 S204). 그리고, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시한다(단계 S205).
이어서, 제어부(7)는 소정의 패턴 형상 가공액을 이용하여 웨이퍼(W)에 추가 가공 처리를 실시한다(단계 S206). 그리고, 제어부(7)는 소정의 세정액을 이용하여 웨이퍼(W)에 세정 처리를 실시한다(단계 S207).
마지막으로, 제어부(7)는 소정의 린스액을 이용하여 웨이퍼(W)에 린스 처리를 실시하고(단계 S208), 처리를 완료한다.
실시형태에 따른 기판 처리 방법은, 제1 에칭 공정과 가공 공정과 제2 에칭 공정을 포함한다. 제1 에칭 공정은, 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)이 형성된 기판(웨이퍼(W))을 에칭액에 의해서 에칭한다. 가공 공정은, 제1 에칭 공정 후에, 기판(웨이퍼(W))에 있어서 실리콘 산화막(SiO2)으로 형성되는 패턴을, 패턴 형상 가공액에 의해서 가공한다. 제2 에칭 공정은, 가공 공정 후에, 기판(웨이퍼(W))을 에칭액에 의해서 에칭한다. 이에 따라, 실리콘 질화막(SiN) 및 실리콘 산화막(SiO2)이 고적층된 웨이퍼(W)라도, 실리콘 산화막(SiO2)의 양호한 패턴 형상을 얻을 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 패턴 형상 가공액은, 실리콘 질화막(SiN)에 대한 에칭 능력이 없거나 또는 에칭 능력이 낮다. 이에 따라, 가공 처리에 있어서 실리콘 질화막(SiN)의 형상을 유지할 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 제1 에칭 공정은 실리콘 산화막(SiO2)으로 형성되는 패턴의 선단부(E)가 노출될 때까지 실시하고, 가공 공정은 노출된 선단부(E)를 가공한다. 이에 따라, 제1 에칭 처리 후의 가공 처리에 있어서, 메모리 홀(M)을 메우는 블록 산화막이 잘못 에칭되는 것을 억제할 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 제1 에칭 공정에서의 에칭액의 온도는, 제2 에칭 공정에서의 에칭액의 온도보다 낮게 설정된다. 이에 따라, 제1 에칭 공정의 SiN의 에칭 레이트를 낮춤으로써, 초기 단계에 있어서, 국소적인 실리콘 농도의 상승을 억제할 수 있어, 실리콘 산화물(R)의 석출을 억제할 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 제1 에칭 공정에서의 에칭액의 실리콘 농도는, 제2 에칭 공정에서의 에칭액의 실리콘 농도보다 낮게 설정된다. 이에 따라, 제1 에칭 처리 시에 실리콘 산화막(SiO2)의 표면에 실리콘 산화물(R)이 석출되는 것을 억제할 수 있다.
또한, 실시형태에 따른 기판 처리 방법은, 제2 에칭 공정 후에, 실리콘 산화막(SiO2)으로 형성되는 패턴을, 패턴 형상 가공액에 의해서 가공하는 추가 가공 공정을 더 포함한다. 이에 따라, 제2 에칭 처리 후에, 실리콘 산화막(SiO2)의 선단부(E) 표면에 석출된 실리콘 산화물(R)을 제거할 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 에칭액은 인산과 실리콘 산화물(R)의 재석출을 억제하는 첨가제를 포함한다. 이에 따라, 실리콘 산화막(SiO2)에 대하여 높은 선택비로 실리콘 질화막(SiN)을 에칭할 수 있음과 더불어, 실리콘 산화막(SiO2)에의 실리콘 산화물(R)의 석출을 억제할 수 있다.
또한, 실시형태에 따른 기판 처리 방법에 있어서, 추가 가공 공정에서의 처리 시간은, 실리콘 산화막(SiO2)의 표면에 형성되는 실리콘 산화물(R)만을 가공하는 시간으로 설정된다. 이에 따라, 실리콘 산화막(SiO2)의 패턴 형상이 과잉 에칭되는 것을 억제할 수 있다.
또한, 추가 가공 공정에 있어서, 실리콘 산화막(SiO2)의 표면에 형성되는 실리콘 산화물(R)만을 가공하는 방법으로서는, 패턴 형상 가공액의 에칭 레이트를 내리더라도 좋고, 실리콘 농도가 높은 패턴 형상 가공액으로 추가 가공 공정을 행하여도 좋다.
이상, 본 개시의 실시형태에 관해서 설명했지만, 본 개시는 상기한 실시형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 한 다양한 변경이 가능하다. 예컨대, 상기한 실시형태에서는 인산 수용액에 실리콘 함유 화합물을 첨가하여 실리콘 농도를 조정한 용액을 에칭액으로서 이용한 예에 관해서 나타냈지만, 이와 같은 에칭액에 추가로 SiO2 석출 방지제 등을 첨가하여도 좋다.
이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 실제로 상기한 실시형태는 다양한 형태로 구현될 수 있다. 또한, 상기한 실시형태는 첨부한 청구범위 및 그 취지를 일탈하지 않고서 다양한 형태로 생략, 치환, 변경되어도 좋다.

Claims (10)

  1. 실리콘 산화막 및 실리콘 질화막이 형성된 기판을 에칭액에 의해서 에칭하는 제1 에칭 공정과,
    상기 제1 에칭 공정 후에, 상기 기판에 있어서 상기 실리콘 산화막으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공하는 가공 공정과,
    상기 가공 공정 후에, 상기 기판을 에칭액에 의해서 에칭하는 제2 에칭 공정을 포함하는 기판 처리 방법.
  2. 제1항에 있어서, 상기 패턴 형상 가공액은 상기 실리콘 질화막에 대한 에칭 능력이 없거나 또는 에칭 능력이 낮은 것인 기판 처리 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 에칭 공정은 상기 실리콘 산화막으로 형성되는 패턴의 선단부가 노출될 때까지 실시하고,
    상기 가공 공정은 노출된 상기 선단부를 가공하는 것인 기판 처리 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1 에칭 공정에 있어서의 에칭액의 온도는 상기 제2 에칭 공정에 있어서의 에칭액의 온도보다 낮게 설정되는 것인 기판 처리 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 에칭 공정에 있어서의 에칭액의 실리콘 농도는 상기 제2 에칭 공정에 있어서의 에칭액의 실리콘 농도보다 낮게 설정되는 것인 기판 처리 방법.
  6. 제1항 또는 제2항에 있어서, 상기 제2 에칭 공정 후에, 상기 실리콘 산화막으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공하는 추가 가공 공정을 더 포함하는 기판 처리 방법.
  7. 제1항 또는 제2항에 있어서, 상기 에칭액은 인산과 실리콘 산화물의 재석출을 억제하는 첨가제를 포함하는 것인 기판 처리 방법.
  8. 실리콘 산화막 및 실리콘 질화막이 형성된 기판을 에칭액에 침지함으로써 에칭 처리를 행하는 제1 처리조와,
    상기 기판에 있어서 상기 실리콘 산화막으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공하는 가공 처리를 행하는 제2 처리조와,
    상기 기판을 상기 제1 처리조 및 상기 제2 처리조에 반송하는 반송부와,
    상기 제1 처리조, 상기 제2 처리조 및 상기 반송부를 제어하는 제어부를 구비하고,
    상기 제어부는,
    상기 기판을 상기 제1 처리조에 반송하고,
    상기 제1 처리조에 반송된 기판을 상기 제2 처리조에 반송하고,
    상기 제2 처리조에 반송된 기판을 상기 제1 처리조에 반송하도록 상기 반송부를 제어하는 것인 기판 처리 장치.
  9. 실리콘 산화막 및 실리콘 질화막이 형성된 기판을 에칭액에 침지함으로써 에칭 처리를 행하는 제1 처리조와,
    상기 기판에 있어서 상기 실리콘 산화막으로 형성되는 패턴을 패턴 형상 가공액에 의해서 가공하는 가공 처리를 행하는 제2 처리조와,
    상기 기판을 에칭액에 침지함으로써 에칭 처리를 행하는 제3 처리조와,
    상기 기판을 상기 제1 처리조, 상기 제2 처리조 및 상기 제3 처리조에 반송하는 반송부와,
    상기 제1 처리조, 상기 제2 처리조, 상기 제3 처리조 및 상기 반송부를 제어하는 제어부를 구비하고,
    상기 제어부는,
    상기 기판을 상기 제1 처리조에 반송하고,
    상기 제1 처리조에 반송된 기판을 상기 제2 처리조에 반송하고,
    상기 제2 처리조에 반송된 기판을 상기 제3 처리조에 반송하도록 상기 반송부를 제어하는 것인 기판 처리 장치.
  10. 제9항에 있어서, 상기 제3 처리조는 상기 제1 처리조보다 많은 수가 마련되는 것인 기판 처리 장치.
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